KR970013312A - 반도체 집적회로 - Google Patents

반도체 집적회로 Download PDF

Info

Publication number
KR970013312A
KR970013312A KR1019960034561A KR19960034561A KR970013312A KR 970013312 A KR970013312 A KR 970013312A KR 1019960034561 A KR1019960034561 A KR 1019960034561A KR 19960034561 A KR19960034561 A KR 19960034561A KR 970013312 A KR970013312 A KR 970013312A
Authority
KR
South Korea
Prior art keywords
transistor
effect transistor
integrated circuit
semiconductor integrated
function
Prior art date
Application number
KR1019960034561A
Other languages
English (en)
Other versions
KR100210553B1 (ko
Inventor
토루 쵸난
Original Assignee
가네코 히사시
닛폰 텐키주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네코 히사시, 닛폰 텐키주식회사 filed Critical 가네코 히사시
Publication of KR970013312A publication Critical patent/KR970013312A/ko
Application granted granted Critical
Publication of KR100210553B1 publication Critical patent/KR100210553B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

LSI에서 발생되어, 전원전압(VDD)과 접지전위와의 사이값을 가지고 있는 DC 전압(VREF)이 기능결정회로를 형성하고 있는 pMOS 트랜지스터(Qp1)의 게이트전극에 인가된다. 트랜지스터(Qp1)의 게이트전압이 종래 기능결정회로에 비해 낮으므로, 이 트랜지스터(Qp1)를 통해 흐르는 전류는 감소한다. 따라서 트랜지스터(Qp1)의 게이트길이가 줄어들 수 있다. 제2 pMOS 트랜지스터가 트랜지스터(Qp1)에 병렬로 접속되어 있어 LSI에의 전원공급시 상기 트랜지스터가 절점(A)에 전하를 공급하는 기능을 가지게 될 때, 트랜지스터(Qp1)의 면적은 더 감소할 수 있다. LSI의 스탭다운전원과 같이 기능결정회로로 이외의 용도로 발생된 전압이 DC 전압으로서 사용되는 경우에는 트랜지스터의 면적이 줄어들 수 있다.

Description

반도체 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1실시예에 따른 기능결정회로의 회로도.

Claims (9)

  1. 신호처리회로와 이 신호처리회로에 대해 동작하여 반도체 집적회로의 기능을 결정하는 기능결정수단을 동일 칩상에 포함하고 있고, 상기 기능결정수단은 본딩 패드와, 전원전위점으로부터 상기 본딩패드에 전하를 공급하기 위한 또한 상기 본딩패드로부터 접지점위점으로 전하를 풀다운시키기 위한 트랜지스터를 적어도 포함하고 있는 회로로 구성되어 있으며, 상기 반도체 집적회로의 기능은 외부에의 접속용단단자와 상기 본딩패드가 서로 본딩되어 있는지의 여부에 따라 제조공정중에 결정되는 본딩옵션타입의 반도체 집적회로에 있어서, 상기 반도체 집적회로에서 발생되어 전원전압과 접지전위와의 사이값을 가지고 있는 DC전압이 상기 기능결정수단을 구성하는 상기 트랜지스터의 게이트전극에 인가되는 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 전원전위점으로부터의 전하를 본딩패드에 공급하기 위한, 또는 전하공급이나 기능결정수단을 형성하는 트랜지스터의 전하의 풀다운에 대응하여 상기 반도체 집적회로에 전원을 공급한 후 소정시간 주기 동안 본딩패드로부터의 전하를 접지전위점으로 풀다운시키기 위한 제2트랜지스터가 상기 트랜지스터에 병렬접속되어 있는 것을 특징으로 하는 반도체 집적회로.
  3. 제2항에 있어서, 상기 반도체 집적회로에 제공되어 있는 회로에서 발생되어, 전원공급후 소정의 시간주기동안 2진상태중 한 상태를 나타내는 2진제어신호가 제2트랜지스터의 게이트전극에 공급되어 반도체 집적회로의 초기상태를 설정하는 것을 특징으로 하는 반도체 집적회로.
  4. 제1항에 있어서, 기능결정수단을 구성하고 있는 트랜지스터의 게이트전극에 인가된 DC전압은, 게이트전극과 드레인 전극이 단락되어 있고 소오스 전극은 전원전위점에 접속되어 있는 상기 전계효과 트랜지스터와 이 전계효과 트랜지스터의 드레인 전극과 상기 접지전위점과의 사이에 설치된 저항기소자를 구비하고 있는 회로의 다이오드 접속의 p채널 절연게이트 전계효과 트랜지스터의 드레인 전극의 전압인 것을 특징으로 하는 반도체 집적회로.
  5. 제2항에 있어서, 기능결정수단을 구성하고 있는 트랜지스터의 게이트전극에 인가된 DC전압은 게이트 전극과 드레인 전극이 단락되어 있고 소오스 전극은 전원전위점에 접속되어 있는 상기 전계효과 트랜지스터와 이 전계효과 트랜지스터의 드레인 전극과 상기 접지전위점과의 사이에 설치된 저항기소자를 구비하고 있는 회로의 다이오드 접속의 p채널 절연게이트 전계효과 트랜지스터의 드레인 전압인 것을 특징으로 하는 반도체 집적회로.
  6. 제1항에 있어서, 기능결정수단을 구성하고 있는 트랜지스터의 게이트전극에 인가된 DC전압은 게이트 전극과 드레인 전극이 단락되어 있고 소오스 전극은 전원전위점에 접속되어 있는 상기 전계효과 트랜지스터와 이 전계효과 트랜지스터의 드레인 전극과 상기 접지전위점과의 사이에 설치된 저항기소자를 구비하고 있는 회로의 다이오드 접속의 n채널 절연게이트 전계효과 트랜지스터의 드레인 전극의 전압인 것을 특징으로 하는 반도체 집적회로.
  7. 제2항에 있어서, 기능결정수단을 구성하고 있는 트랜지스터의 게이트전극에 인가된 DC전압은, 게이트 전극과 드레인 전극이 단락되어 있고 소오스 전극은 전원전위점에 접속되어 있는 상기 전계효과 트랜지스터와 이 전계효과 트랜지스터의 드레인 전극과 상기 접지전위점과의 사이에 설치된 저항기소자를 구비하고 있는 회로의 다이오드 접속의 n채널 절연게이트 전계효과 트랜지스터의 드레인 전극의 전압인 것을 특징으로 하는 반도체 집적회로.
  8. 제1항에 있어서, 기능결정수단을 구성하고 있는 트랜지스터의 게이트전극에 인가된 DC전압은, 스텝다운 전원전압의 기준전압이나 상기 반도체 집적회로의 입력회로의 제1단용의 기준전압과 같이, 기능결정수단의 전용이 아닌 기타 다른 용도로 발생된 DC전압인 것을 특징으로 하는 반도체 집적회로.
  9. 제2항에 있어서, 기능결정수단을 구성하고 있는 트랜지스터의 게이트전극에 인가된 DC전압은, 스텝다운 전원전압의 기준전압이나 상기 반도체 집적회로의 입력회로의 제1단용의 기준전압과 같이, 기능결정수단의 전용이 아닌 기타 다른 용도로 발생된 DC전압인 것을 특징으로 하는 반도체 집적회로.
KR1019960034561A 1995-08-16 1996-08-16 반도체 집적 회로 KR100210553B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP7208884A JP2877039B2 (ja) 1995-08-16 1995-08-16 半導体集積回路
JP95-208884 1995-08-16

Publications (2)

Publication Number Publication Date
KR970013312A true KR970013312A (ko) 1997-03-29
KR100210553B1 KR100210553B1 (ko) 1999-07-15

Family

ID=16563719

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960034561A KR100210553B1 (ko) 1995-08-16 1996-08-16 반도체 집적 회로

Country Status (4)

Country Link
US (1) US6885232B2 (ko)
JP (1) JP2877039B2 (ko)
KR (1) KR100210553B1 (ko)
TW (1) TW309655B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW460846B (en) 1998-12-10 2001-10-21 Toshiba Corp Data recording media having certification information
US6769103B2 (en) * 2002-07-19 2004-07-27 Micron Technology, Inc. Line width check in layout database
US7023248B2 (en) * 2004-05-27 2006-04-04 Intel Corporation High voltage tolerant power up detector
JP2008288581A (ja) * 2008-04-25 2008-11-27 Renesas Technology Corp 半導体集積回路
CN102147295B (zh) * 2011-01-14 2012-08-22 北方工业大学 基于磁隧道结器件的温度传感器
US20240019883A1 (en) * 2022-07-18 2024-01-18 Nxp Usa, Inc. Power supply handling for multiple package configurations

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6364354A (ja) * 1986-09-04 1988-03-22 Fujitsu Ltd 制御用入力回路
US5117177A (en) * 1991-01-23 1992-05-26 Ramtron Corporation Reference generator for an integrated circuit
US5353250A (en) * 1991-12-09 1994-10-04 Texas Instruments Inc. Pin programmable dram that provides customer option programmability
EP0573965B1 (en) * 1992-06-10 1999-09-08 Nec Corporation Semiconductor device having bonding optional circuit

Also Published As

Publication number Publication date
US6885232B2 (en) 2005-04-26
US20040212402A1 (en) 2004-10-28
JP2877039B2 (ja) 1999-03-31
KR100210553B1 (ko) 1999-07-15
TW309655B (ko) 1997-07-01
JPH0955468A (ja) 1997-02-25

Similar Documents

Publication Publication Date Title
US4115710A (en) Substrate bias for MOS integrated circuit
US4409501A (en) Power-on reset circuit
JP2592234B2 (ja) 半導体装置
JPS60500433A (ja) 基板バイアス制御回路および方法
KR970008162A (ko) 저소비전력의 내부전원회로
US5047706A (en) Constant current-constant voltage circuit
US20190243406A1 (en) Reference voltage circuit and semiconductor device
US6586975B2 (en) Semiconductor device
KR100848740B1 (ko) 기준 전압 회로
EP0902517B1 (en) Circuit with hot-electron protection and method
KR960039569A (ko) 승압 회로
JPH0581900A (ja) 半導体メモリー装置のストレスモード感知装置
KR900011152A (ko) 전원전압 강하검파 및 초기화회로 재설정 회로
KR970013312A (ko) 반도체 집적회로
KR960009157A (ko) 반도체 집적회로
KR940012851A (ko) 차동 전류원 회로
KR920005479A (ko) Mos드라이버회로
JPS63308794A (ja) 基板バイアス回路
JPH1012823A (ja) ２電源型集積回路
EP0651311A2 (en) Self-exciting constant current circuit
KR960030395A (ko) 저전압출력회로 및 반도체장치
KR960027331A (ko) 버퍼회로 및 바이어스회로
KR960026761A (ko) 반도체집적회로의 인터페이스회로
KR970003257A (ko) 반도체 메모리 장치
US4404477A (en) Detection circuit and structure therefor

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130404

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140401

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee