JPS6364354A - 制御用入力回路 - Google Patents
制御用入力回路Info
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- JPS6364354A JPS6364354A JP20853086A JP20853086A JPS6364354A JP S6364354 A JPS6364354 A JP S6364354A JP 20853086 A JP20853086 A JP 20853086A JP 20853086 A JP20853086 A JP 20853086A JP S6364354 A JPS6364354 A JP S6364354A
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- JP
- Japan
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- pad
- inverter
- bonding
- qcn
- clamping
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
集積回路内部の動作を特定のボンディングパッドと電源
電位に接続した外部端子との接続の「有り」、「無し」
で制御するための入力回路において、ボンディングパッ
ドをインバータを介して内部回路に接続するとともに、
該インバータ出力を制御入力とするクランプ用トランジ
スタを設け、フローテングノードをクランプする。
電位に接続した外部端子との接続の「有り」、「無し」
で制御するための入力回路において、ボンディングパッ
ドをインバータを介して内部回路に接続するとともに、
該インバータ出力を制御入力とするクランプ用トランジ
スタを設け、フローテングノードをクランプする。
本発明は半導体集積回路に係り、特にその内部動作をボ
ンディングの有無で切換える場合、フローテングバツド
をクランプする回路に関する。
ンディングの有無で切換える場合、フローテングバツド
をクランプする回路に関する。
ボンディングパッドに対するボンディングの有無で内部
回路動作を切換える場合、従来は第３図のようにボンデ
ィングパッドＰＡＤに低位の電源電位ＶＳＳにその一端
を接続した高抵抗Ｒを入れ、フローテングバフドをＶｓ
ｓにクランプしていた（ボンディング無の場合）。とこ
ろが、この１１１合、このＰＡＤをＶＣＣとするとくボ
ンディング有り）抵抗Ｒに電流が’７Ｊｉれ、それだけ
電流消費を増大し不都合であった。
回路動作を切換える場合、従来は第３図のようにボンデ
ィングパッドＰＡＤに低位の電源電位ＶＳＳにその一端
を接続した高抵抗Ｒを入れ、フローテングバフドをＶｓ
ｓにクランプしていた（ボンディング無の場合）。とこ
ろが、この１１１合、このＰＡＤをＶＣＣとするとくボ
ンディング有り）抵抗Ｒに電流が’７Ｊｉれ、それだけ
電流消費を増大し不都合であった。
本発明は上記した、ボンディングパッドに対するボンデ
ィングの有無で内部回路動作を切換える構成において、
このＰＡＤをＶｃｃとすると（ボンディング有り）電流
が流れ、電（Ａ消費を増大するという欠点を改善しよう
とするものである。
ィングの有無で内部回路動作を切換える構成において、
このＰＡＤをＶｃｃとすると（ボンディング有り）電流
が流れ、電（Ａ消費を増大するという欠点を改善しよう
とするものである。
本発明においては、上記問題点を（Ｗ決するために、築
積回路の内部回路動作を特定のボンディングパッドと電
源電位に接続した外部端子との接続の［有りＪ 、
ｒｊｉｆ％シＪで制御するための入力回路において、該
ボンディングパッドにその入力点を接続し、出力点を前
記内部回路に接続したインハご夕と、該インバータの出
力点にその制御端子を接続し、第１および第２端子をそ
れぞれ該ボンディングパッドとインバータの入力点との
接υε点と電源線とに接続したクランプ用トランジスタ
と分有することを特徴とする制御用入力回路を（足供す
る。
積回路の内部回路動作を特定のボンディングパッドと電
源電位に接続した外部端子との接続の［有りＪ 、
ｒｊｉｆ％シＪで制御するための入力回路において、該
ボンディングパッドにその入力点を接続し、出力点を前
記内部回路に接続したインハご夕と、該インバータの出
力点にその制御端子を接続し、第１および第２端子をそ
れぞれ該ボンディングパッドとインバータの入力点との
接υε点と電源線とに接続したクランプ用トランジスタ
と分有することを特徴とする制御用入力回路を（足供す
る。
〔作用〕
」−記構成によれば、クランプ用トランジスタでボンデ
ィング無しの場合のフローテング／″−ドを強力にクラ
ンプすることができ、しかも、ボンディング有りの場合
に、流れる無用な電流を、嘆くずことが可能になる。
ィング無しの場合のフローテング／″−ドを強力にクラ
ンプすることができ、しかも、ボンディング有りの場合
に、流れる無用な電流を、嘆くずことが可能になる。
第１図に本発明の実施例のクランプ回路を示してあり、
ホンディングバッドＰＡＤに対するボンデ・イングの有
無で内部回路Ｊ’ｌｊ作を切換えるために、ＰＡＤにク
ランプ用ｌ・ランジスタのｎ−ｃｈ形電界効果形ＭＯＳ
トランジスタ（以下クランプＦ Ｅ １−と称する）口
Ｃｎのドレインを接続し、そのソースを低位の電源Ｖｓ
ｓに接続している。また、このＰＡＤと（ＩＣｎとの接
続点（◎にｐ−ｃｈ形（またはディプレッション形ｎ−
ｃｈ） Ｍ ＯＳ トランジスタＱ１とｎ−ｃｈ形トラ
ンジスタＱ２でなるＣＭＯＳインバータの入力点を接ビ
こし、該インバータの出力点を内部回路に接続している
。 以上の実施例の構成によれば、動作は次の如くなる
。
ホンディングバッドＰＡＤに対するボンデ・イングの有
無で内部回路Ｊ’ｌｊ作を切換えるために、ＰＡＤにク
ランプ用ｌ・ランジスタのｎ−ｃｈ形電界効果形ＭＯＳ
トランジスタ（以下クランプＦ Ｅ １−と称する）口
Ｃｎのドレインを接続し、そのソースを低位の電源Ｖｓ
ｓに接続している。また、このＰＡＤと（ＩＣｎとの接
続点（◎にｐ−ｃｈ形（またはディプレッション形ｎ−
ｃｈ） Ｍ ＯＳ トランジスタＱ１とｎ−ｃｈ形トラ
ンジスタＱ２でなるＣＭＯＳインバータの入力点を接ビ
こし、該インバータの出力点を内部回路に接続している
。 以上の実施例の構成によれば、動作は次の如くなる
。
■ ＰＡＤがフローテングの場合（ボンディング無し）
インハークの出力（則ノード・厄）はｐ−ｃｈ形ＦＥＴ
０１により高位の電源電圧Ｖｃｃに接続しているが、人
力（ｊ、ｌＪノード＠）はＶＣＣに接続していない。従
っ上昇する。なお、インパークの入力側ノードＯはボン
ディングハツトの面積の関係でその持つｌ′？−遊容量
Ｃｉはインバータの出力側ノードｔＱの浮遊容ｉ’ｌｃ
ｏより大きいこともこれを助長する。そのため、インバ
ータのｐ−ｃｈ形ＦＢ”ｌ”［１１ばＯＮ、Ｑ２ばＯＦ
Ｆとなり、そのゲートがインバータの出力ノート°＠に
接続したクランプＦＥＴＱＣｎはＯＮとなり、ノード（
◎、したがってボンディングパッドＰＡＤをＶｓｓにク
ランプする。
０１により高位の電源電圧Ｖｃｃに接続しているが、人
力（ｊ、ｌＪノード＠）はＶＣＣに接続していない。従
っ上昇する。なお、インパークの入力側ノードＯはボン
ディングハツトの面積の関係でその持つｌ′？−遊容量
Ｃｉはインバータの出力側ノードｔＱの浮遊容ｉ’ｌｃ
ｏより大きいこともこれを助長する。そのため、インバ
ータのｐ−ｃｈ形ＦＢ”ｌ”［１１ばＯＮ、Ｑ２ばＯＦ
Ｆとなり、そのゲートがインバータの出力ノート°＠に
接続したクランプＦＥＴＱＣｎはＯＮとなり、ノード（
◎、したがってボンディングパッドＰＡＤをＶｓｓにク
ランプする。
■ ＰＡＤをＶｃｃに接続した場合（ボンディング有り
） ］で、その「Ｌレヘル」がＱＣｎのゲートに印加される
掃占果、クランプＦＥＴＱＣｎはＯＦ Ｆとなる。
） ］で、その「Ｌレヘル」がＱＣｎのゲートに印加される
掃占果、クランプＦＥＴＱＣｎはＯＦ Ｆとなる。
以上のように、本実施例によれば、■のボンディング「
無し」の場合、クランプＦＥＴＱＣｎで・インハークの
入力ノード○をＶｓｓに確実にクランプし、内部回路に
インバータ出力のｒ Ｈレヘル」を供給することができ
る。一方、■のボンディング「有り」の場合、クランプ
ＦＥＴＱＣｎはＯＦ Ｆするから、ＰＡＤのＶｃｃから
電流が１５１．Ｈれ込むことがない。このため、クラン
プＦＥＴに十分大型のトランジスタを用い、■のクラン
プ動作をより確実に行なうようにすることができる。
無し」の場合、クランプＦＥＴＱＣｎで・インハークの
入力ノード○をＶｓｓに確実にクランプし、内部回路に
インバータ出力のｒ Ｈレヘル」を供給することができ
る。一方、■のボンディング「有り」の場合、クランプ
ＦＥＴＱＣｎはＯＦ Ｆするから、ＰＡＤのＶｃｃから
電流が１５１．Ｈれ込むことがない。このため、クラン
プＦＥＴに十分大型のトランジスタを用い、■のクラン
プ動作をより確実に行なうようにすることができる。
次に第２図に本発明の他の実施例の回路図を示している
。この実施例は、ボンディングパッドＰＡ ＤをＶｓｓ
ヘボンデイングするか、しないかを検出して、内部回路
を制１ｆｆｌｌするものであり、第１図と異なるのは、
クランプＦＥＴをｐ−ｃｈ形ＦＥＴＱＣρとし、そのソ
ースをＶｃｃに接続した点である。
。この実施例は、ボンディングパッドＰＡ ＤをＶｓｓ
ヘボンデイングするか、しないかを検出して、内部回路
を制１ｆｆｌｌするものであり、第１図と異なるのは、
クランプＦＥＴをｐ−ｃｈ形ＦＥＴＱＣρとし、そのソ
ースをＶｃｃに接続した点である。
その他は第１図と同様であるので、同一部分に同一符号
で指示している。０１作は次の如くである。
で指示している。０１作は次の如くである。
■ ＰＡＤがフローテングの場合（ボンディング無し）
インバータの出力側ノードＯはｎ−ｃｈ形ＦＥＴ０２に
より低位の電源電圧ＶＳＳに接続しているが、側ノード
タ）より速く電位が上昇し、インバータのｐ −ｃ、ｈ
形ＦＥＴＱＩはＯＦＦ、０２はＯＮとなり、イたがって
ボンディングバ・ンドＰへりをＶｃｃにクランプする。
より低位の電源電圧ＶＳＳに接続しているが、側ノード
タ）より速く電位が上昇し、インバータのｐ −ｃ、ｈ
形ＦＥＴＱＩはＯＦＦ、０２はＯＮとなり、イたがって
ボンディングバ・ンドＰへりをＶｃｃにクランプする。
■ ＰＡＤをＶＳＳに接続した場合（ボンディング有り
） インバータの入力側ノート○がＶｓｓｒＬレヘル」レベ
るから、出力（ｙリノートＱはｒ Ｈレベル」で、その
「Ｈレベル」がクランプＦ Ｅ Ｔ ＱＣｐのゲートに
印加される結果、クランプＦ Ｅ Ｔ ＱＣｎはＯＦＦ
となる。
） インバータの入力側ノート○がＶｓｓｒＬレヘル」レベ
るから、出力（ｙリノートＱはｒ Ｈレベル」で、その
「Ｈレベル」がクランプＦ Ｅ Ｔ ＱＣｐのゲートに
印加される結果、クランプＦ Ｅ Ｔ ＱＣｎはＯＦＦ
となる。
以上のように、本実施例によれば、■のボンディング「
無し」の場合クランプＦ Ｅ Ｔ ＱＣｐでインバータ
の入力ノードタ）をＶｃｃに確実にクランプし、内部回
路にインバータ出力の「Ｌレベル」を供給することがで
きる。一方、■のボンディング「有り」の場合、クラン
プＦ Ｅ Ｔ ＱＣｐはＯＦＦするから、ＰＡＤのＶＳ
Ｓに電流が流れ込むことがない。このため、クランプＦ
ＥＴに十分大型のトランジスタを用い、■のクランプ動
作をより確実に行なうようにすることができる。
無し」の場合クランプＦ Ｅ Ｔ ＱＣｐでインバータ
の入力ノードタ）をＶｃｃに確実にクランプし、内部回
路にインバータ出力の「Ｌレベル」を供給することがで
きる。一方、■のボンディング「有り」の場合、クラン
プＦ Ｅ Ｔ ＱＣｐはＯＦＦするから、ＰＡＤのＶＳ
Ｓに電流が流れ込むことがない。このため、クランプＦ
ＥＴに十分大型のトランジスタを用い、■のクランプ動
作をより確実に行なうようにすることができる。
〔発明の効果］
上述のことから明らかなように、本実施例によれば、ボ
ンディングパッドがフローテング状態の時、ボンディン
グパットの接続ノートを高位または低位の電源電位にク
ランプＦＥＴで強力にクランプすることができ、また、
ボンデインゲイ１りの場合に無用な電流が流れることが
防止できる。・とれにより、ボンディングパッドに対す
るボンデＣフグの有無で内部回路動作を切換える動作を
ｆｌｆｌ：実に行なうことができるとともに、消費電力
を低減することができる。
ンディングパッドがフローテング状態の時、ボンディン
グパットの接続ノートを高位または低位の電源電位にク
ランプＦＥＴで強力にクランプすることができ、また、
ボンデインゲイ１りの場合に無用な電流が流れることが
防止できる。・とれにより、ボンディングパッドに対す
るボンデＣフグの有無で内部回路動作を切換える動作を
ｆｌｆｌ：実に行なうことができるとともに、消費電力
を低減することができる。
第１図は本発明の実施例のクランプ回路の回路図、第２
図は本発明の他の実施例のクランプ回路の回路図、第３
図は従来例の回路図である。 Ｐ Ａ Ｄ −ボンディングパッド ＱＣｎ 、 ＱＣｐ −クランプ用トランジスタ（クラ
ンプＦＥＴ） 旧、Ｑ２−・インバータ用トランジスタＣＦＥＴ）特許
出願人 富士通株式会社（夕１−１力９代理人 弁理士
玉蟲久五部（外１名）本発明の実施例の回路図 第 １ 図 本発明の他の実杷例の回路図 第２図
図は本発明の他の実施例のクランプ回路の回路図、第３
図は従来例の回路図である。 Ｐ Ａ Ｄ −ボンディングパッド ＱＣｎ 、 ＱＣｐ −クランプ用トランジスタ（クラ
ンプＦＥＴ） 旧、Ｑ２−・インバータ用トランジスタＣＦＥＴ）特許
出願人 富士通株式会社（夕１−１力９代理人 弁理士
玉蟲久五部（外１名）本発明の実施例の回路図 第 １ 図 本発明の他の実杷例の回路図 第２図
Claims (1)
- 【特許請求の範囲】 集積回路の内部回路動作を特定のボンディングパッドと
電源電位に接続した外部端子との接続の「有り」、「無
し」で制御するための入力回路において、 該ボンディングパッドにその入力点を接続し、出力点を
前記内部回路に接続したインバータと、該インバータの
出力点にその制御端子を接続し、第１および第２端子を
それぞれ該ボンディングパッドとインバータの入力点と
の接続点と電源線とに接続したクランプ用トランジスタ
とを有することを特徴とする制御用入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20853086A JPS6364354A (ja) | 1986-09-04 | 1986-09-04 | 制御用入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20853086A JPS6364354A (ja) | 1986-09-04 | 1986-09-04 | 制御用入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6364354A true JPS6364354A (ja) | 1988-03-22 |
Family
ID=16557710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20853086A Pending JPS6364354A (ja) | 1986-09-04 | 1986-09-04 | 制御用入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6364354A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0955468A (ja) * | 1995-08-16 | 1997-02-25 | Nec Corp | 半導体集積回路 |
-
1986
- 1986-09-04 JP JP20853086A patent/JPS6364354A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0955468A (ja) * | 1995-08-16 | 1997-02-25 | Nec Corp | 半導体集積回路 |
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