JPS60174519A - デイジタルスイツチング回路 - Google Patents
デイジタルスイツチング回路Info
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- JPS60174519A JPS60174519A JP59231435A JP23143584A JPS60174519A JP S60174519 A JPS60174519 A JP S60174519A JP 59231435 A JP59231435 A JP 59231435A JP 23143584 A JP23143584 A JP 23143584A JP S60174519 A JPS60174519 A JP S60174519A
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- transistors
- gate electrode
- switching circuit
- control signal
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は第１と第２の絶縁ゲート電界効果トランジスタ
を具え、これらのトランジスタの主電極間に位置する導
電チャネルが第１と第２の電源端子間で直列に接続され
、動作時には第１のトランジスタがそのゲート電極で第
１の制御信号を受け取り１、第２のトランジスタがその
ゲート電極で第２の制御信号な受け取り、これらのトラ
ンジスタの一方が導通状態にされ、他方のトランジスタ
が不導通状態にされ、第１の制御信号が第２の制御信号
を反転したものであるディジタルスイッチング回路に関
するものである。
を具え、これらのトランジスタの主電極間に位置する導
電チャネルが第１と第２の電源端子間で直列に接続され
、動作時には第１のトランジスタがそのゲート電極で第
１の制御信号を受け取り１、第２のトランジスタがその
ゲート電極で第２の制御信号な受け取り、これらのトラ
ンジスタの一方が導通状態にされ、他方のトランジスタ
が不導通状態にされ、第１の制御信号が第２の制御信号
を反転したものであるディジタルスイッチング回路に関
するものである。
このような回路は１９８１年にニューヨークのＪｏｈｎ
Ｗｉｌｅｙ ａｎｄ ５ｏｎｓ社から刊行された「Ｌ
ａｒｇ６１８ｏａｌｅ Ｉｎｔｅｇｒａｔ土ｏｎ 、Ｄ
ｅｖｉｃｅｓ 、Ｃ１ｒｃｕｉｔｓ ａｎｄＳｙｓｔｅ
ｍｓ Ｊという本から既知である。
Ｗｉｌｅｙ ａｎｄ ５ｏｎｓ社から刊行された「Ｌ
ａｒｇ６１８ｏａｌｅ Ｉｎｔｅｇｒａｔ土ｏｎ 、Ｄ
ｅｖｉｃｅｓ 、Ｃ１ｒｃｕｉｔｓ ａｎｄＳｙｓｔｅ
ｍｓ Ｊという本から既知である。
この本に記載されている回路は相補的な信号り及びＤに
より制御される２個のトランジスタから成る所謂「プッ
シュプル」出力段を具えている。
より制御される２個のトランジスタから成る所謂「プッ
シュプル」出力段を具えている。
そして２個のトランジスタの一方が受け取る信号り又は
百の低い値はほぼＯｖとし、確実にこのトランジスタが
不導通状態にあるようにしである。
百の低い値はほぼＯｖとし、確実にこのトランジスタが
不導通状態にあるようにしである。
この状態でこのトランジスタが導通させられると、この
トランジスタのゲート電極の電位はＯｖからこのトラン
ジスタが「十分」導通する迄上昇する。
トランジスタのゲート電極の電位はＯｖからこのトラン
ジスタが「十分」導通する迄上昇する。
これは「低」から「高」（不導通状態から導通状態）へ
の各変化の際大きな信号を供給する必要があり、この結
果慣性を伴ない、電力消費が大きくなることを意味する
。「低」レベルを例えば不導通にさるべきトランジスタ
のしきい値電圧のすぐ下に選べば「低」から「高」への
電圧掃引を小さくすることができる。しかし、こうする
と周囲への容量性結合によりゲート電極の電位が「低」
い時にこのゲート電極の電位レベルが乱され（高くなり
）、トランジスタが導通してしまうという問題が生ずる
。特にクロック信号と共にデータ信号が供給され、クロ
ック信号の終了后ゲート電極が浮遊電位にある回路は極
めて容量性の漏話に敏感で、制御入力端子に供給される
データ信号が所謂ブートストラップ技術により持上げら
れる時は一層敏感である。
の各変化の際大きな信号を供給する必要があり、この結
果慣性を伴ない、電力消費が大きくなることを意味する
。「低」レベルを例えば不導通にさるべきトランジスタ
のしきい値電圧のすぐ下に選べば「低」から「高」への
電圧掃引を小さくすることができる。しかし、こうする
と周囲への容量性結合によりゲート電極の電位が「低」
い時にこのゲート電極の電位レベルが乱され（高くなり
）、トランジスタが導通してしまうという問題が生ずる
。特にクロック信号と共にデータ信号が供給され、クロ
ック信号の終了后ゲート電極が浮遊電位にある回路は極
めて容量性の漏話に敏感で、制御入力端子に供給される
データ信号が所謂ブートストラップ技術により持上げら
れる時は一層敏感である。
本発明の目的は制御信号として小さな電圧掃引を必要と
するだけで、容量性の漏話にも敏感でないディジタルス
イッチング回路を提供するにある。
するだけで、容量性の漏話にも敏感でないディジタルス
イッチング回路を提供するにある。
この目的を達成するため本発明に係るディジタルスイッ
チング回路は、第１と第２のトランジスタのゲー）［極
？、動作時に不導通のトランジスタのゲート電極をこの
不導通のトランジスタのしきい電圧以下の電圧レベルに
保つスイッチング自在のクランピング手段に接続したこ
とを特徴とする０ 本発明に係るディジタルスイッチング回路は更にスイッ
チング自在のクランピング手段がスイッチング手段と第
８の絶縁ゲー）ｌｌ電界効果トランジスタを具え、この
第８の電界効果トランジスタの第１の主電極を電源端子
に接続し、第２の主電極をそのゲート電極に接続すると
共に、スイッチング手段を介して不導通状態にあるトラ
ンジスタのゲート電極に接続したことを特徴とすること
ができる。
チング回路は、第１と第２のトランジスタのゲー）［極
？、動作時に不導通のトランジスタのゲート電極をこの
不導通のトランジスタのしきい電圧以下の電圧レベルに
保つスイッチング自在のクランピング手段に接続したこ
とを特徴とする０ 本発明に係るディジタルスイッチング回路は更にスイッ
チング自在のクランピング手段がスイッチング手段と第
８の絶縁ゲー）ｌｌ電界効果トランジスタを具え、この
第８の電界効果トランジスタの第１の主電極を電源端子
に接続し、第２の主電極をそのゲート電極に接続すると
共に、スイッチング手段を介して不導通状態にあるトラ
ンジスタのゲート電極に接続したことを特徴とすること
ができる。
本発明に係るディジタルスイッチング回路は更に第１と
、第２と、第８のトランジスタを基板上で互に非常に近
接して形成したことを特徴とすると好適である。これは
温度依存性を有する８個のトランジスタ全部のしきい値
電圧が（はぼ）同じ温度により定まるという利点を有す
る。蓋し、８個のトランジスタ全部が基板上の同じ領域
に位置するからである。
、第２と、第８のトランジスタを基板上で互に非常に近
接して形成したことを特徴とすると好適である。これは
温度依存性を有する８個のトランジスタ全部のしきい値
電圧が（はぼ）同じ温度により定まるという利点を有す
る。蓋し、８個のトランジスタ全部が基板上の同じ領域
に位置するからである。
実施例を挙げて図面につき本発明の詳細な説明する。
第１図に示すスイッチング回路１０は第１の電界効果ト
ランジスタＴ□及び第２の電界効果トランジスタＴ２を
其える。これらの電界効果トランジスタＴ１及びＴ、は
夫々絶縁ゲー）ＧＴＩ及びＧＴ２を有する。エンハンス
メント形のこれらのトランジスタＴ０とＴ、を直列に接
続し、２個の１１１端子１と２の間に入れる。２個のＦ
ランジスタテ０とＴ、の間の接続点に出力端子８を接続
する。ゲート電極ＧＴＩ及びＧＴ２並びにこれらに接続
されている信号リード線は、聞知のように、寄生容量を
有するが、これらの寄生容量はスイッチング回路１０の
スイッチング速度を制限する。クロック信号φ（これら
はゲート電極Ｇ’ｌ’８及びＧＴ４に与えられる）が「
高」レベルにある時、制御信号Ｓ及びＳが電界効果トラ
ンジスタＴ８及びＴ、を介してゲート電極ＧＴＩ及びＧ
Ｔ２に与えられる。信号Ｓは信号Ｓを反転したものであ
って、従って信号Ｓが「高」い時「低」レベルにある。
ランジスタＴ□及び第２の電界効果トランジスタＴ２を
其える。これらの電界効果トランジスタＴ１及びＴ、は
夫々絶縁ゲー）ＧＴＩ及びＧＴ２を有する。エンハンス
メント形のこれらのトランジスタＴ０とＴ、を直列に接
続し、２個の１１１端子１と２の間に入れる。２個のＦ
ランジスタテ０とＴ、の間の接続点に出力端子８を接続
する。ゲート電極ＧＴＩ及びＧＴ２並びにこれらに接続
されている信号リード線は、聞知のように、寄生容量を
有するが、これらの寄生容量はスイッチング回路１０の
スイッチング速度を制限する。クロック信号φ（これら
はゲート電極Ｇ’ｌ’８及びＧＴ４に与えられる）が「
高」レベルにある時、制御信号Ｓ及びＳが電界効果トラ
ンジスタＴ８及びＴ、を介してゲート電極ＧＴＩ及びＧ
Ｔ２に与えられる。信号Ｓは信号Ｓを反転したものであ
って、従って信号Ｓが「高」い時「低」レベルにある。
逆もまた真である。信号Ｓ及びＳは下記の要件を満足す
る＠即ち、信号Ｓが「高」であると、トランジスタＴ０
が十分に導通し、Ｓは「低」であって、トランジスタＴ
、は不導通である。逆に信号Ｓが「低」であると、トラ
ンジスタＴ０は不導通であり、Ｓは「萬」であって、ト
ランジスタＴ２が十分に導通する。この結果常にトラン
ジスタＴ１及びＴ、の一方が導通し、他方は不導通であ
る。電源電圧が公称値より１０４以上高く、トランジス
タが許し得る限り低いしきい値電圧を有する時も、一方
のトランジスタが不導通であるという要件を満足しなけ
ればならない。この要件が満足されないと、出力段に・
直流電流が流れ、その結果エネ／ｌ／ ｉｐ−カミ消散
される０電源電圧が公称値よりも１０俤低く、トランジ
スタが許し得る限り高い公称電圧を有する時も一方のト
ランジスタが十分導通してし）る゛とし１う要件を保障
しなければならない。さもなし）と出力信号を所望の態
様で「高」から「低」及びその逆にスイッチングするこ
とができなしＡ０クロック信号φが「高」であると、ト
ランジスタＴ８及びＴ４が導通するが、この状態で信号
Ｓ ｆＪ（「高」（従って信号Ｓが「低」）であると、
コンデンサ０□が信号Ｓのレベル迄充電される（従って
、０．はｉの「低」レベル迄放電される）。この状態で
は、トランジスタＴ０が導通し、トランジスタＴ が不
導通となる。クリック信号φ力５「高」から「低」へ変
り、その結果トランジスタＴ、及びＴ が不導通になっ
ても上述した状態は保たれ、コンデンサ０１及びＣ８は
上述した帯電状態に保たれる。コンデンサＯ２両端間の
電圧（＝端子ｌとゲート電極ＧＴ２との間の電位差）が
Ｏｖに等しければ、トランジスタＴ、は確実にカットオ
フとなる。
る＠即ち、信号Ｓが「高」であると、トランジスタＴ０
が十分に導通し、Ｓは「低」であって、トランジスタＴ
、は不導通である。逆に信号Ｓが「低」であると、トラ
ンジスタＴ０は不導通であり、Ｓは「萬」であって、ト
ランジスタＴ２が十分に導通する。この結果常にトラン
ジスタＴ１及びＴ、の一方が導通し、他方は不導通であ
る。電源電圧が公称値より１０４以上高く、トランジス
タが許し得る限り低いしきい値電圧を有する時も、一方
のトランジスタが不導通であるという要件を満足しなけ
ればならない。この要件が満足されないと、出力段に・
直流電流が流れ、その結果エネ／ｌ／ ｉｐ−カミ消散
される０電源電圧が公称値よりも１０俤低く、トランジ
スタが許し得る限り高い公称電圧を有する時も一方のト
ランジスタが十分導通してし）る゛とし１う要件を保障
しなければならない。さもなし）と出力信号を所望の態
様で「高」から「低」及びその逆にスイッチングするこ
とができなしＡ０クロック信号φが「高」であると、ト
ランジスタＴ８及びＴ４が導通するが、この状態で信号
Ｓ ｆＪ（「高」（従って信号Ｓが「低」）であると、
コンデンサ０□が信号Ｓのレベル迄充電される（従って
、０．はｉの「低」レベル迄放電される）。この状態で
は、トランジスタＴ０が導通し、トランジスタＴ が不
導通となる。クリック信号φ力５「高」から「低」へ変
り、その結果トランジスタＴ、及びＴ が不導通になっ
ても上述した状態は保たれ、コンデンサ０１及びＣ８は
上述した帯電状態に保たれる。コンデンサＯ２両端間の
電圧（＝端子ｌとゲート電極ＧＴ２との間の電位差）が
Ｏｖに等しければ、トランジスタＴ、は確実にカットオ
フとなる。
信号Ｓが「低」となり、信号Ｓが「高」となり、クロッ
ク信号φがトランジスタＴ８及びＴ、を導通させると、
コンデンサＣ２両端間の電圧はＯｖからトランジスタＴ
、が十分に導通する電圧迄上昇する。しかしこのコンデ
ンサＯ８の電圧レベルの「低」から「高」への変化が必
要以上に大きいと熱消散が高くなる。逆にコンデンサ０
ｓＷｆｕ端間の電圧はトランジスタＴ、を不導通状態以
下にするしきい値電圧直下よりも低くする必要はない。
ク信号φがトランジスタＴ８及びＴ、を導通させると、
コンデンサＣ２両端間の電圧はＯｖからトランジスタＴ
、が十分に導通する電圧迄上昇する。しかしこのコンデ
ンサＯ８の電圧レベルの「低」から「高」への変化が必
要以上に大きいと熱消散が高くなる。逆にコンデンサ０
ｓＷｆｕ端間の電圧はトランジスタＴ、を不導通状態以
下にするしきい値電圧直下よりも低くする必要はない。
さもないと「低」から「高」への電圧レベルの変化は小
さくなろうが、こうすると（クロック信号φが再び「低
」くなる時）コンデンサＣ３が積極的に調整された電圧
に保たれない。ゲート電極ＧＴ２及びそれに結合されて
いる信号リード線が浮いていると、それらは容量的に周
囲に結合され、その結果容量性の漏話に感応するように
なる。
さくなろうが、こうすると（クロック信号φが再び「低
」くなる時）コンデンサＣ３が積極的に調整された電圧
に保たれない。ゲート電極ＧＴ２及びそれに結合されて
いる信号リード線が浮いていると、それらは容量的に周
囲に結合され、その結果容量性の漏話に感応するように
なる。
第２図は本発明に係るスイッチング回路の可能な構造の
Ｔ、の部分２０を略式図示したものである。これは第８
のトランジスタＴ５を具えるが、この第８のトランジス
タＴ、は「ダイオード」として接続されており、一端が
ゲートｍＭＧＴ２に接続されている信号リード線に接続
され、他端が電源端子１に接続されている。トランジス
タＴ。
Ｔ、の部分２０を略式図示したものである。これは第８
のトランジスタＴ５を具えるが、この第８のトランジス
タＴ、は「ダイオード」として接続されており、一端が
ゲートｍＭＧＴ２に接続されている信号リード線に接続
され、他端が電源端子１に接続されている。トランジス
タＴ。
のゲート電極は第１の主電極（ドレイン）Ｄに接続され
るが、しきい値電圧がトランジスタＴ、のしきい値電圧
にほぼ等しいか又は僅かに小さい。
るが、しきい値電圧がトランジスタＴ、のしきい値電圧
にほぼ等しいか又は僅かに小さい。
トランジスタＴ、が導電状態にあると、トランジスタＴ
５も導電状態になる。それ故、「Ｓ」開放回路において
は、コンデンサＣ８が放電し、その結果ゲート電極ＧＴ
５及びＧＴ２の電圧が下がる。
５も導電状態になる。それ故、「Ｓ」開放回路において
は、コンデンサＣ８が放電し、その結果ゲート電極ＧＴ
５及びＧＴ２の電圧が下がる。
この電圧降下はトランジスタＴ、か不導通状態になる迄
続くが、これはゲート電極ＧＴ５及びＧＴ２の電圧がト
ランジスタＴ、のしきい値電圧迄下がることを意味する
。それ故トランジスタＴ、も不導通状態になる。トラン
ジスタＴ、 （及びＴ、 ）のゲート電極ＧＴ２（及び
ＧＴ５）に対する容量性漏話の効果はゲート電極ＧＴ、
！及びＧＴ５の電圧を高めるが、これはトランジスタＴ
、により直ちに除去され１、トランジスタＴ、の電ｍＧ
Ｔ＄１のゲート電位は自動的に回数な限り高い「低」レ
ベル（しきい値電圧）に調整される。従って、「低」か
ら「高」への次の電圧変化は最小になる。
続くが、これはゲート電極ＧＴ５及びＧＴ２の電圧がト
ランジスタＴ、のしきい値電圧迄下がることを意味する
。それ故トランジスタＴ、も不導通状態になる。トラン
ジスタＴ、 （及びＴ、 ）のゲート電極ＧＴ２（及び
ＧＴ５）に対する容量性漏話の効果はゲート電極ＧＴ、
！及びＧＴ５の電圧を高めるが、これはトランジスタＴ
、により直ちに除去され１、トランジスタＴ、の電ｍＧ
Ｔ＄１のゲート電位は自動的に回数な限り高い「低」レ
ベル（しきい値電圧）に調整される。従って、「低」か
ら「高」への次の電圧変化は最小になる。
勿論、「高」信号がゲート電極ＧＴ２に与えられ、トラ
ンジスタＴ、が導通状態にされる時はトランジスタＴ６
をスイッチオンしなけれはならない。
ンジスタＴ、が導通状態にされる時はトランジスタＴ６
をスイッチオンしなけれはならない。
上述した信号ＳによるトランジスタＴ、の駆動、ゲート
電極ＧＴ２及び寄生容量ｅｊｌｌについての事実は勿論
信号ＳによるトランジスタＴ□の駆動、ゲート電極ＧＴ
Ｉ及び寄生容量Ｃ□についてもあてはまる。
電極ＧＴ２及び寄生容量ｅｊｌｌについての事実は勿論
信号ＳによるトランジスタＴ□の駆動、ゲート電極ＧＴ
Ｉ及び寄生容量Ｃ□についてもあてはまる。
第８ａ図は本発明に係るスイッチング回路８０の一例を
示すが、これは第８のトランジスタＴｊ並びにスイッチ
ング手段Ｔ６及びＴ、を具える。トランジスタＴ６を「
ダイオード」として！＃：続し、２個の交差結合したト
ランジスタＴ及びＴ、を介してゲート電極ＧＴＩ及びＧ
Ｔ２に接続する。信号ｒ８Ｊが「高」で、信号ｒｓＪが
「低」であると仮定すると、トランジスタＴ、 （ゲー
ト電極ＧＴ７がゲート電極ＧＴＩに接続されている）が
導通状態になり、その結果コンデンサ０．の両端の電圧
がトランジスタＴ、及びＴ、を介して丁度トランジスタ
Ｔ、のしきい値電圧に保たれる。ゲート電極ＧＴ６は「
低」信号レベルを担うゲート電極ＧＴ２に接続されてい
る。従って、トランジスタＴ６（これは主電、極りを介
して「高」電圧レベルを担うゲー）、［，１ＪｉＧＴ１
に接続されている）は十分にカットオフとなる。それ故
コンデンサＣ１は放電しない。
示すが、これは第８のトランジスタＴｊ並びにスイッチ
ング手段Ｔ６及びＴ、を具える。トランジスタＴ６を「
ダイオード」として！＃：続し、２個の交差結合したト
ランジスタＴ及びＴ、を介してゲート電極ＧＴＩ及びＧ
Ｔ２に接続する。信号ｒ８Ｊが「高」で、信号ｒｓＪが
「低」であると仮定すると、トランジスタＴ、 （ゲー
ト電極ＧＴ７がゲート電極ＧＴＩに接続されている）が
導通状態になり、その結果コンデンサ０．の両端の電圧
がトランジスタＴ、及びＴ、を介して丁度トランジスタ
Ｔ、のしきい値電圧に保たれる。ゲート電極ＧＴ６は「
低」信号レベルを担うゲート電極ＧＴ２に接続されてい
る。従って、トランジスタＴ６（これは主電、極りを介
して「高」電圧レベルを担うゲー）、［，１ＪｉＧＴ１
に接続されている）は十分にカットオフとなる。それ故
コンデンサＣ１は放電しない。
信号Ｓが「低」で、信号Ｓが「高」であると、これらの
信号Ｓ及びＳは、クロック信号φが「高」になるや否や
、コンデンサＯ０及びＣ８並びにゲート電極ＧＴＩ及び
ＧＴ２に与えられ、コンデンサＣ□が放電し、コンデン
サＣ８が充電される。放電路はトランジスタＴ、及びＴ
、により構成されるが、この放電路を通って信号Ｓによ
り供給される電流の一部が逃げ来る。これがいやならト
ランジスタＴ、 （又はＴ６）及びＴ、を紅て電源端子
１に至る放電路を切ればよい０この目的でトランジスタ
Ｔ。
信号Ｓ及びＳは、クロック信号φが「高」になるや否や
、コンデンサＯ０及びＣ８並びにゲート電極ＧＴＩ及び
ＧＴ２に与えられ、コンデンサＣ□が放電し、コンデン
サＣ８が充電される。放電路はトランジスタＴ、及びＴ
、により構成されるが、この放電路を通って信号Ｓによ
り供給される電流の一部が逃げ来る。これがいやならト
ランジスタＴ、 （又はＴ６）及びＴ、を紅て電源端子
１に至る放電路を切ればよい０この目的でトランジスタ
Ｔ。
と電源端子１との間にバッファトランジスタＴ５゜を入
れ（第８ｂ図）、そのゲート電極ＧＴ５Ｇが反転された
り四ツク信号φを受けるようにすることができる。こう
すると信号φが「低」（クロック信号φが「高」）の時
バッファトランジスタＴ５０が導通状態になる。それ故
トランジスタＴ６（又はＴ、 ）及びＴ、を経る前述し
た放電路（第８ａ図）はクロック信号φが「高コの時中
断され、コンデンサ０及び０．が夫々放電及び充電し又
はその逆となる。ゲート電極ＧＴ２の電位がゲート電極
ＧＴＩの電位より高くなるや否や、トランジスタＴ６及
びＴ、の交差結合された回路が「切り換わる」。トラン
ジスタＴ６が導通し、トランジスタＴ、が不導通になる
と、究局的にはコンデンサ０□がトランジスタＴ、のし
きい値電圧迄放電させられ（これは可能な限りトランジ
スタＴ□についでも同じである）、その結果トランジス
タＴ、が不導通になり、コンデンサＣ３が信号Ｓの「高
」レベル迄充電され、トランジスタＴｓが導通する。
れ（第８ｂ図）、そのゲート電極ＧＴ５Ｇが反転された
り四ツク信号φを受けるようにすることができる。こう
すると信号φが「低」（クロック信号φが「高」）の時
バッファトランジスタＴ５０が導通状態になる。それ故
トランジスタＴ６（又はＴ、 ）及びＴ、を経る前述し
た放電路（第８ａ図）はクロック信号φが「高コの時中
断され、コンデンサ０及び０．が夫々放電及び充電し又
はその逆となる。ゲート電極ＧＴ２の電位がゲート電極
ＧＴＩの電位より高くなるや否や、トランジスタＴ６及
びＴ、の交差結合された回路が「切り換わる」。トラン
ジスタＴ６が導通し、トランジスタＴ、が不導通になる
と、究局的にはコンデンサ０□がトランジスタＴ、のし
きい値電圧迄放電させられ（これは可能な限りトランジ
スタＴ□についでも同じである）、その結果トランジス
タＴ、が不導通になり、コンデンサＣ３が信号Ｓの「高
」レベル迄充電され、トランジスタＴｓが導通する。
こ＼でり四ツク信号φが「低」になると、インバータ回
路８０は安定な状態になる。
路８０は安定な状態になる。
第゛４図は回路４０の形態をした本発明のもう一つの実
施例を示す。制御信号Ｓ及びＳは夫々トランジスタＴ
及びワ１□７のゲート電極並びにトラン８ ジスタＴ 及びＴｏｌ、のゲート電極に与えら拘る。
施例を示す。制御信号Ｓ及びＳは夫々トランジスタＴ
及びワ１□７のゲート電極並びにトラン８ ジスタＴ 及びＴｏｌ、のゲート電極に与えら拘る。
４
りｐツク信号φが「高」になると、トランジスタＴ 及
びＴ４が導通し、信号Ｓ及びＳがゲート電１極ＧＴＩ及
びＧＴ２の電圧レベルを決める。Ｓが「高」（Ｓが「低
」）であると、トランジスタＴ１８及び！、７が導通し
、トランジスタＴ１４及びＴ１８が不導通になる。トラ
ンジスタ”１Ｂ及びＴ８が導通状態にあり、トランジス
タＴ０８が不導通状態にあると、ゲート電極ＧＴＩが「
高」電圧レベルになり、トランジスタＴ１が導通する。
びＴ４が導通し、信号Ｓ及びＳがゲート電１極ＧＴＩ及
びＧＴ２の電圧レベルを決める。Ｓが「高」（Ｓが「低
」）であると、トランジスタＴ１８及び！、７が導通し
、トランジスタＴ１４及びＴ１８が不導通になる。トラ
ンジスタ”１Ｂ及びＴ８が導通状態にあり、トランジス
タＴ０８が不導通状態にあると、ゲート電極ＧＴＩが「
高」電圧レベルになり、トランジスタＴ１が導通する。
これに対しトランジスタＴ８のゲート電極ＧＴ２は「低
」電圧レベルになる。蓋し、トランジスタＴ１４が不導
通で、ゲート電極ＧＴ２と寄生容量にか＼る電圧がトラ
ンジスタＴ、のしきい値電圧進上がるまでトランジスタ
Ｔ１７とＴ、が導通状態にあるからである。トランジス
タＴ、のしきい値電圧はトランジスタＴ。
」電圧レベルになる。蓋し、トランジスタＴ１４が不導
通で、ゲート電極ＧＴ２と寄生容量にか＼る電圧がトラ
ンジスタＴ、のしきい値電圧進上がるまでトランジスタ
Ｔ１７とＴ、が導通状態にあるからである。トランジス
タＴ、のしきい値電圧はトランジスタＴ。
の・しきい値電圧に等しいか又は僅かながら大きい。
従って、トランジスタＴ、も不導通になる。クロック信
号φが「低」になってもこの状態は保たれたま−である
。
号φが「低」になってもこの状態は保たれたま−である
。
この状態で信号Ｓが「低」レベルになる（従って、Ｓは
ｒｉＡＪになる）と、トランジスタＴＩ４及びＴ が導
通する。トランジスタＴ８が不導通で８ ある（φが「低」）から、ゲート電極ＧＴＩの電圧は下
がる。蓋し、そこ（及び寄生容量）に存在する電荷が、
トランジスタＴ、のしきい値電圧に達し、このトランジ
スタＴ、が不−導通になる迄、トランジスタＴ１８及び
Ｔ、を経て逃げるからである。トランジスタＴ、のしき
いＷｉ亀田に達した瞬間に、トランジスタＴ□も自己の
しきい値電圧に達する。従って、トランジスタＴ 及び
Ｔ、の両方が不導通になる（回路の出力インピーダンス
が高くなる。） この状態てクロック信号φが「高」になると、ゲート電
極ＧＴ２がトランジス々Ｔ 及びＴ、を４ 介して「高」電圧レベルになる（トランジスタＴ□、は
Ｓが「低」であるため不導通である）。こ°・うな葛と
トランジスタＴ、が導通し、トランジスタＴ０が不導通
のま＼になる０
ｒｉＡＪになる）と、トランジスタＴＩ４及びＴ が導
通する。トランジスタＴ８が不導通で８ ある（φが「低」）から、ゲート電極ＧＴＩの電圧は下
がる。蓋し、そこ（及び寄生容量）に存在する電荷が、
トランジスタＴ、のしきい値電圧に達し、このトランジ
スタＴ、が不−導通になる迄、トランジスタＴ１８及び
Ｔ、を経て逃げるからである。トランジスタＴ、のしき
いＷｉ亀田に達した瞬間に、トランジスタＴ□も自己の
しきい値電圧に達する。従って、トランジスタＴ 及び
Ｔ、の両方が不導通になる（回路の出力インピーダンス
が高くなる。） この状態てクロック信号φが「高」になると、ゲート電
極ＧＴ２がトランジス々Ｔ 及びＴ、を４ 介して「高」電圧レベルになる（トランジスタＴ□、は
Ｓが「低」であるため不導通である）。こ°・うな葛と
トランジスタＴ、が導通し、トランジスタＴ０が不導通
のま＼になる０
第１図は従来技術のスイッチング回路の回路図、第２図
は本発明スイッチング回路の一部の可能な構造を示す回
路図、 第８ａ図及び第８ｂ図は本発明スイッチング回路の一例
とその一部の改良例の回路図、第４図は本発明のもう一
つの実施例の回路図である。 １−・・・電源端子 ８・・・出力端子１０．８０，４
０・・・スイッチング回路２０・・・Ｔ、の部分 子０・・・第１の電界効果トランジスタＴ、・・・第２
の電界効果トランジスタＴ、・・・第８のトランジスタ Ｔ６’？・・・スイッチング手段 Ｔ６ｏ・・・バツファトランジスタ 手 続 補 正 書 く方式） 昭和６０年 ３月１２日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５９年 特 許 願 第 ２３１４３５号２、発明
の名称 ディジクルスイッチング回路 ３、補正をする者 事件との関係 特許出願人 名 称 エヌ・ベー・フィリップス・ フルーイランペンファブリケン ４、代理人 ５、補正命令の日付 昭和６０年２月２６日（１）明細
書第４頁第１３行の「このような−一−−既知である。 」を下記のように訂正する。 「 このような回路は１９８１年にニューヨークのジョ
ン ウィリー アンド サンズ社（ＪｏｈｎＷｉｌｅｙ
ａｎｄ ５ｏｎｓ）から刊行された「ラージスケール
インテグレーション、デバイシーズ、サーキノツ ア
ンド システムズ」（ｒＬａｒｇｅ ５ｃａｌｅ Ｉｎ
ｔｅｇｒａｔｉｏｎ、Ｄｅｖｉｃｅｓ＋Ｃ１ｒｃｕｉｔ
ｓ ａｎｄ ＳｙｓｔｅｍｓＪ ）という木から既知で
ある。」
は本発明スイッチング回路の一部の可能な構造を示す回
路図、 第８ａ図及び第８ｂ図は本発明スイッチング回路の一例
とその一部の改良例の回路図、第４図は本発明のもう一
つの実施例の回路図である。 １−・・・電源端子 ８・・・出力端子１０．８０，４
０・・・スイッチング回路２０・・・Ｔ、の部分 子０・・・第１の電界効果トランジスタＴ、・・・第２
の電界効果トランジスタＴ、・・・第８のトランジスタ Ｔ６’？・・・スイッチング手段 Ｔ６ｏ・・・バツファトランジスタ 手 続 補 正 書 く方式） 昭和６０年 ３月１２日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５９年 特 許 願 第 ２３１４３５号２、発明
の名称 ディジクルスイッチング回路 ３、補正をする者 事件との関係 特許出願人 名 称 エヌ・ベー・フィリップス・ フルーイランペンファブリケン ４、代理人 ５、補正命令の日付 昭和６０年２月２６日（１）明細
書第４頁第１３行の「このような−一−−既知である。 」を下記のように訂正する。 「 このような回路は１９８１年にニューヨークのジョ
ン ウィリー アンド サンズ社（ＪｏｈｎＷｉｌｅｙ
ａｎｄ ５ｏｎｓ）から刊行された「ラージスケール
インテグレーション、デバイシーズ、サーキノツ ア
ンド システムズ」（ｒＬａｒｇｅ ５ｃａｌｅ Ｉｎ
ｔｅｇｒａｔｉｏｎ、Ｄｅｖｉｃｅｓ＋Ｃ１ｒｃｕｉｔ
ｓ ａｎｄ ＳｙｓｔｅｍｓＪ ）という木から既知で
ある。」
Claims (1)
- 【特許請求の範囲】 Ｌ 第１と第２の絶縁ゲート電界効果トランジスタを具
え、これらのトランジスタの主電極間に位置する導電チ
ャへネルが第１と第２のＷ１源端子開で直列に接続され
、動作時には第１のトランジスタがそのゲート電極で第
１の制御信号を受け取り、第２のトランジスタがそのゲ
ー）！極で第２の制御信号を受け取りこれらのトランジ
スタの一方が導通状態にされ、他方のトランジスタが不
導通状態にされ、第１の制御信号が第２の制御信号を反
転したものであるディジタルスイッチング回路において
、第１と第２のトランジスタのゲート電極を、動作時に
不導通のトランジスタのケート電極をこの不導通のトラ
ンジスタのしきい値電圧以下の電圧レベルに保つスイッ
チング自在のクランピング手段に接続したことを特徴と
するディジタルスイッチング回路。 東 スイッチング自在のクランピング手段がスイッチン
グ手段と第８の絶縁ゲート電界効果トランジスタとを具
え、この第８の電界効果トランジスタの第１の主電極を
電源端子に接続し、第２の主電極をそのゲート電極に接
続すると共に、スイッチング手段を介して不導通状態に
あるトランジスタのゲート電極に接続したことを特徴と
する特許請求の範囲第１項記載のディジタルスイッチン
グ回路。 ＆ スイッチング手段が交差結合された第４・と第５の
絶縁ゲート電界効果トランジスタを具え、第５のトラン
ジスタのゲー） ＩＲＥ極と第４のトランジスタの主電
極の一つとの接続点を第１のトランジスタのゲート電極
に接続し、第４のトランジスタのゲート電極と第５のト
ランジスタの主電極の一つとの接続点を第２のトランジ
スタのゲート電極に接続し、第４のトランジスタのもう
一つの主電極と第５のトランジスタのもう一つの主電極
の接続点を第８のトランジスタの第２の主電極に接続し
たことを特徴とする特許請求の範囲第２項記載のディジ
タルスイッチング回路。 弧 第８のトランジスタのしきい値電圧を第１と第２の
トランジスタのしきい値電圧以下としたことを特徴とす
る特許請求の範囲第３項又は第８項記載のディジタルス
イッチング回路。 五 第１と、第２と、第８のトランジスタを基板上で互
に非常に近接して形成したことを特徴とする特許請求の
範囲第８項、第８項又は第４項記載のディジタルスイッ
チング回路。 ａ スイッチング自在のクランピング手段をノぐツファ
トランジスタを介して電源端子に接続し、このバッファ
トランジスタが制御信号の変化が第１と第２のトランジ
スタのゲート電極に与えられた時このバッファトランジ
スタを不導通にする制御信号を受け取るように構成した
ことを特徴とする特許請求の範囲前記各項のいずれか一
項に記載のディジタルスイッチング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8303835 | 1983-11-08 | ||
| NL8303835A NL8303835A (nl) | 1983-11-08 | 1983-11-08 | Digitale signaalomkeerschakeling. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60174519A true JPS60174519A (ja) | 1985-09-07 |
Family
ID=19842680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59231435A Pending JPS60174519A (ja) | 1983-11-08 | 1984-11-05 | デイジタルスイツチング回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4642485A (ja) |
| EP (1) | EP0141474B1 (ja) |
| JP (1) | JPS60174519A (ja) |
| KR (1) | KR920009201B1 (ja) |
| CA (1) | CA1212427A (ja) |
| DE (1) | DE3481363D1 (ja) |
| IE (1) | IE56846B1 (ja) |
| NL (1) | NL8303835A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4785207A (en) * | 1987-01-21 | 1988-11-15 | Hughes Aircraft Company | Leakage regulator circuit for a field effect transistor |
| US5155398A (en) * | 1990-12-21 | 1992-10-13 | Motorola, Inc. | Control circuit for high power switching transistor |
| KR100940570B1 (ko) * | 2003-05-19 | 2010-02-03 | 삼성전자주식회사 | 평판 표시 장치용 아날로그 증폭기 및 그 구동 방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3986046A (en) * | 1972-07-24 | 1976-10-12 | General Instrument Corporation | Dual two-phase clock system |
| JPS522270A (en) * | 1975-06-24 | 1977-01-08 | Hitachi Ltd | Gate circuit |
| US4065678A (en) * | 1976-07-02 | 1977-12-27 | Motorola, Inc. | Clamped push-pull driver circuit with output feedback |
| DE2751881A1 (de) * | 1977-11-21 | 1979-05-23 | Siemens Ag | Monolithische digitale halbleiterschaltung mit mehreren bipolartransistoren |
| JPS5525858A (en) * | 1978-08-11 | 1980-02-23 | Nec Corp | Memory unit |
| JPS5567235A (en) * | 1978-11-14 | 1980-05-21 | Nec Corp | Output circuit |
| DE3172081D1 (en) * | 1980-12-05 | 1985-10-03 | Itt Ind Gmbh Deutsche | Monolithic integrated buffer inverter |
| JPS583183A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | 半導体装置の出力回路 |
| US4477741A (en) * | 1982-03-29 | 1984-10-16 | International Business Machines Corporation | Dynamic output impedance for 3-state drivers |
| JPS5936427A (ja) * | 1982-08-24 | 1984-02-28 | Mitsubishi Electric Corp | 出力回路 |
| US4496857A (en) * | 1982-11-01 | 1985-01-29 | International Business Machines Corporation | High speed low power MOS buffer circuit for converting TTL logic signal levels to MOS logic signal levels |
-
1983
- 1983-11-08 NL NL8303835A patent/NL8303835A/nl not_active Application Discontinuation
-
1984
- 1984-11-05 DE DE8484201592T patent/DE3481363D1/de not_active Expired - Lifetime
- 1984-11-05 US US06/668,235 patent/US4642485A/en not_active Expired - Fee Related
- 1984-11-05 JP JP59231435A patent/JPS60174519A/ja active Pending
- 1984-11-05 EP EP84201592A patent/EP0141474B1/en not_active Expired
- 1984-11-05 CA CA000467033A patent/CA1212427A/en not_active Expired
- 1984-11-05 IE IE2839/84A patent/IE56846B1/en not_active IP Right Cessation
- 1984-11-08 KR KR1019840006998A patent/KR920009201B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR850003646A (ko) | 1985-06-20 |
| DE3481363D1 (de) | 1990-03-15 |
| NL8303835A (nl) | 1985-06-03 |
| KR920009201B1 (ko) | 1992-10-14 |
| CA1212427A (en) | 1986-10-07 |
| EP0141474A3 (en) | 1985-07-10 |
| EP0141474A2 (en) | 1985-05-15 |
| EP0141474B1 (en) | 1990-02-07 |
| US4642485A (en) | 1987-02-10 |
| IE56846B1 (en) | 1992-01-01 |
| IE842839L (en) | 1985-05-08 |
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