JP2830902B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JP2830902B2 JP2830902B2 JP7163536A JP16353695A JP2830902B2 JP 2830902 B2 JP2830902 B2 JP 2830902B2 JP 7163536 A JP7163536 A JP 7163536A JP 16353695 A JP16353695 A JP 16353695A JP 2830902 B2 JP2830902 B2 JP 2830902B2
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- JP
- Japan
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- power supply
- terminal
- switch
- output
- buffer circuit
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、出力バッファ回路に関
し、特に、異なる電源電圧の半導体集積回路を駆動する
ための出力バッファ回路に関する。
し、特に、異なる電源電圧の半導体集積回路を駆動する
ための出力バッファ回路に関する。
【０００２】
【従来の技術】従来の出力バッファ回路は、図４に示す
ように、電源ＶDDで駆動されるバッファ（ＢＵＦ）４１
と、バッファ４１の出力端子にソースが接続され、バッ
ファ４１の電源端子にゲートが接続されたＮ−ＭＯＳト
ランジスタ４２とを有している。なお、バッファ４１の
入力端子が、この出力バッファ回路の入力端子ＩＮ、Ｎ
−ＭＯＳトランジスタ４２のドレインが、この出力バッ
ファ回路の出力端子ＯＵＴとして使用される。
ように、電源ＶDDで駆動されるバッファ（ＢＵＦ）４１
と、バッファ４１の出力端子にソースが接続され、バッ
ファ４１の電源端子にゲートが接続されたＮ−ＭＯＳト
ランジスタ４２とを有している。なお、バッファ４１の
入力端子が、この出力バッファ回路の入力端子ＩＮ、Ｎ
−ＭＯＳトランジスタ４２のドレインが、この出力バッ
ファ回路の出力端子ＯＵＴとして使用される。
【０００３】このような、従来の出力バッファ回路を用
いて電源電圧の異なる半導体集積回路（電源電圧
ＶDD2 ，ＶDD2 ＞ＶDD）を駆動する場合は、プルアップ
抵抗４３を用いてレベルシフトさせて行う。
いて電源電圧の異なる半導体集積回路（電源電圧
ＶDD2 ，ＶDD2 ＞ＶDD）を駆動する場合は、プルアップ
抵抗４３を用いてレベルシフトさせて行う。
【０００４】
【発明が解決しようとする課題】従来の出力バッファ回
路を用いて電源電圧の異なる半導体集積回路を駆動する
場合、出力信号の立上がりが遅く、高速で信号を伝播さ
せることができないという問題点がある。詳述すると、
図５に示すように、出力信号（ＯＵＴ）は、入力信号
（ＩＮ）の立上がりに応答して立ち上がる。このとき、
出力電圧は、ＶDD−ＶT （ＶT ：Ｎ−ＭＯＳトランジス
タのスレッショルド電圧）までは、バッファ４１の遅延
で立ち上がるが、これ以降ＶDD2 に達するまでは、プル
アップ抵抗（Ｒ）４３と寄生容量（Ｃ１）４４との大き
さによって決まる時定数に従って立ち上がる。このた
め、出力電圧がＶDD−ＶT に達した時点で立ち上がりが
鈍くなり、信号を高速で伝播させることができない。
路を用いて電源電圧の異なる半導体集積回路を駆動する
場合、出力信号の立上がりが遅く、高速で信号を伝播さ
せることができないという問題点がある。詳述すると、
図５に示すように、出力信号（ＯＵＴ）は、入力信号
（ＩＮ）の立上がりに応答して立ち上がる。このとき、
出力電圧は、ＶDD−ＶT （ＶT ：Ｎ−ＭＯＳトランジス
タのスレッショルド電圧）までは、バッファ４１の遅延
で立ち上がるが、これ以降ＶDD2 に達するまでは、プル
アップ抵抗（Ｒ）４３と寄生容量（Ｃ１）４４との大き
さによって決まる時定数に従って立ち上がる。このた
め、出力電圧がＶDD−ＶT に達した時点で立ち上がりが
鈍くなり、信号を高速で伝播させることができない。
【０００５】本発明は、電源電圧の異なる半導体集積回
路を駆動するための信号を高速で伝播させることができ
る出力バッファ回路を提供することを目的とする。
路を駆動するための信号を高速で伝播させることができ
る出力バッファ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明によれば、入力端
子、出力端子、及び電源端子を有するバッファ素子と、
ソースが前記出力端子に接続され、ゲートが前記電源端
子に接続されたＮ−ＭＯＳトランジスタとを備えた出力
バッファ回路において、前記入力端子へ入力される信号
の立上がりを検出する信号立上がり検出手段を該入力端
子に接続するとともに、前記電源端子に前記立上がり検
出手段に制御される電圧調整手段を接続し、信号立上が
り検出手段が前記入力端子に入力される信号の立上がり
を検出してから所定時間、前記電圧調整手段が電源電圧
よりも高い電圧を前記電源端子へ供給するようにしたこ
とを特徴とする出力バッファ回路が得られる。
子、出力端子、及び電源端子を有するバッファ素子と、
ソースが前記出力端子に接続され、ゲートが前記電源端
子に接続されたＮ−ＭＯＳトランジスタとを備えた出力
バッファ回路において、前記入力端子へ入力される信号
の立上がりを検出する信号立上がり検出手段を該入力端
子に接続するとともに、前記電源端子に前記立上がり検
出手段に制御される電圧調整手段を接続し、信号立上が
り検出手段が前記入力端子に入力される信号の立上がり
を検出してから所定時間、前記電圧調整手段が電源電圧
よりも高い電圧を前記電源端子へ供給するようにしたこ
とを特徴とする出力バッファ回路が得られる。
【０００７】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１の本発明の一実施例を示す。図１の示
すように、本実施例の出力バッファ回路は、従来同様、
バッファ（ＢＵＦ；演算増幅器）１１と、バッファ１１
の出力端子にソースが接続され、バッファ１１の電源端
子にゲートが接続されたＮ−ＭＯＳトランジスタ１２と
を有している。また、バッファ１１の入力端子には、微
分回路１３が接続されている。この微分回路１３は、入
力信号を２分岐し、一方の信号を遅延させて反転したあ
と、２つの信号のアンドとることにより、入力信号の立
ち上がりを検出して、所定時間継続する出力信号を出力
する。微分回路１３の出力は、２分岐され、一方はその
ままスイッチ制御信号ａとして、他方は、インバータ１
４によって反転させた後、スイッチ制御信号ｂとして後
述するスイッチ群の制御に使用される。
て説明する。図１の本発明の一実施例を示す。図１の示
すように、本実施例の出力バッファ回路は、従来同様、
バッファ（ＢＵＦ；演算増幅器）１１と、バッファ１１
の出力端子にソースが接続され、バッファ１１の電源端
子にゲートが接続されたＮ−ＭＯＳトランジスタ１２と
を有している。また、バッファ１１の入力端子には、微
分回路１３が接続されている。この微分回路１３は、入
力信号を２分岐し、一方の信号を遅延させて反転したあ
と、２つの信号のアンドとることにより、入力信号の立
ち上がりを検出して、所定時間継続する出力信号を出力
する。微分回路１３の出力は、２分岐され、一方はその
ままスイッチ制御信号ａとして、他方は、インバータ１
４によって反転させた後、スイッチ制御信号ｂとして後
述するスイッチ群の制御に使用される。
【０００８】また、本実施例の出力バッファ回路は、電
源ＶDDとバッファ１１の電源端子との間に接続される第
１のスイッチ１５と、電源ＶDDと接地との間に直列接続
された第２のスイッチ１６、コンデンサ１７、及び第３
のスイッチ１８と、第２のスイッチ１６及びコンデンサ
１７に並列接続された第４のスイッチ１９と、第２のス
イッチ１６とコンデンサ１７との接続点とバッファ１１
の電源端子との間に接続された第５のスイッチ２０とを
有している。上記スイッチのうち、第１、第２、及び第
３のスイッチは、微分回路１３から出力されるスイッチ
制御信号ａによって制御され、同時にオン／オフする。
また、上記スイッチのうち第４及び第５のスイッチは、
インバータ１４からのスイッチ制御信号ｂによって制御
され、同時にオン／オフする。
源ＶDDとバッファ１１の電源端子との間に接続される第
１のスイッチ１５と、電源ＶDDと接地との間に直列接続
された第２のスイッチ１６、コンデンサ１７、及び第３
のスイッチ１８と、第２のスイッチ１６及びコンデンサ
１７に並列接続された第４のスイッチ１９と、第２のス
イッチ１６とコンデンサ１７との接続点とバッファ１１
の電源端子との間に接続された第５のスイッチ２０とを
有している。上記スイッチのうち、第１、第２、及び第
３のスイッチは、微分回路１３から出力されるスイッチ
制御信号ａによって制御され、同時にオン／オフする。
また、上記スイッチのうち第４及び第５のスイッチは、
インバータ１４からのスイッチ制御信号ｂによって制御
され、同時にオン／オフする。
【０００９】なお、この出力バッファ回路で、異なる電
源電圧ＶDD2 の半導体集積回路を駆動する場合は、従来
同様、出力端子ＯＵＴに、一端が電源ＶDD2 に接続され
たプルアップ抵抗Ｒを接続して行う。なお、コンデンサ
１７の容量は、寄生容量Ｃ１に比べて十分に大きくなく
てはならない。
源電圧ＶDD2 の半導体集積回路を駆動する場合は、従来
同様、出力端子ＯＵＴに、一端が電源ＶDD2 に接続され
たプルアップ抵抗Ｒを接続して行う。なお、コンデンサ
１７の容量は、寄生容量Ｃ１に比べて十分に大きくなく
てはならない。
【００１０】以下、図２及び図３を参照して、本実施例
の出力バッファ回路の動作を説明する。まず、微分回路
１３が入力信号の立ち上がりを検出していないとき、微
分回路の出力はＬｏであり、スイッチ制御信号ａはＬ
ｏ、スイッチ制御信号ｂはＨｉとなる。このとき、各ス
イッチは、図２（ａ）に示すように、第１、第２、及び
第３のスイッチ１５、１６、及び１８がオンし、第４及
び第５のスイッチ１９及び２０がオフする。この状態
で、バッファ１１の電源端子には電源電圧ＶDDが印加さ
れる。また、このときコンデンサ１７は、電源電圧ＶDD
によりチャージされる。
の出力バッファ回路の動作を説明する。まず、微分回路
１３が入力信号の立ち上がりを検出していないとき、微
分回路の出力はＬｏであり、スイッチ制御信号ａはＬ
ｏ、スイッチ制御信号ｂはＨｉとなる。このとき、各ス
イッチは、図２（ａ）に示すように、第１、第２、及び
第３のスイッチ１５、１６、及び１８がオンし、第４及
び第５のスイッチ１９及び２０がオフする。この状態
で、バッファ１１の電源端子には電源電圧ＶDDが印加さ
れる。また、このときコンデンサ１７は、電源電圧ＶDD
によりチャージされる。
【００１１】微分回路１３が入力信号の立ち上がりを検
出すると、検出後所定時間微分回路の出力はＨｉにな
る。即ち、スイッチ制御信号ａはＨｉ、スイッチ制御信
号ｂはＬｏとなり、各スイッチは、図２（ｂ）に示すよ
うに、第１、第２、及び第３のスイッチ１５、１６、及
び１８がオフ、第４及び第５のスイッチ１９及び２０が
オンとなる。この状態で、バッファ１１の電源端子に
は、コンデンサ１７の一端が接続される。また、そのコ
ンデンサの他端は、接地から電源ＶDDへと切り替え接続
される。これにより、バッファ１１の電源端子には、ほ
ぼ電源電圧ＶDDの２倍の電圧が印加される。従って、出
力信号の立ち上がり遅延は、ほぼ２×ＶDD−Ｖ
T （ＶT ：Ｎ−ＭＯＳトランジスタ１２のスレッショル
ド電圧）までは、プルアップ抵抗Ｒ及び寄生抵抗Ｃ１に
依存せず、バッファ１１の遅延のみで立ち上がる。その
立ち上がりの様子を図３に示す。図３から明らかなよう
に、本実施例の立ち上がり遅延は、従来の出力バッファ
に比べて小さい。
出すると、検出後所定時間微分回路の出力はＨｉにな
る。即ち、スイッチ制御信号ａはＨｉ、スイッチ制御信
号ｂはＬｏとなり、各スイッチは、図２（ｂ）に示すよ
うに、第１、第２、及び第３のスイッチ１５、１６、及
び１８がオフ、第４及び第５のスイッチ１９及び２０が
オンとなる。この状態で、バッファ１１の電源端子に
は、コンデンサ１７の一端が接続される。また、そのコ
ンデンサの他端は、接地から電源ＶDDへと切り替え接続
される。これにより、バッファ１１の電源端子には、ほ
ぼ電源電圧ＶDDの２倍の電圧が印加される。従って、出
力信号の立ち上がり遅延は、ほぼ２×ＶDD−Ｖ
T （ＶT ：Ｎ−ＭＯＳトランジスタ１２のスレッショル
ド電圧）までは、プルアップ抵抗Ｒ及び寄生抵抗Ｃ１に
依存せず、バッファ１１の遅延のみで立ち上がる。その
立ち上がりの様子を図３に示す。図３から明らかなよう
に、本実施例の立ち上がり遅延は、従来の出力バッファ
に比べて小さい。
【００１２】このような出力バッファ回路は、例えば、
電源ＶDDが３Ｖ系電源（３．３Ｖまたは３．０Ｖ）、電
源ＶDD2 が５．０Ｖ電源、トランジスタ１２のスレッシ
ョルド電圧が約１Ｖであるような場合に使用すると、２
ＶDD−ＶT とＶDD2 とがほぼ等しくなり、効果的であ
る。
電源ＶDDが３Ｖ系電源（３．３Ｖまたは３．０Ｖ）、電
源ＶDD2 が５．０Ｖ電源、トランジスタ１２のスレッシ
ョルド電圧が約１Ｖであるような場合に使用すると、２
ＶDD−ＶT とＶDD2 とがほぼ等しくなり、効果的であ
る。
【００１３】
【発明の効果】本発明によれば、入力信号の立ち上がり
を検出してから所定時間、バッファに電源電圧よりも大
きな電圧を印加するようにしたことで、出力信号の立ち
上がり遅延を小さくすることができる。これにより、本
発明のバッファ回路を用いれば、より高速での信号伝播
が可能になる。
を検出してから所定時間、バッファに電源電圧よりも大
きな電圧を印加するようにしたことで、出力信号の立ち
上がり遅延を小さくすることができる。これにより、本
発明のバッファ回路を用いれば、より高速での信号伝播
が可能になる。
【図面の簡単な説明】
【図１】本発明の一実施例の回路図である。
【図２】図１の出力バッファ回路の動作を説明するため
の回路図であって、（ａ）は、入力信号の立ち上がりが
検出されていないとき、（ｂ）は入力信号の立ち上がり
が検出されたときの状態を示す図である。
の回路図であって、（ａ）は、入力信号の立ち上がりが
検出されていないとき、（ｂ）は入力信号の立ち上がり
が検出されたときの状態を示す図である。
【図３】図１の出力バッファ回路における入力信号、出
力信号、及び微分回路出力の波形を示すグラフである。
力信号、及び微分回路出力の波形を示すグラフである。
【図４】従来の出力バッファ回路の回路図である。
【図５】図４の出力バッファ回路の入力信号と出力信号
の波形を示すグラフである。
の波形を示すグラフである。
１１ バッファ（ＢＵＦ） １２ Ｎ−ＭＯＳトランジスタ １３ 微分回路 １４ インバータ １５ 第１のスイッチ １６ 第２のスイッチ １７ コンデンサ １８ 第３のスイッチ １９ 第４のスイッチ ２０ 第５のスイッチ ４１ バッファ（ＢＵＦ） ４２ Ｎ−ＭＯＳトランジスタ ４３ プルアップ抵抗（Ｒ） ４４ 寄生容量（Ｃ１）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/003 H03K 19/0175 H03K 19/094 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (3)
- 【請求項１】 入力端子、出力端子、及び電源端子を有
するバッファ素子と、ソースが前記出力端子に接続さ
れ、ゲートが前記電源端子に接続された（Ｎ−ＭＯＳ）
トランジスタとを備えた出力バッファ回路において、前
記入力端子へ入力される信号の立上がりを検出する信号
立上がり検出手段を該入力端子に接続するとともに、前
記電源端子に前記立上がり検出手段に制御される電圧調
整手段を接続し、信号立上がり検出手段が前記入力端子
に入力される信号の立上がりを検出してから所定時間、
前記電圧調整手段が電源電圧よりも高い電圧を前記電源
端子へ供給するようにしたことを特徴とする出力バッフ
ァ回路。 - 【請求項２】 前記立上がり検出手段が、微分回路を含
むことを特徴とする請求項１の出力バッファ回路。 - 【請求項３】 前記電圧調整手段が、電源と前記電源端
子との間に接続される第１のスイッチと、前記電源と接
地との間に直列接続された第２のスイッチ、コンデン
サ、及び第３のスイッチと、前記第２のスイッチ及び前
記コンデンサに並列接続された第４のスイッチと、前記
第２のスイッチと前記コンデンサとの接続点と前記電源
端子との間に接続された第５のスイッチとを有し、前記
所定時間内は、前記第１、前記第２、及び前記第３のス
イッチをオフ、かつ前記第４及び前記第５のスイッチを
オンし、前記所定時間以外は、前記第１、前記第２、及
び前記第３のスイッチをオン、かつ前記第４及び前記第
５のスイッチをオフするように、前記立上がり検出手段
が前記電圧調整手段を制御するようにしたことを特徴と
する請求項１また２の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7163536A JP2830902B2 (ja) | 1995-06-29 | 1995-06-29 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7163536A JP2830902B2 (ja) | 1995-06-29 | 1995-06-29 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0918325A JPH0918325A (ja) | 1997-01-17 |
| JP2830902B2 true JP2830902B2 (ja) | 1998-12-02 |
Family
ID=15775753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7163536A Expired - Lifetime JP2830902B2 (ja) | 1995-06-29 | 1995-06-29 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830902B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4993847B2 (ja) * | 2004-04-30 | 2012-08-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
-
1995
- 1995-06-29 JP JP7163536A patent/JP2830902B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0918325A (ja) | 1997-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980826 |