JP4993847B2 - 半導体集積回路装置 - Google Patents

Description

本発明は半導体集積回路装置に関し、特に小振幅差動信号形式のクロック信号およびデータ信号が入力される半導体集積回路装置に関する。

ドットマトリックス型表示装置として、液晶表示装置が、薄型、軽量、低電力という特長から、パソコンなど様々な装置に用いられ、特に画質を高精細に制御するのに有利であるアクティブマトリックス方式のカラー液晶表示装置が主流を占めている。

液晶表示装置の液晶表示モジュールは、液晶パネル（ＬＣＤパネル）と、半導体集積回路装置（以下、ＩＣという）からなる制御回路（以下、コントローラという）と、ＩＣからなる走査側駆動回路（以下、走査ドライバという）およびデータ側駆動回路（以下、データドライバという）とを具備している。データドライバは、多くの場合、複数個、例えば、液晶パネルの解像度がＸＧＡ（１０２４×７６８画素：１画素はＲ（赤）、Ｇ（緑）、Ｂ（青）の３ドットからなる）、２６２１４４色表示（Ｒ，Ｇ，Ｂのそれぞれが６４階調としている）の場合、１個で１２８画素の表示を分担するとして８個が配置される。

液晶表示モジュール内におけるＩＣ間の信号転送において、その振幅が電源電圧（"Ｈ"レベル）とグランド（"Ｌ"レベル）とで変化する２値の電圧信号を伝送手段とするＣＭＯＳインタフェースが従来より用いられている。液晶パネルの画質の高精細化や大型化が進むに従い、液晶パネルの画素数も増加し、ＸＧＡからＳＸＧＡ（１２８０×１０２４画素）、さらにはＵＸＧＡ（１６００×１２００画素）の市場も拡大してきており、液晶パネルに対応するクロック周波数は、ＸＧＡでは、現在６０ＭＨｚ程度であるが、ＳＸＧＡ以上になるとそれ以上のクロック周波数となり、液晶表示モジュール内のコントローラとデータドライバ間においてもクロック信号や表示データ等の高速転送が必要であるが、従来のＣＭＯＳインタフェースでは、ＥＭＩ（Electro Magnetic Interference）ノイズを防止するためにパラレル伝送方式をとらざるをえず配線本数が増加するという問題があった。

この問題を解決する方法として、クロック信号および表示データを小振幅差動信号でデータドライバに入力するインタフェースが用いられている。この方式のインタフェースを用いたデータドライバには、クロック信号および表示データを小振幅差動信号で入力するためのレシーバを有しており、液晶表示モジュール内の複数、例えば８個のデータドライバに順次的にスタート信号を転送して表示データを取り込む際、各データドライバにおいて、スタート信号が入力され表示データの取り込みが完了するまでの期間のみレシーバにバイアス電流を流してレシーバを動作させ、それ以外の表示データを取り込んでいない期間は、消費電流を低減させるためにレシーバでのバイアス電流を遮断してレシーバの動作を停止させることが行われている（例えば、特許文献１を参照。）。
特開平１１−２４９６２６号公報

ところで、データドライバにおいてレシーバの動作を停止させたとき、停止状態から定常動作状態に復帰するのにある程度の時間を必要する。また、スタート信号の入力を受けてクロック信号のエッジで表示データ取り込み信号を生成するために表示データ用レシーバの動作よりクロック信号用レシーバの動作を先に定常状態にする必要がある。そのため、スタート信号の入力を受けて表示データ用レシーバと同時にクロック信号用レシーバの動作を復帰させていたのでは定常状態に間に合わない場合、クロック信号用レシーバの動作を表示データを取り込んでいない期間においても停止させない方法が用いられている。

ところが、この方法において、バイアス回路から共通のバイアス配線を用いてクロック信号用レシーバおよび表示データ用レシーバにバイアス電位を供給した場合、スタート信号の入力を受けて表示データ用レシーバの動作を復帰させるとき、バイアス配線の電位が変動するという問題がある。このとき、クロック信号がさらに高速化すると、表示データ取り込み開始直後の表示データを正常に取り込めないという不具合が生じる虞がある。

従って、本発明の目的は、クロック信号用レシーバへのバイアス電位を変動させることなく、データ用レシーバの動作を高速に定常状態に復帰させることができる半導体集積回路装置を提供することである。

（１）本発明の半導体集積回路装置は、クロック信号が小振幅差動信号で入力されＣＭＯＳ信号に変換されて出力される第１レシーバと、データが小振幅差動信号で入力されＣＭＯＳ信号に変換されて出力される複数の第２レシーバと、第１レシーバおよび第２レシーバにバイアス電位を供給して第１レシーバおよび第２レシーバを動作させるバイアス回路と、各第２レシーバへのバイアス電位の供給／遮断を切り替えるスイッチとを有する半導体集積回路装置において、前記バイアス回路が前記第１レシーバへの第１バイアス電位出力と前記各第２レシーバへの第２バイアス電位出力を有し、前記第１バイアス電位出力が第１バイアス配線により導出されるとともに、前記第２バイアス電位出力が第２バイアス配線により導出され、前記スイッチは前記各第２レシーバに対応した複数個からなり、各スイッチが前記第２バイアス配線と前記各第２レシーバ間に接続されていることを特徴とする。
（２）上記（１）項の半導体集積回路装置において、前記バイアス回路は、前記第１バイアス電位出力として前記第１レシーバを定常状態で動作させる定常バイアス電位を出力する第１バイアス電位生成回路と、前記第２バイアス電位出力として前記スイッチのオン制御から所定期間高バイアス電位を出力するとともに所定期間後に前記第２レシーバを定常状態で動作させる定常バイアス電位を出力する第２バイアス電位生成回路とを有することを特徴とする。
（３）上記（１）項の半導体集積回路装置において、前記バイアス回路は、前記第１バイアス電位出力として前記第１レシーバを定常状態で動作させる定常バイアス電位を出力する第１バイアス電位生成回路と、前記第２バイアス電位出力として前記第２レシーバを定常状態で動作させる定常バイアス電位を出力する第２バイアス電位生成回路と、前記第２バイアス電位出力として前記スイッチのオン制御から所定期間高バイアス電位として所定電圧のプリチャージ電圧を出力するプリチャージ回路とを有することを特徴とする。
（４）上記（１）項の半導体集積回路装置において、さらに、前記第２バイアス配線とスイッチとの接続点と接地間にコンデンサを接続し、前記バイアス回路は、前記第１バイアス電位出力として前記第１レシーバを定常状態で動作させる定常バイアス電位を出力する第１バイアス電位生成回路と、前記第２バイアス電位出力として前記第２レシーバを定常状態で動作させる定常バイアス電位を出力する第２バイアス電位生成回路と有することを特徴とする。
（５）上記（１）項の半導体集積回路装置において、さらに、前記第２バイアス電位出力として前記スイッチのオン制御から所定期間高バイアス電位として所定電圧のプリチャージ電圧を出力する回路が前記第３バイアス配線に接続され、前記バイアス回路は、前記第１バイアス電位出力として前記第１レシーバを定常状態で動作させる定常バイアス電位を出力する第１バイアス電位生成回路と、前記第２バイアス電位出力として前記第２レシーバを定常状態で動作させる定常バイアス電位を出力する第２バイアス電位生成回路とを有することを特徴とする。
（６）上記（１）〜（５）項のいずれか１項の半導体集積回路装置において、表示装置のデータ側駆動回路として用いられることを特徴とする。
（７）上記（６）項の半導体集積回路装置において、液晶表示装置のデータ側駆動回路として用いられることを特徴とする。

上記手段によれば、クロック信号用レシーバとデータ用レシーバとでバイアス電位の供給を第１バイアス配線と第２バイアス配線の別バイアス配線にしているので、バイアス配線間でバイアス電位の独立性を保持することができる。また、データ用レシーバのバイアス配線は、スイッチのオン制御から所定期間、高バイアス電位に印加されるか、または、所定電位にプリチャージされ、若しくは、各スイッチのバイアス電位供給側の直前でバイアス配線と接地間にコンデンサが接続されているので、スタート信号の入力を受けてデータ用レシーバの動作を高速に定常状態に復帰させることができる。

本発明によれば、スタート信号の入力を受けてデータが取り込まれる半導体集積回路装置において、クロック信号用レシーバへのバイアス電位を変動させることなく、スタート信号の入力を受けてデータ用レシーバの動作を高速に定常状態に復帰させることができる。

以下の説明で使用する表示データやタイミング信号の符号について、ＣＭＯＳ信号と小振幅差動信号とを明確化するために、以下に定義しておく。
（１）表示データDA：ＣＭＯＳ信号
（２）表示データD00〜D05，D10〜D15，D20〜D25：ＣＭＯＳ信号
（３）表示データDN／DP：小振幅差動信号
（４）表示データD00N/D00P〜D02N/D02P，D10N/D10P〜D12N/D12P，D20N/D20P〜D22N/D22P：小振幅差動信号
（５）クロック信号CK：ＣＭＯＳ信号
（６）クロック信号CKN/CKP：小振幅差動信号
（７）スタート信号STH、ラッチ信号STB：ＣＭＯＳ信号

以下に、本発明の半導体集積回路装置がデータドライバとして適用される液晶表示装置について図面を参照して説明する。液晶表示装置の液晶表示モジュールは、図１に示すように、液晶パネル１と、コントローラ２と、走査ドライバ３と、データドライバ４とを具備している。液晶パネル１は、詳細を図示しないが、例えば、透過型の場合、透明な画素電極および薄膜トランジスタ（ＴＦＴ）を配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなり、スイッチング機能を持つＴＦＴを制御することにより各画素電極に所定の電圧を印加し、各画素電極と対向基板電極との間の電位差により液晶の透過率を変化させて画像を表示するものである。尚、液晶パネル１は反射型としてもよく、この場合、両基板の一方に光を反射させる機能を付与して、液晶の反射率を変化させて画像を表示するものである。半導体基板上には、ＴＦＴのスイッチング制御信号（走査信号）を送る走査線と、各画素電極へ印加する階調電圧を送るデータ線とが配線されている。以下、液晶パネル１の解像度がＳＸＧＡ（１２８０×１０２４画素：１画素はＲ，Ｇ，Ｂの３ドットからなる）、２６２１４４色表示（Ｒ，Ｇ，Ｂのそれぞれが６４階調からなる）の場合を例に説明する。

液晶パネル１の走査線は、垂直方向の１０２４画素に対応して１０２４本配置される。また、データ線は、１画素がＲ，Ｇ，Ｂの３ドットからなるため水平方向の１２８０画素に対応して１２８０×３＝３８４０本配置される。走査ドライバ３は、１０２４本のゲート線に対して１個で２５６本を分担するとして４個が配置される。データドライバ４は、３８４０本のデータ線に対して１個で３８４本を分担するとして１０個（４−１，４−２，…，４−１０）が配置される。

コントローラ２には、ＰＣ（パソコン）５から、例えば、ＬＶＤＳ（low voltage differential signaling）インタフェースを介して表示データやタイミング信号が転送される。コントローラ２から走査ドライバ３には、クロック信号等が各走査ドライバ３に並列に転送され、垂直同期用のスタート信号ＳＴＶが初段の走査ドライバ３に転送され、カスケード接続された２段目以降の走査ドライバ３に順次転送されていく。コントローラ２から各データドライバ４には、ＣＭＯＳ信号からなるラッチ信号ＳＴＢと小振幅差動信号からなるクロック信号ＣＫＮ／ＣＫＰおよび表示データＤＮ／ＤＰが並列に転送される。、また、コントローラ２から初段のデータドライバ４−１には、ＣＭＯＳ信号からなる水平同期用のスタート信号ＳＴＨが転送され、カスケード接続された２段目以降のデータドライバ４−２，４−３，…，４−１０に順次転送されていく。小振幅差動信号として、例えば、ＲＳＤＳ（Reduced Swing Differential Signaling：National Semicoductor 社の商標登録）、ｍｉｎ−ＬＶＤＳ（TEXAS INSTRUMENTS社の商標登録）またはＣＭＡＤＳ（Current Mode Advanced Differential Signaling：日本電気（株）の商標登録）等の技術を用いた小振幅差動信号を適用することができる。

走査ドライバ３から液晶パネル１の各走査線には、パルス状の走査信号が線順次に送られる。パルスが印加された走査線につながるＴＦＴが全てオンとなり、そのとき各データドライバ４から液晶パネル１のデータ線には階調電圧が供給され、オンとなったＴＦＴを介して画素電極に印加される。そして、パルスが印加されなくなった走査線につながるＴＦＴがオフ状態に変化すると、画素電極と対向基板電極との電位差は、次の階調電圧が画素電極に印加されるまでの間保持される。そして、全ての走査線に順次パルスが印加されることにより、全ての画素電極に所定の階調電圧が印加され、フレーム周期で階調電圧の書き替えを行うことにより画像を表示することができる。

以下、本発明の一実施形態のデータドライバ４について図２を参照して説明する。データドライバ４は、３８４本のデータ線に対応して、Ｒ，Ｇ，Ｂ各６４階調表示のためのＲ，Ｇ，Ｂ各６ビット分の表示データがそれぞれ入力され、６４階調のうち、その表示データの論理に対応した１つの階調電圧がそれぞれ出力される３８４出力の構成となっている。デジタルの表示データＤＡをシリアル／パラレル変換し、さらにその表示データＤＡの論理に対応したアナログの階調電圧に変換するための回路として、シフトレジスタ１１、データレジスタ１２、ラッチ１３、レベルシフタ１４、デジタルアナログ変換回路（以下、Ｄ／Ａコンバータという）１５およびボルテージフォロア出力回路１６を有している。また、インタフェース回路として、小振幅差動信号で入力されるクロック信号ＣＫＮ／ＣＫＰおよび階調表示６ビット×Ｒ，Ｇ，Ｂ３ドット（１画素）＝１８ビット幅分の表示データＤＮ／ＤＰ：D00N/D00P〜D02N/D02P，D10N/D10P〜D12N/D12P，D20N/D20P〜D22N/D22PをＣＭＯＳ信号のクロック信号ＣＫおよび表示データＤＡ：D00〜D05，D10〜D15，D20〜D25に変換するレシーバ１７を有している。尚、データドライバ４には、上記各回路を動作させるための電源回路を有しているが、図示および説明を省略する。

データドライバ４の入出力端子として、図２に示す各端子について説明する。ＩＳＴＨ端子はスタート信号ＳＴＨの入力端子で、スタート信号ＳＴＨはシフトレジスタ１１に入力される。ＯＳＴＨ端子はスタート信号ＳＴＨの出力端子で、そのスタート信号ＳＴＨはシフトレジスタ１１から出力される。ＳＴＢ端子はラッチ信号ＳＴＢの入力端子で、ラッチ信号ＳＴＢはラッチ１３およびボルテージフォロア出力回路１６に入力される。ＣＫＮ／ＣＫＰ端子は、クロック信号ＣＫＮ／ＣＫＰの入力端子である。クロック信号ＣＫＮ／ＣＫＰはレシーバ１７に入力される。ＤＮ／ＤＰ端子は、表示データＤＮ／ＤＰの入力端子である。表示データＤＮ／ＤＰはレシーバ１７に入力される。

シフトレジスタ１１、データレジスタ１２、ラッチ１３、レベルシフタ１４、Ｄ／Ａコンバータ１５およびボルテージフォロア出力回路１６について、以下、簡単に説明する。シフトレジスタ１１は、データ線３８４本に対応して、１２８ビット（１ビットでデータ線Ｒ，Ｇ，Ｂの３本分を分担）からなり、液晶パネル１の複数走査線のうち１走査線を走査する１水平期間ごとに、クロック信号ＣＫのエッジのタイミングでスタート信号ＳＴＨの"Ｈ"レベルを読込み、データ取込み用の制御信号Ｃ１、Ｃ２、…、Ｃ１２８を順次生成し、データレジスタ１２に供給する。また、シフトレジスタ１１は、出力端子ＯＳＴＨに次段のデータドライバへのスタート信号ＳＴＨを出力するとともに、レシーバ１７にデータ取り込み完了信号ＤＥを供給する。データ線３８４本に対応して、１水平期間ごとに、６ビット×３ドット（Ｒ，Ｇ，Ｂ）の１８ビット幅×１２８ビットで供給される１走査線分の表示データＤＡをシフトレジスタ１１の制御信号Ｃ１、Ｃ２、…、Ｃ１２８の後エッジのタイミングで取込む。ラッチ１３は、１水平期間ごとに、データレジスタ１２に取込まれた表示データＤＡをラッチ信号ＳＴＢの前エッジのタイミングで保持するとともにレベルシフタ１４に一括供給する。レベルシフタ１４は、ラッチ１３からの表示データＤＡを電圧レベルを高めてＤ／Ａコンバータ１５に供給する。Ｄ／Ａコンバータ１５は、レベルシフタ１４からの表示データＤＡにより、データ線３８４本のそれぞれに対応した６ビットの表示データＤＡごとに、６４階調のうち、その表示データＤＡの論理に対応した１つの階調電圧をボルテージフォロア出力回路１６に供給する。ボルテージフォロア出力回路１６は、Ｄ／Ａコンバータ１５からの階調電圧を駆動能力を高めてラッチ信号ＳＴＢの後エッジのタイミングで出力Ｓ１〜Ｓ３８４として出力する。

インタフェース回路を構成するレシーバ１７について説明する。レシーバ１７は、小振幅差動信号からなるクロック信号ＣＫＮ／ＣＫＰや表示データＤＮ／ＤＰを受信して、ＣＭＯＳ信号からなるクロック信号ＣＫや表示データＤＡを内部のシフトレジスタ１１やデータレジスタ１２に出力する。

次にレシーバ１７として用いられる第１実施例のレシーバ２０について、図３〜図６を参照して説明する。図３において、レシーバ２０は、クロック信号用の第１レシーバ２１と、表示データ用の複数の第２レシーバ２２と、制御信号Ｖｃ１，Ｖｃ２を生成する制御信号生成回路２３と、制御信号Ｖｃ１により第１レシーバ２１へのバイアス電位の供給／遮断を切り替えるスイッチ２４と、第１レシーバ２１に第１バイアス電位Ｖｂ１および第２レシーバ２２に第２バイアス電位Ｖｂ２を供給して第１レシーバ２１および第２レシーバ２２を動作させるバイアス回路２５とを有している。バイアス回路２５の第１バイアス電位出力Ｖｂ１は第１バイアス配線２６により導出されるとともに、第２バイアス電位出力Ｖｂ２は第２バイアス配線２７により導出され、スイッチ２４は各第２レシーバ２２に対応した複数個からなり、各スイッチ２４が第２バイアス配線２７と各第２レシーバ２２間に第３バイアス配線２８を介して接続されている。第２レシーバ２２およびスイッチ２４は、図３では、階調表示６ビット×Ｒ１ドット＝６ビット幅分の表示データD00N/D00P〜D02N/D02P、階調表示６ビット×Ｇ１ドット＝６ビット幅分の表示データD10N/D10P〜D12N/D12P、階調表示６ビット×Ｂ１ドット＝６ビット幅分の表示データ D20N/D20P〜D22N/D22P のそれぞれに対応して各１個のレシーバ２２、スイッチ２４で表示しているが、Ｒ，Ｇ，Ｂとも６ビット幅分の表示データに対応して、各３個を有している。例えば、Ｒの表示データD00N/D00P〜D02N/D02Pでは、D00N/D00P、D0１N/D0１P、D02N/D02Pのそれぞれに対応して各１個を有している。

第１レシーバ２１および第２レシーバ２２は、図示しないが、ＲＳＤＳ、ｍｉｎ−ＬＶＤＳまたはＣＭＡＤＳ等の技術を用いた小振幅差動信号入力に対応したコンパレータを有し、コンパレータを構成する定電流回路にバイアス電流を流すことにより各レシーバ２１，２２を動作状態としている。この定電流回路にバイアス電流を流すために、定電流回路とバイアス回路２５とにＭＯＳトランジスタまたはバイポーラトランジスタからなるミラー回路が構成されている。本実施例では、ミラー回路がＰチャネル型ＭＯＳトランジスタで構成されているとする。従って、後述において第２レシーバ２２の動作を停止するには、このミラー回路のＰチャネル型ＭＯＳトランジスタのゲート電位、すなわち、第２レシーバ２２のバイアス電位を電源電位Ｖｃｃにして、定電流回路のバイアス電流を遮断すればよい。第１レシーバ２１は、動作状態において、小振幅差動信号からなるクロック信号ＣＫＮ／ＣＫＰが入力され、ＣＭＯＳ信号からなるクロック信号ＣＫが出力される。第２レシーバ２２は、動作状態において、小振幅差動信号からなる表示データＤＮ／ＤＰが入力され、ＣＭＯＳ信号からなる表示データＤＡが出力される。

制御信号生成回路２３は、図４に示すように、制御信号Ｖｃ１を生成するＲＳラッチ２３１と、制御信号Ｖｃ２を生成するパルス幅調整回路２３２とを有している。ＲＳラッチ２３１は、スタート信号入力端子ＩＳＴＨからのスタート信号ＳＴＨがセット端子Ｓに入力されると、出力端子Ｑが"Ｈ"レベルとなり、シフトレジスタ１１からのデータ取り込み完了信号ＤＥがリセット端子Ｒに入力されると出力端子Ｑが"Ｌ"レベルとなる。従って、制御信号生成回路２３から制御信号Ｖｃ１として、データドライバへスタート信号ＳＴＨが入力されてからデータドライバへ表示データが取り込まれるまで"Ｈ"レベルの信号が出力される。
パルス幅調整回路２３２は、ｎビットの所望のカウント値が設定され、スタート信号入力端子ＩＳＴＨからのスタート信号ＳＴＨの立ち上がりからクロック信号ＣＫによりそのカウント値をカウントすることにより所定パルス幅の制御信号Ｖｃ２を出力する。

スイッチ２４は、図３に示すように、制御信号生成回路２３からの制御信号Ｖｃ１により、第２レシーバ２２が、制御信号Ｖｃ１＝"Ｈ"のとき、第２バイアス配線２７に接続されるように制御され、制御信号Ｖｃ１＝"Ｌ"のとき、電源電圧Ｖｃｃに接続されるように制御される。

バイアス回路２５は、図５に示すように、バイアス電流源２５１と、第１バイアス電位Ｖｂ１を生成する第１バイアス電位生成回路２５２と、第２バイアス電位Ｖｂ２を生成する第２バイアス電位生成回路２５３とを有している。バイアス電流源２５１は、ダイオード接続のＮチャネル型ＭＯＳトランジスタＱ１とダイオード接続のＰチャネル型ＭＯＳトランジスタＱ２とがドレイン同士で直列接続され、ＭＯＳトランジスタＱ２のソースが電源端子Ｖｃｃに接続され、ＭＯＳトランジスタＱ１のソースが接地端子ＧＮＤに接続されることにより構成されている。

第１バイアス電位生成回路２５２は第１レシーバ２１を定常状態で動作させるのに必要な定常バイアス電位を出力するために、以下のように構成される。第１バイアス電位生成回路２５２は、バイアス電流源２５１のＭＯＳトランジスタＱ１，Ｑ２を入力側トランジスタとするカレントミラー回路ＣＭ１の出力側トランジスタとしてのＮチャネル型ＭＯＳトランジスタＱ１３と、このカレントミラー回路ＣＭ１に接続される負荷用トランジスタとしてのダイオード接続のＰチャネル型ＭＯＳトランジスタＱ１４とがドレイン同士で直列接続されるとともに、ＭＯＳトランジスタＱ１３のソースが接地端子ＧＮＤに、およびＭＯＳトランジスタＱ１４のソースが電源端子Ｖｃｃに接続されている。そして、ＭＯＳトランジスタＱ１３とＭＯＳトランジスタＱ１４との直列接続点が第１バイアス電位出力端子Ｖｂ１に接続されている。第１バイアス電位出力端子Ｖｂ１は第１バイアス配線２６を介して第１レシーバ２１のバイアス端子に接続されて、ＭＯＳトランジスタＱ１４を入力側トランジスタ、および第１レシーバ２１内のバイアス電流を流すためのＰチャネル型ＭＯＳトランジスタを出力側トランジスタとするカレントミラー回路を構成する。

第２バイアス電位生成回路２５３は、制御信号生成回路２３からの制御信号Ｖｃ２により制御され、制御信号Ｖｃ２＝"Ｌ"レベルのとき、第２レシーバ２２を定常状態で動作させるのに必要な定常バイアス電位を出力し、制御信号Ｖｃ２＝"Ｈ"レベルのとき、定常バイアスより高バイアスとなる高バイアス電位を出力するために、以下のように構成される。第２バイアス電位生成回路２５３は、バイアス電流源２５１のＭＯＳトランジスタＱ１，Ｑ２を入力側トランジスタとして第２カレントミラー回路ＣＭ２を構成する出力側トランジスタとしてのＮチャネル型ＭＯＳトランジスタＱ２３ａとＱ２３ｂとがＭＯＳトランジスタＱ２３ｂにトランスファゲートＳｗを直列接続して並列接続され、この並列回路のＭＯＳトランジスタＱ２３ａ，Ｑ２３ｂのドレイン側で、カレントミラー回路ＣＭ２に接続される負荷用トランジスタとしてのダイオード接続のＰチャネル型ＭＯＳトランジスタＱ２４がドレインで接続されるとともに、ＭＯＳトランジスタＱ２３ａ，Ｑ２３ｂのソースが接地端子ＧＮＤに、およびＭＯＳトランジスタＱ２４のソースが電源端子ＶＣＣに接続されている。そして、入力端子Ｖｃ２への制御信号Ｖｃ２によりトランスファゲートＳｗがオン・オフ制御可能となるようにトランスファゲートＳｗのＮチャネル側ゲートとインバータＩＮＶを介したＰチャネル側ゲートとが入力端子Ｖｃ２に接続されている。そして、ＭＯＳトランジスタＱ２３ａ，Ｑ２３ｂとＭＯＳトランジスタＱ２４との直列接続点が第２バイアス電位出力端子Ｖｂ２に接続されている。第２バイアス電位出力端子Ｖｂ２は第２バイアス配線２７、第３バイアス配線２８およびスイッチ２４を介して第２レシーバ２２のバイアス端子に接続されて、ＭＯＳトランジスタＱ２４を入力側トランジスタ、および第２レシーバ２２内のバイアス電流を流すためのＰチャネル型ＭＯＳトランジスタを出力側トランジスタとするカレントミラー回路を構成する。

レシーバ２０の動作について図６を参照して説明する。
（１）第１レシーバ２１へのバイアス電位Ｖｂ１の供給動作について説明する。第１レシーバ２１には、図６（ｇ）に示すように、バイアス電位Ｖｂ１として、バイアス回路２５の第１バイアス電位生成回路２５２から第１バイアス配線２６を介して第１レシーバ２１を定常状態で動作させるのに必要な定常バイアス電位が常時供給され、図６（ｈ）に示すように、第１レシーバ２１内のバイアス電流Ｉｂ１として定常バイアス電流が常時流れ、第１レシーバ２１は常時定常状態で動作している。

（２）第２レシーバ２２へのバイアス電位Ｖｂ２の供給動作について説明する。時刻Ｔ０において、スタート信号ＩＳＴＨ、データ取り込み完了信号ＤＥ、制御信号Ｖｃ１，Ｖｃ２は"Ｌ"レベルである。このとき、スイッチ２４は、制御信号Ｖｃ１＝"Ｌ"レベルにより第２レシーバ２２が電源電圧Ｖｃｃに接続されるように制御され、図６（ｊ）に示すように、第２レシーバ２２のバイアス端子の電位Ｖｂ２-aは電源電位Ｖｃｃ（零バイアス）であり、図６（ｋ）に示すように、第２レシーバ２２内にバイアス電流Ｉｂ２は流れず、第２レシーバ２２の動作は停止している。またこのとき、バイアス回路２５の第２バイアス電位生成回路２５３は、制御信号Ｖｃ２＝"Ｌ"レベルによりトランスファゲートＳｗがオフ制御され、バイアス電位Ｖｂ２として、図６（ｉ）に示すように、第２レシーバ２２を定常状態で動作させるのに必要な定常バイアス電位を出力している。

時刻Ｔ１において、図６（ａ）に示すように、スタート信号ＩＳＴＨが"Ｈ"レベルになると、図６（ｅ）に示すように、制御信号生成回路２３のＲＳラッチ２３１からの制御信号Ｖｃ１が"Ｈ"レベルになるとともに、図６（ｆ）に示すように、制御信号生成回路２３のパルス幅調整回路２３２からの制御信号Ｖｃ２が"Ｈ"レベルになる。このとき、バイアス回路２５の第２バイアス電位生成回路２５３は、制御信号Ｖｃ２＝"Ｈ"レベルによりトランスファゲートＳｗがオン制御され、バイアス電位Ｖｂ２として、図６（ｉ）に示すように、定常バイアスより高バイアスとなる高バイアス電位を出力する。またこのとき、スイッチ２４は、制御信号Ｖｃ１＝"Ｈ"レベルにより第２レシーバ２２が第２バイアス配線２７に接続されるように制御される。その結果、バイアス回路２５からの高バイアス電位Ｖｂ２が第２バイアス配線２７、第３バイアス配線２８およびスイッチ２４を介して第２レシーバ２２のバイアス端子に供給され、図６（ｊ）に示すように、第２レシーバ２２のバイアス端子の電位Ｖｂ２-aは電源電位Ｖｃｃ（零バイアス）から高バイアスの電位側に急速に移行し始める。それとともに、図６（ｋ）に示すように、第２レシーバ２２内のバイアス電流Ｉｂ２が高バイアスで流れ始め、第２レシーバ２２は急速に定常動作に移行する。

時刻Ｔ１から所定期間経過した時刻Ｔ２において、図６（ｆ）に示すように、制御信号生成回路２３のパルス幅調整回路２３２からの制御信号Ｖｃ２が"Ｌ"レベルになる。このとき、バイアス回路２５の第２バイアス電位生成回路２５３は、制御信号Ｖｃ２＝"Ｌ"レベルによりトランスファゲートＳｗがオフ制御され、バイアス電位Ｖｂ２として、図６（ｉ）に示すように、定常バイアス電位を出力する。その結果、バイアス回路２５からの定常バイアス電位Ｖｂ２が第２バイアス配線２７、第３バイアス配線２８およびスイッチ２４を介して第２レシーバ２２のバイアス端子に供給され、図６（ｊ）に示すように、第２レシーバ２２のバイアス端子の電位Ｖｂ２-aは定常バイアス電位になる。それとともに、図６（ｋ）に示すように、第２レシーバ２２内に第２レシーバ２２を定常状態で動作させるバイアス電流Ｉｂ２が流れ、第２レシーバ２２の動作は定常状態を維持する。

時刻Ｔ２から所定期間経過後の時刻Ｔ３において、図６（ｂ）に示すように、第２レシーバ２２に表示データＤＮ／ＤＰの有効データが入力され始める。そして、時刻Ｔ４において、図６（ｃ）に示すように、スタート信号ＯＳＴＨが"Ｈ"レベルになり、時刻Ｔ４から所定期間経過後の時刻Ｔ５において、図６（ｂ）に示すように、第２レシーバ２２への表示データＤＮ／ＤＰの有効データの入力が完了する。時刻Ｔ５から所定期間経過後の時刻Ｔ６において、図６（ｄ）に示すように、データ取り込み完了信号ＤＥが"Ｈ"レベルになると、図６（ｅ）に示すように、制御信号生成回路２３のＲＳラッチ２３１からの制御信号Ｖｃ１が"Ｌ"レベルになる。このとき、スイッチ２４は、制御信号Ｖｃ１＝"Ｌ"レベルにより第２レシーバ２２が電源電圧Ｖｃｃに接続されるように制御され、図６（ｊ）に示すように、第２レシーバ２２のバイアス端子の電位Ｖｂ２-aは電源電位Ｖｃｃ（零バイアス）になり、図６（ｋ）に示すように、第２レシーバ２２内にバイアス電流Ｉｂ２は流れなくなり、第２レシーバ２２の動作は停止する。

以上に説明したように、レシーバ２０において、第１レシーバ２１へのバイアス電位Ｖｂ１の供給は、第１バイアス電位生成回路２５２から第１バイアス配線２６を介して行うことにより、第２レシーバ２２へのバイアス電位Ｖｂ２を供給する第２バイアス電位生成回路２５３および第２バイアス配線２７とは別系統になる。その結果、第２レシーバ２２を動作停止状態から動作状態にするため第２レシーバ２２にバイアス電位Ｖｂ２を供給するとき、第２レシーバ２２へのバイアス電位Ｖｂ２の供給が第１レシーバ２１へのバイアス電位Ｖｂ１の供給に影響を及ぼさないようにすることができる。また、第２レシーバ２２を動作停止状態から動作状態にするため第２レシーバ２２にバイアス電位Ｖｂ２を供給するとき、第２バイアス電位生成回路２５３によりバイアス電位Ｖｂ２を所定期間高バイアスで供給するようにしたので、第２バイアス配線２７を介した第２レシーバ２２のバイアス端子の電位Ｖｂ２-aは電源電位Ｖｃｃ（零バイアス）から高バイアスの電位側に急速に移行し始め、第２レシーバ２２は急速に定常動作となる。

次にレシーバ１７として用いられる第２実施例のレシーバ３０について、図７〜図９を参照して説明する。尚、図３に示すレシーバ２０と構成が同一のものについては同一符号を付して、その説明を省略する。図７において、図３に示すレシーバ２０と異なる点は、バイアス回路２５に替わりバイアス回路３５を有している点である。また、バイアス回路３５がバイアス回路２５と異なる点は、図８に示すように、第２バイアス電位生成回路２５３に替わり第２バイアス電位生成回路３５３を有し、新たにプリチャージ回路３５４と、プリチャージ電源３５５とを有している点である。

第２バイアス電位生成回路３５３は、第２レシーバ２２を定常状態で動作させるのに必要な定常バイアス電位を出力するために、第１バイアス電位生成回路２５２のＭＯＳトランジスタＱ１３，Ｑ１４の替わりにＭＯＳトランジスタＱ２３，Ｑ２４で構成した第１バイアス電位生成回路２５２と同様の回路構成を有する。そして、ＭＯＳトランジスタＱ２３とＭＯＳトランジスタＱ２４との直列接続点が第２バイアス電位出力端子Ｖｂ２に接続されている。第２バイアス電位出力端子Ｖｂ２は第２バイアス配線２７、第３バイアス配線２８およびスイッチ２４を介して第２レシーバ２１のバイアス端子に接続されて、ＭＯＳトランジスタＱ２４を入力側トランジスタ、および第２レシーバ２２内のバイアス電流を流すためのＰチャネル型ＭＯＳトランジスタを出力側トランジスタとするカレントミラー回路を構成する。

プリチャージ回路３５４は、ＭＯＳトランジスタＱ２３およびＭＯＳトランジスタＱ２４の直列接続点と電源端子Ｖｃｃ間に接続されたプリチャージ用コンデンサＣと、プリチャージ電源３５５からコンデンサＣにプリチャージ電圧Ｖｐを供給するためのＰチャネル型ＭＯＳトランジスタＱ５とを有している。プリチャージ回路３５４は、制御信号生成回路２３からの制御信号Ｖｃ２がインバータＩＮＶを介してＭＯＳトランジスタＱ５のゲートに供給されることにより制御される。制御信号Ｖｃ２＝"Ｈ"レベルのときＭＯＳトランジスタＱ５がオン制御され、プリチャージ電源３５５からのプリチャージ電圧Ｖｐが高バイアス電位として第２バイアス電位出力端子Ｖｂ２に出力される。

プリチャージ電源３５５は、プリチャージ電圧Ｖpを所定の固定電圧として、または制御信号（図示せず）により所望の電圧に調整して出力することができる。

レシーバ３０の動作について図９を参照して説明する。
（１）第１レシーバ２１へのバイアス電位Ｖｂ１の供給動作については、レシーバ２０の場合と同様であり説明を省略する。
（２）第２レシーバ２２へのバイアス電位Ｖｂ２の供給動作について説明する。時刻Ｔ０において、レシーバ２０の場合と同様に、スタート信号ＩＳＴＨ、データ取り込み完了信号ＤＥ、制御信号Ｖｃ１，Ｖｃ２は"Ｌ"レベルである。このとき、レシーバ２０の場合と同様に、スイッチ２４は、第２レシーバ２２が電源電圧Ｖｃｃに接続されるように制御され、図９（ｊ）に示すように、第２レシーバ２２のバイアス端子の電位Ｖｂ２-aは電源電位Ｖｃｃ（零バイアス）であり、図９（ｋ）に示すように、第２レシーバ２２内にバイアス電流Ｉｂ２は流れず、第２レシーバ２２の動作は停止している。またこのとき、バイアス回路３５のプリチャージ回路３５４は、制御信号Ｖｃ２＝"Ｌ"レベルによりＭＯＳトランジスタＱ５がオフ制御され、バイアス電位Ｖｂ２として、第２バイアス電位生成回路３５３から、図９（ｉ）に示すように、第２レシーバ２２を定常状態で動作させるのに必要な定常バイアス電位を出力している。

時刻Ｔ１において、レシーバ２０の場合と同様に、図９（ａ）に示すように、スタート信号ＩＳＴＨが"Ｈ"レベルになると、図９（ｅ）に示すように、制御信号Ｖｃ１が"Ｈ"レベルになるとともに、図９（ｆ）に示すように、制御信号Ｖｃ２が"Ｈ"レベルになる。このとき、バイアス回路３５のプリチャージ回路３５４は、制御信号Ｖｃ２＝"Ｈ"レベルによりＭＯＳトランジスタＱ５がオン制御される。その結果、プリチャージ電源３５５からのプリチャージ電圧Ｖｐによりプリチャージ回路３５４のコンデンサＣが電位差Ｖｃｃ−Ｖｐで充電され、バイアス電位Ｖｂ２として、図９（ｉ）に示すように、定常バイアスより高バイアスとなる高バイアス電位を出力する。またこのとき、レシーバ２０の場合と同様に、バイアス回路３５からの高バイアス電位が第２レシーバ２２のバイアス端子に供給され、第２レシーバ２２は急速に定常動作に移行する。

時刻Ｔ１から所定期間経過した時刻Ｔ２において、レシーバ２０の場合と同様に、図９（ｆ）に示すように、制御信号Ｖｃ２が"Ｌ"レベルになる。このとき、バイアス回路３５のプリチャージ回路３５４は、制御信号Ｖｃ２＝"Ｌ"レベルによりＭＯＳトランジスタＱ５がオフ制御され、バイアス電位Ｖｂ２として、第２バイアス電位生成回路３５３から、図９（ｉ）に示すように、定常バイアス電位を出力する。その結果、レシーバ２０の場合と同様に、バイアス回路３５からの定常バイアス電位が第２レシーバ２２のバイアス端子に供給され、第２レシーバ２２の動作は定常状態を維持する。

時刻Ｔ２から時刻Ｔ６までレシーバ２０の場合と同様に経過する。そして、レシーバ２０の場合と同様に、時刻Ｔ６において、図９（ｊ）に示すように、第２レシーバ２２のバイアス端子の電位Ｖｂ２-aは電源電位Ｖｃｃ（零バイアス）になり、図９（ｋ）に示すように、第２レシーバ２２内にバイアス電流Ｉｂ２は流れなくなり、第２レシーバ２２の動作は停止する。

以上に説明したように、レシーバ３０において、レシーバ２０の場合と同様に、第２レシーバ２２を動作停止状態から動作状態にするため第２レシーバ２２にバイアス電位Ｖｂ２を供給するとき、第２レシーバ２２へのバイアス電位Ｖｂ２の供給が第１レシーバ２１へのバイアス電位Ｖｂ１の供給に影響を及ぼさないようにすることができる。また、第２レシーバ２２を動作停止状態から動作状態にするため第２レシーバ２２にバイアス電位Ｖｂ２を供給するとき、プリチャージ回路３５４によりバイアス電位Ｖｂ２を所定期間高バイアスで供給するようにしたので、レシーバ２０の場合と同様に、第２レシーバ２２は急速に定常動作となる。

次にレシーバ１７として用いられる第３実施例のレシーバ４０について、図１０〜図１３を参照して説明する。尚、図３，７に示すレシーバ２０，３０と構成が同一のものについては同一符号を付して、その説明を省略する。図１０において、図３に示すレシーバ２０と異なる点は、制御信号生成回路２３に替わり制御信号生成回路４３を有するとともに、バイアス回路２５に替わりバイアス回路４５を有し、第２バイアス配線２７と各スイッチ２４との接続点と接地間にコンデンサ４６を接続している点である。制御信号生成回路４３が制御信号生成回路２３と異なる点は、図１１に示すように、パルス幅調整回路２３２を有していない点である。また、バイアス回路４５がバイアス回路２５と異なる点は、図１２に示すように、第２バイアス電位生成回路２５３に替わりレシーバ３０のバイアス回路３５に用いられている第２バイアス電位生成回路３５３を有している点である。

レシーバ４０の動作について図１３を参照して説明する。
（１）第１レシーバ２１へのバイアス電位Ｖｂ１の供給動作については、レシーバ２０の場合と同様であり説明を省略する。
（２）第２レシーバ２２へのバイアス電位Ｖｂ２の供給動作について説明する。時刻Ｔ０において、スタート信号ＩＳＴＨ、データ取り込み完了信号ＤＥ、制御信号Ｖｃ１は"Ｌ"レベルである。このとき、レシーバ２０の場合と同様に、スイッチ２４は、第２レシーバ２２が電源電圧Ｖｃｃに接続されるように制御され、図１３（ｉ）に示すように、第２レシーバ２２のバイアス端子の電位Ｖｂ２-aは電源電位Ｖｃｃ（零バイアス）であり、図１３（ｊ）に示すように、第２レシーバ２２内にバイアス電流Ｉｂ２は流れず、第２レシーバ２２の動作は停止している。またこのとき、バイアス回路３５の第２バイアス電位生成回路３５３は、バイアス電位Ｖｂ２として、図１３（ｈ）に示すように、第２レシーバ２２を定常状態で動作させるのに必要な定常バイアス電位を出力している。そして、第２バイアス電位生成回路３５３からの定常バイアス電位は第２バイアス配線２７を介して各コンデンサ４６に充電される。

時刻Ｔ１において、レシーバ２０の場合と同様に、図１３（ａ）に示すように、スタート信号ＩＳＴＨが"Ｈ"レベルになると、図１３（ｅ）に示すように、制御信号生成回路４３のＲＳラッチ２３１からの制御信号Ｖｃ１が"Ｈ"レベルになる。このとき、レシーバ２０の場合と同様に、スイッチ２４は、第２レシーバ２２が第２バイアス配線２７に接続されるように制御される。その結果、バイアス回路２５の第２バイアス電位生成回路３５３からの定常バイアス電位によりコンデンサ４６に充電されている電圧が第３バイアス配線２８およびスイッチ２４を介して第２レシーバ２２のバイアス端子に供給される。第２レシーバ２２のバイアス端子の電位Ｖｂ２-aは、第３バイアス配線２８が第２バイアス配線２７より十分短いため、図１３（ｉ）に示すように、電源電位Ｖｃｃ（零バイアス）から定常バイアス電位Ｖｂ２側に急速に移行し始める。それとともに、図１３（ｊ）に示すように、第２レシーバ２２内のバイアス電流Ｉｂ２も急速に定常バイアスで流れ始め、第２レシーバ２２は急速に定常動作に移行する。

時刻Ｔ１から所定期間経過後の時刻Ｔ３において、図１３（ｂ）に示すように、第２レシーバ２２に表示データＤＮ／ＤＰの有効データが入力され始める。そして、時刻Ｔ３から時刻Ｔ６までレシーバ２０の場合と同様に経過する。そして、レシーバ２０の場合と同様に、時刻Ｔ６において、図１３（ｉ）に示すように、第２レシーバ２２のバイアス端子の電位Ｖｂ２-aは電源電位Ｖｃｃ（零バイアス）になり、図１３（ｊ）に示すように、第２レシーバ２２内にバイアス電流Ｉｂ２は流れなくなり、第２レシーバ２２の動作は停止する。

以上に説明したように、レシーバ４０において、レシーバ２０の場合と同様に、第２レシーバ２２を動作停止状態から動作状態にするため第２レシーバ２２にバイアス電位Ｖｂ２を供給するとき、第２レシーバ２２へのバイアス電位Ｖｂ２の供給が第１レシーバ２１へのバイアス電位Ｖｂ１の供給に影響を及ぼさないようにすることができる。また、第２レシーバ２２を動作停止状態から動作状態にするため第２レシーバ２２にバイアス電位Ｖｂ２を供給するとき、第２バイアス電位生成回路３５３からの定常バイアス電位Ｖｂ２が充電されたコンデンサ４６の電圧を用いるようにしたので、バイアス電位Ｖｂ２を供給するバイアス配線を短くすることができ第２レシーバ２２は急速に定常動作となる。

次にレシーバ１７として用いられる第４実施例のレシーバ５０について、図１４および図１５を参照して説明する。尚、図３，７，１０に示すレシーバ２０，３０，４０と構成が同一のものについては同一符号を付して、その説明を省略する。図１４において、図３に示すレシーバ２０と異なる点は、バイアス回路２５に替わりレシーバ４０に用いられているバイアス回路４５を有し、第３バイアス配線２８にスイッチ５６を介してプリチャージ電源５７を接続している点である。尚、図１４では、スイッチ５６と第３バイアス配線２８との接続をスイッチ２４と第２レシーバ２２間でしているが、第２バイアス線２７とスイッチ２４間でしてもよい。

スイッチ５６は、図１４に示すように、制御信号生成回路２３からの制御信号Ｖｃ２により、制御信号Ｖｃ２＝"Ｈ"のとき、第２レシーバ２２がプリチャージ電源５７に接続されるようにオン制御され、制御信号Ｖｃ１＝"Ｌ"のとき、オフ制御される。

プリチャージ電源５７は、プリチャージ電圧Ｖpを所定の固定電圧として、または制御信号（図示せず）により所望の電圧に調整して出力することができる。

レシーバ５０の動作について図１５を参照して説明する。
（１）第１レシーバ２１へのバイアス電位Ｖｂ１の供給動作については、レシーバ２０の場合と同様であり説明を省略する。
（２）第２レシーバ２２へのバイアス電位Ｖｂ２の供給動作について説明する。時刻Ｔ０において、レシーバ２０の場合と同様に、スタート信号ＩＳＴＨ、データ取り込み完了信号ＤＥ、制御信号Ｖｃ１，Ｖｃ２は"Ｌ"レベルである。このとき、レシーバ２０の場合と同様に、スイッチ２４は、第２レシーバ２２が電源電圧Ｖｃｃに接続されるように制御され、図１５（ｊ）に示すように、第２レシーバ２２のバイアス端子の電位Ｖｂ２-aは電源電位Ｖｃｃ（零バイアス）であり、図１５（ｋ）に示すように、第２レシーバ２２内にバイアス電流Ｉｂ２は流れず、第２レシーバ２２の動作は停止している。またこのとき、バイアス電位Ｖｂ２として、バイアス回路４５から、図１５（ｉ）に示すように、第２レシーバ２２を定常状態で動作させるのに必要な定常バイアス電位を出力している。スイッチ５６は、制御信号Ｖｃ２＝"Ｌ"レベルによりオフ制御されている。

時刻Ｔ１において、レシーバ２０の場合と同様に、図１５（ａ）に示すように、スタート信号ＩＳＴＨが"Ｈ"レベルになると、図１５（ｅ）に示すように、制御信号Ｖｃ１が"Ｈ"レベルになるとともに、図１５（ｆ）に示すように、制御信号Ｖｃ２が"Ｈ"レベルになる。このとき、スイッチ２４が制御信号Ｖｃ１＝"Ｈ"レベルによりオン制御されるとともに、スイッチ５６が制御信号Ｖｃ２＝"Ｈ"レベルによりオン制御される。その結果、このとき、バイアス回路４５から、図１５（ｉ）に示すように、バイアス電位Ｖｂ２として、定常バイアス電位を出力しているが、プリチャージ電源５７からのプリチャージ電圧Ｖｐが第２レシーバ２２のバイアス端子に供給され、図１５（ｊ）に示すように、第２レシーバ２２のバイアス端子の電位Ｖｂ２-aは電源電位Ｖｃｃ（零バイアス）から高バイアスの電位側に急速に移行し始める。それとともに、図１５（ｋ）に示すように、第２レシーバ２２内のバイアス電流Ｉｂ２が高バイアスで流れ始め、第２レシーバ２２は急速に定常動作に移行する。

時刻Ｔ１から所定期間経過した時刻Ｔ２において、レシーバ２０の場合と同様に、図１５（ｆ）に示すように、制御信号生成回路２３からの制御信号Ｖｃ２が"Ｌ"レベルになる。このとき、スイッチ５６は、制御信号Ｖｃ２＝"Ｌ"レベルによりオフ制御され、バイアス電位Ｖｂ２として、バイアス回路４５からの定常バイアス電位が第２レシーバ２２のバイアス端子に供給され、図１５（ｊ）に示すように、第２レシーバ２２のバイアス端子の電位Ｖｂ２-aは高バイアスの電位から定常バイアス電位になり、第２レシーバ２２の動作は定常状態を維持する。

時刻Ｔ２から時刻Ｔ６までレシーバ２０の場合と同様に経過する。そして、レシーバ２０の場合と同様に、時刻Ｔ６において、図１５（ｊ）に示すように、第２レシーバ２２のバイアス端子の電位Ｖｂ２-aは電源電位Ｖｃｃ（零バイアス）になり、図１５（ｋ）に示すように、第２レシーバ２２内にバイアス電流Ｉｂ２は流れなくなり、第２レシーバ２２の動作は停止する。

以上に説明したように、レシーバ５０において、レシーバ２０の場合と同様に、第２レシーバ２２を動作停止状態から動作状態にするため第２レシーバ２２にバイアス電位Ｖｂ２を供給するとき、第２レシーバ２２へのバイアス電位Ｖｂ２の供給が第１レシーバ２１へのバイアス電位Ｖｂ１の供給に影響を及ぼさないようにすることができる。また、第２レシーバ２２を動作停止状態から動作状態にするため第２レシーバ２２にバイアス電位Ｖｂ２を供給するとき、スイッチ５６を介したプリチャージ電源５７によりバイアス電位Ｖｂ２を所定期間高バイアスで供給するようにしたので、レシーバ２０の場合と同様に、第２レシーバ２２は急速に定常動作となる。

尚、上記実施の形態では液晶表示装置を例として説明したが、これに限定されることなく、他の表示装置にも用いることができる。また、さらに、表示装置に限定されることなく、データが取込まれる他の電子装置にも用いることができる。

本発明の半導体集積回路装置がデータドライバとして用いられる液晶表示モジュールの概略構成を示すブロック図。 本発明の一実施形態のデータドライバ４の概略構成を示すブロック図。 図２に示すデータドライバ４に用いられる第１実施例のレシーバ２０を示す回路図。 図３、図７および図１４に示すレシーバ２０，３０，５０に用いられる制御信号生成回路２３を示す回路図。 図３に示すレシーバ２０に用いられるバイアス回路２５を示す回路図。 図３に示すレシーバ２０の動作を説明するタイミングチャート。 図２に示すデータドライバ４に用いられる第２実施例のレシーバ３０を示す回路図。 図７に示すレシーバ３０に用いられるバイアス回路３５を示す回路図。 図７に示すレシーバ３０の動作を説明するタイミングチャート。 図２に示すデータドライバ４に用いられる第３実施例のレシーバ４０を示す回路図。 図１０に示すレシーバ４０に用いられる制御信号生成回路４３を示す回路図。 図１０および図１４に示すレシーバ４０，５０に用いられるバイアス回路４５を示す回路図。 図１０に示すレシーバ４０の動作を説明するタイミングチャート。 図２に示すデータドライバ４に用いられる第３実施例のレシーバ５０を示す回路図。 図１４に示すレシーバ５０の動作を説明するタイミングチャート。

符号の説明

１ 液晶パネル
２ コントローラ（制御回路）
４ データドライバ（データ側駆動回路）
１１ シフトレジスタ
１２ データレジスタ
１３ ラッチ
１４ レベルシフタ
１５ Ｄ／Ａコンバータ
１６ ボルテージフォロア出力回路
１７，２０，３０，４０，５０ レシーバ
２１ 第１レシーバ
２２ 第２レシーバ
２３，４３ 制御信号生成回路
２４，５６ スイッチ
２５，３５，４５ バイアス回路
２６ 第１バイアス配線
２７ 第２バイアス配線
２８ 第３バイアス配線
５７，３５５ プリチャージ電源
２３１ ＲＳラッチ
２３２ パルス幅調整回路
２５１ 定電流源
２５２ 第１バイアス電位生成回路
２５３，３５３ 第２バイアス電位生成回路
３５４ プリチャージ回路

Claims (7)

1. クロック信号が小振幅差動信号で入力されＣＭＯＳ信号に変換されて出力される第１レシーバと、データが小振幅差動信号で入力されＣＭＯＳ信号に変換されて出力される複数の第２レシーバと、第１レシーバおよび第２レシーバにバイアス電位を供給して第１レシーバおよび第２レシーバを動作させるバイアス回路と、各第２レシーバへのバイアス電位の供給／遮断を切り替えるスイッチとを有する半導体集積回路装置において、
   前記バイアス回路が前記第１レシーバへの第１バイアス電位出力と前記各第２レシーバへの第２バイアス電位出力を有し、
   前記第１バイアス電位出力が第１バイアス配線により導出されるとともに、前記第２バイアス電位出力が第２バイアス配線により導出され、
   前記スイッチは前記各第２レシーバに対応した複数個からなり、各スイッチが前記第２バイアス配線と前記各第２レシーバ間に第３バイアス配線により接続されていることを特徴とする半導体集積回路装置。
2. 前記バイアス回路は、前記第１バイアス電位出力として前記第１レシーバを定常状態で動作させる定常バイアス電位を出力する第１バイアス電位生成回路と、前記第２バイアス電位出力として前記スイッチのオン制御から所定期間高バイアス電位を出力するとともに所定期間後に前記第２レシーバを定常状態で動作させる定常バイアス電位を出力する第２バイアス電位生成回路とを有することを特徴とする請求項１記載の半導体集積回路装置。
3. 前記バイアス回路は、前記第１バイアス電位出力として前記第１レシーバを定常状態で動作させる定常バイアス電位を出力する第１バイアス電位生成回路と、前記第２バイアス電位出力として前記第２レシーバを定常状態で動作させる定常バイアス電位を出力する第２バイアス電位生成回路と、前記第２バイアス電位出力として前記スイッチのオン制御から所定期間高バイアス電位として所定電圧のプリチャージ電圧を出力するプリチャージ回路とを有することを特徴とする請求項１記載の半導体集積回路装置。
4. さらに、前記第２バイアス配線とスイッチとの接続点と接地間にコンデンサを接続し、
   前記バイアス回路は、前記第１バイアス電位出力として前記第１レシーバを定常状態で動作させる定常バイアス電位を出力する第１バイアス電位生成回路と、前記第２バイアス電位出力として前記第２レシーバを定常状態で動作させる定常バイアス電位を出力する第２バイアス電位生成回路と有することを特徴とする請求項１記載の半導体集積回路装置。
5. さらに、前記第２バイアス電位出力として前記スイッチのオン制御から所定期間高バイアス電位として所定電圧のプリチャージ電圧を出力する回路が前記第３バイアス配線に接続され、
   前記バイアス回路は、前記第１バイアス電位出力として前記第１レシーバを定常状態で動作させる定常バイアス電位を出力する第１バイアス電位生成回路と、前記第２バイアス電位出力として前記第２レシーバを定常状態で動作させる定常バイアス電位を出力する第２バイアス電位生成回路とを有することを特徴とする請求項１記載の半導体集積回路装置。
6. 表示装置のデータ側駆動回路として用いられることを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路装置。
7. 液晶表示装置のデータ側駆動回路として用いられることを特徴とする請求項６記載の半導体集積回路装置。

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