JP3953363B2 - インターフェース回路およびそれを備えた電子装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はインターフェース回路およびそのインターフェース回路を備えた電子装置に関し、特に複数の半導体集積回路装置間でスタート信号を順次転送するカスケード接続のためのインターフェース回路およびそのインターフェース回路を備えた電子装置に関する。
【０００２】
【従来の技術】
ドットマトリックス型表示装置として、液晶表示装置が、薄型、軽量、低電力という特長から、パソコンなど様々な装置に用いられ、特に画質を高精細に制御するのに有利であるアクティブマトリックス方式のカラー液晶表示装置が主流を占めている。
【０００３】
この種の液晶表示装置の液晶表示モジュールは、図８に示すように、液晶パネル（ＬＣＤパネル）１と、半導体集積回路装置（以下、ＩＣという）からなる制御回路（以下、コントローラという）２と、ＩＣからなる複数個の走査側駆動回路（以下、走査側ドライバという）３およびデータ側駆動回路（以下、データ側ドライバという）４とを具備している。液晶パネル１は、詳細を図示しないが、透明な画素電極および薄膜トランジスタ（ＴＦＴ）を配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなり、スイッチング機能を持つＴＦＴを制御することにより各画素電極に所定の電圧を印加し、各画素電極と対向基板電極との間の電位差により液晶の透過率を変化させて画像を表示するものである。半導体基板上には、各画素電極へ印加する階調電圧を送るデータ線と、ＴＦＴのスイッチング制御信号（走査信号）を送る走査線とが配線されている。
【０００４】
コントローラ２は、入力側がＰＣ（パソコン）５に接続され、出力側が走査側ドライバ３およびデータ側ドライバ４に接続されている。走査側ドライバ３およびデータ側ドライバ４の出力側は、液晶パネル１の走査線およびデータ線にそれぞれ接続されている。走査側ドライバ３およびデータ側ドライバ４は、製造上の制限よりチップサイズが制限され、従って、ＩＣ１個で出力できる走査線およびデータ線に対応する出力数も制限され、液晶パネル１のサイズが大きい場合、それぞれ複数個を液晶パネル１の外周に配置する必要がある。例えばＸＧＡ（１０２４×７６８画素）カラー表示の液晶パネルの場合の各ドライバ３，４のモジュールへの実装は、
▲１▼走査側ドライバ３は、７６８本のゲート線を駆動する必要があり、例えば１９２本分の駆動能力を有する場合、４個必要とし、液晶パネル１の左側外周にカスケード接続で片側配置される。
▲２▼データ側ドライバ４は、１画素をカラー表示するためにデータ線はＲ（赤）、Ｇ（緑）、Ｂ（青）用の３本が必要なため、１０２４×３＝３０７２本のデータ線を駆動する必要があり、例えば、３８４本分の駆動能力を有する場合、８個を必要とし、液晶パネル１の上側外周にカスケード接続で片側配置される。
【０００５】
ＰＣ５から画像データが液晶表示モジュールのコントローラ２に送られ、コントローラ２から走査側ドライバ３には、クロック信号等が各走査側ドライバ３に並列に送られ、垂直同期用のスタート信号ＳＴＶが初段の走査側ドライバ３に送られ、カスケード接続された次段以降の走査側ドライバ３に順次転送されていく。また、コントローラ２からデータ側ドライバ４には、クロック信号等のタイミング信号やデータ信号が各データ側ドライバ４に並列に送られ、水平同期用のスタート信号ＳＴＨが初段のデータ側ドライバ４に送られ、カスケード接続された次段以降のデータ側ドライバ４に順次転送されていく。そして、走査側ドライバ３から各走査線にはパルス状の走査信号が送られ、走査線に印加された走査信号がハイレベルのとき、その走査線につながるＴＦＴが全てオンとなり、そのときデータ側ドライバ４からデータ線に送られた階調電圧が、オンとなったＴＦＴを介して画素電極に印加される。そして、走査信号がローレベルとなり、ＴＦＴがオフ状態に変化すると、画素電極と対向基板電極との電位差は、次の階調電圧が画素電極に印加されるまでの間保持される。そして、各走査線に順次走査信号を送ることにより、全ての画素電極に所定の階調電圧が印加され、フレーム周期で階調電圧の書き替えを行うことにより画像を表示することができる。
【０００６】
上述の液晶表示モジュールへのＰＣ５からの画像データの高速転送には、ＥＭＩ（Electro Magnetic Interference）ノイズを低減するために、ＬＶＤＳ（Low Voltage Differential Signaling）インターフェースが標準インターフェースとして一般的に採用されている。このＬＶＤＳインターフェースは、画像データのパラレル信号をシリアル変換して小振幅差動信号として出力するトランスミッタと、入力された信号をパラレル変換して元の画素データに戻すレシーバとで構成され、トランスミッタはＰＣ５側に配置され、レシーバは液晶表示モジュール側に配置される。ＬＶＤＳレシーバは、コントローラ２に内蔵したものが主流となっている。
【０００７】
一方、液晶表示モジュール内におけるＩＣ間の信号転送において、従来、その振幅が電源電圧（“Ｈ”レベル）とグランド（“Ｌ”レベル）とで変化する２値の電圧信号（以下、全振幅の電圧信号という）を伝送手段とするＣＭＯＳインターフェースが用いられている。画質の高精細化が進むに従い、液晶パネルの画素数も増加し、ＸＧＡからＳＸＧＡ（１２８０×１０２４画素）、ＵＸＧＡ（１６００×１２００画素）の市場も拡大してきており、ＰＣ５からのクロック信号は、ＸＧＡでは、現在６０ＭＨｚ程度であるが、ＵＸＧＡでは１６０ＭＨｚ以上となり、さらにその２倍の３２０ＭＨｚ以上にしようとしており、液晶表示モジュール内のコントローラ２とデータ側ドライバ４間においてもクロック信号やデータ信号等の高速転送が必要であるが、従来のＣＭＯＳインターフェースでは、パラレル伝送方式をとらざるをえず配線本数が増加するという問題があった。また、ＥＭＩノイズを防止するために液晶表示モジュール内の信号配線上に多数のＥＭＩフィルタを必要とするという問題があった。
【０００８】
上述の問題を解決するために、特開２００１−５３５９８号公報に、簡単な回路構成で、ＩＣ間を２本の伝送路の電流差（差動電流信号）を利用して小電圧振幅で信号を伝送することができる高速インターフェース回路技術が開示され、この高速インターフェース回路は、日本電気株式会社よりＣＭＡＤＳ（Current Mode Advanced Differential Signaling）として商標登録されている。
【０００９】
以下に、上記公報に開示のインターフェース回路について、一例を図９を参照して説明する。この例のインターフェース回路は、送信側のＩＣ２１を構成するトランスミッタ２３と、受信側のＩＣ２２を構成するレシーバ２４とから概略構成されており、トランスミッタ２３とレシーバ２４とはプリント基板上に形成された伝送路２５ａ及び２５ｂによって接続されている。
【００１０】
トランスミッタ２３は、インバータ２６及び２７と、オープンドレイン型のＮチャネルのＭＯＳトランジスタ２８及び２９とから概略構成されている。インバータ２６は、２値の入力信号ＶＩを反転して出力し、インバータ２７は、インバータ２６の出力信号を反転して出力する。ＭＯＳトランジスタ２８は、ゲートがインバータ２６の出力端に接続され、ソースが接地され、ドレインがＩＣ２１の出力端子３０ａに接続されており、インバータ２６の出力信号によってオンされた時、伝送路２５ａを介してレシーバ２４から供給された電流をグランドへ流す。一方、ＭＯＳトランジスタ２９は、ゲートがインバータ２７の出力端に接続され、ソースが接地され、ドレインがＩＣ２１の出力端子３０ｂに接続されており、インバータ２７の出力信号によってオンされた時、伝送路２５ｂを介してレシーバ２４から供給された電流をグランドへ流す。
【００１１】
レシーバ２４は、特開２００１−５３５９８号公報では、複数の実施例が示されており、具体例を図示しないが、トランスミッタ２３のＭＯＳトランジスタ２８がオンしたとき、入力端子３６ａを介して伝送路２５ａに所定値の電流を供給する第１の電流供給手段と、ＭＯＳトランジスタ２９がオンしたとき、入力端子３６ｂを介して伝送路２５ｂに所定値の電流を供給する第２の電流供給手段とを有し、第１または第２の電流供給手段において電流供給の有無に応じて発生する電圧の変化を２値の出力信号ＶＯとして出力する構成となっている。
【００１２】
次に、上記構成のインターフェース回路の動作について図１０を参照して説明する。図１０（ａ）〜（ｄ）に示すように、時刻Ｔ１の直前において、入力信号ＶＩは“Ｌ”レベルであるため、ＭＯＳトランジスタ２８はオン状態、ＭＯＳトランジスタ２９はオフ状態であり、レシーバ２４の第１の電流供給手段からはＭＯＳトランジスタ２８を介してグランドに所定値の電流が流れているが、レシーバ２４の第２の電流供給手段からはＭＯＳトランジスタ２９を介してグランドにほとんど電流が流れていない。このため、ＩＣ２１の出力端子３０ａにおける電圧Ｖａ、すなわち、ＭＯＳトランジスタ２８のドレイン電圧は、ＭＯＳトランジスタ２８のオン抵抗分の電圧しか無く、０ｖに近い、例えば、０．２ｖ（以下、“ＳＬ”レベルという）、ＩＣ２１の出力端子３０ｂにおける電圧Ｖｂ、すなわち、ＭＯＳトランジスタ２９のドレイン電圧は、電源電圧、例えば３．３ｖより低い電圧、例えば１．０Ｖ（以下、“ＳＨ”レベルという）であり、出力信号ＶＯは“Ｌ”レベルである。
【００１３】
まず、図１０（ａ）に示すように、時刻Ｔ１に入力信号ＶＩが"Ｈ"レベルに立ち上がると、インバータ２６の出力信号は"Ｌ"レベルに立ち下がるので、ＭＯＳトランジスタ２８はオフし、レシーバ２４の第１の電流供給手段から入力端子３６ａ、伝送路２５ａ及びＭＯＳトランジスタ２８を経てグランドにはほとんど電流が流れない。このとき、出力端子電圧Ｖａは、図１０（ｂ）に示すように、“ＳＬ”レベルから“ＳＨ”レベルに移行する。これに対し、インバータ２６の出力信号が"Ｌ"レベルに立ち下がると、インバータ２７の出力信号は"Ｈ"レベルに立ち上がるので、ＭＯＳトランジスタ２９はオンし、レシーバ２４の第２の電流供給手段から入力端子３６ｂ、伝送路２５ｂ及びＭＯＳトランジスタ２９を経てグランドに所定値の電流が流れる。このとき、出力端子電圧Ｖｂは、図１０（ｃ）に示すように、“ＳＨ”レベルから“ＳＬ”レベルに移行する。以上のようにして、伝送路２５ａ及び２５ｂに小電圧振幅の差動電流信号が流れ、出力端子電圧ＶａとＶｂとが逆転すると、レシーバ２４でこの差動電流信号から全振幅の電圧信号への変換が行われ、出力信号ＶＯとして、図１０（ｄ）に示すように、時刻Ｔ１から比較的長い時間ｔｄ１だけ遅延した時刻Ｔ２に"Ｈ"レベルに立ち上がる。
【００１４】
次に、図１０（ａ）に示すように、時刻Ｔ３に入力信号ＶＩが"Ｌ"レベルに立ち下がると、インバータ２６の出力信号は"Ｈ"レベルに立ち上がるので、ＭＯＳトランジスタ２８はオンし、レシーバ２４の第１の電流供給手段から入力端子３６ａ、伝送路２５ａ及びＭＯＳトランジスタ２８を経てグランドに所定値の電流が流れる。このとき、出力端子電圧Ｖａは、図１０（ｂ）に示すように、“ＳＨ”レベルから“ＳＬ”レベルに移行する。これに対し、インバータ２６の出力信号が"Ｈ"レベルに立ち上がると、インバータ２７の出力信号は"Ｌ"レベルに立ち下がるので、ＭＯＳトランジスタ２９はオフし、レシーバ２４の第２の電流供給手段から入力端子３６ｂ、伝送路２５ｂ及びＭＯＳトランジスタ２９を経てグランドにはほとんど電流が流れない。このとき、出力端子電圧Ｖｂは、図１０（ｃ）に示すように、“ＳＬ”レベルから“ＳＨ”レベルに移行する。以上のようにして、伝送路２５ａ及び２５ｂに小電圧振幅の差動電流信号が流れ、出力端子電圧ＶａとＶｂとが再び逆転すると、レシーバ２４でこの差動電流信号から全振幅の電圧信号への変換が行われ、出力信号ＶＯとして、図１０（ｄ）に示すように、時刻Ｔ３から立ち上がり時とほぼ同じ時間ｔｄ１だけ遅延した時刻Ｔ４に"Ｌ"レベルに立ち下がる。
【００１５】
このインターフェース回路によれば、簡単な回路構成で、ＩＣ間を２本の伝送路の電流差（差動電流信号）を利用して小電圧振幅で信号を伝送することができ、ＥＭＩを低減することができる。
【００１６】
次に、上述のＣＭＡＤＳインターフェース回路を図８に示す液晶表示モジュールのコントローラ２からデータ側ドライバ４への各種信号の転送に用いた場合について、コントローラ２と、データ側ドライバ４と、コントローラ２からデータ側ドライバ４への各種信号線とを図１１に示して説明する。データ側ドライバ４は、液晶パネル１の上側外周に沿って８個（Ａ、Ｂ、…、Ｈ）で配列され、コントローラ２から各種信号が次のように転送される。クロック信号ＣＬＫおよびデータ信号ＤＡは、次のように、コントローラ２から各データ側ドライバ４に並列に転送される。コントローラ２にそれぞれの信号の出力用として設けられたトランスミッタ２３とデータ側ドライバ４にそれぞれの信号の入力用として設けられたレシーバ２４とを介して送受信される。また、ラッチ信号ＳＴＢおよび極性信号ＰＯＬは、従来通りＣＭＯＳインターフェースを用いてコントローラ２から各データ側ドライバ４に並列に転送される。
【００１７】
スタート信号ＳＴＨは、次のように、コントローラ２から初段のデータ側ドライバＡに送られ、カスケード接続された次段以降のデータ側ドライバＢ、Ｃ、…、Ｈに順次転送されていく。コントローラ２からのスタート信号ＳＴＨのタイミングは、コントローラ２から各データ側ドライバ４に並列に転送されるのと同じクロック信号ＣＬＫに基づいてコントローラ２で決定されている。従って、コントローラ２から初段のデータ側ドライバＡへのスタート信号ＳＴＨの転送は、電源電圧や周囲温度などの条件が変化した場合にもクロック信号ＣＬＫとのタイミング差を許容時間内に抑えるために、クロック信号ＣＬＫがコントローラ２から各データ側ドライバ４に並列に転送されるのと同条件が要求される。そのため、コントローラ２から初段のデータ側ドライバＡへのスタート信号ＳＴＨの転送は、クロック信号ＣＬＫおよびデータ信号ＤＡと同様に、ＣＭＡＤＳインターフェース回路を用いる必要があり、コントローラ２はスタート信号出力用としてもトランスミッタ２３を設け、データ側ドライバ４はスタート信号入力用としてもレシーバ２４を設けて、このトランスミッタ２３とレシーバ２４を介して行われる。また、カスケード接続された次段以降のデータ側ドライバＢ、Ｃ、…、Ｈへのスタート信号ＳＴＨの転送は、データ側ドライバ４にスタート信号入力用として設けられたレシーバ２４を介して行われ、そのためにこのレシーバ２４に対応するスタート信号出力用としてのトランスミッタ２３をデータ側ドライバ４に設けて、このトランスミッタ２３とレシーバ２４を介して行われる。
【００１８】
次に、データ側ドライバ４のカスケード接続における動作を図１２を参照して説明する。コントローラ２からスタート信号ＳＴＨが初段のデータ側ドライバＡに入力される。すると、スタート信号ＳＴＨは、データ側ドライバＡのレシーバ２４からの出力ＶＯとして、時刻ｔ１に “Ｈ”レベルとなり、この“Ｈ”レベルがデータ側ドライバＡの図示しないスタート信号読込み回路に供給され、時刻ｔ２にクロック信号ＣＬＫのパルスａの立ち上がりエッジで読込まれる。この読込まれたスタート信号ＳＴＨは、データ側ドライバＡの図示しないシフトレジスタに供給され、クロック信号ＣＬＫの後続のパルスの立ち上がりエッジでシフトレジスタの縦続接続されたフリップフロップを順次シフトされる。そして、シフトされたスタート信号ＳＴＨは、データ側ドライバＡのトランスミッタ２３の入力ＶＩとして、時刻ｔ３のクロック信号ＣＬＫのパルスｂの立ち上がりエッジからわずか遅れて“Ｈ”レベルとなり、次段のデータ側ドライバＢに転送され、データ側ドライバＢのレシーバ２４からの出力ＶＯとして、データ側ドライバＡのトランスミッタ２３の入力ＶＩが“Ｈ”レベルとなってから時間ｔｄ１だけ遅延した時刻ｔ４に “Ｈ”レベルとなる。そして、データ側ドライバＡと同様に、この“Ｈ”レベルが時刻ｔ５にクロック信号ＣＬＫのパルスｃの立ち上がりエッジで読込まれ、以下同様の動作を最終段のデータ側ドライバＨまで行う。そしてデータ側ドライバＨまでの転送が完了すると、再度スタート信号ＳＴＨがデータ側ドライバＡに送られることで、同様の動作が開始される。尚、図示しないが、各データ側ドライバ４のレシーバ２４とトランスミッタ２３間に配置されるシフトレジスタは、シフトレジスタの後段に配置されるデータレジスタに、スタート信号ＳＴＨがレシーバ２４から出力されてからトランスミッタ２３に供給されるまでの期間に、データレジスタにデータを読み込むための信号をシフトレジスタの縦続接続されたフリップフロップから順次出力する。
【００１９】
【発明が解決しようとする課題】
ところで、上述のデータ側ドライバ４のカスケード接続において、カスケード接続の前段側のデータ側ドライバ４のトランスミッタ２３に入力されたスタート信号ＳＴＨは、後段のデータ側ドライバ４のレシーバ２４から時間ｔｄ１だけ遅延して出力される。この遅延時間ｔｄ１はスタート信号ＳＴＨのパルス幅に対して比較的長く、そのため、カスケード接続の後段側のデータ側ドライバ４において、スタート信号ＳＴＨとクロック信号ＣＬＫとのセットアップ時間等を考慮すると、スタート信号ＳＴＨが時刻ｔ４に“Ｈ”レベルになってからクロック信号ＣＬＫのパルスｃの立ち上がりエッジまでの時間に余裕が無くなり、スタート信号ＳＴＨの“Ｈ”レベルをクロック信号ＣＬＫの立ち上がりエッジで読込むことが正常にできなくなる虞があり、スタート信号ＳＴＨのデータ側ドライバ４間の転送が不確実となるという問題がある。また、各データ側ドライバ４のレシーバ２４で発生する消費電力をさらに低減したい。
【００２０】
したがって本発明の目的は、複数のカスケード接続された半導体集積回路装置間でスタート信号ＳＴＨの転送が低消費電力で確実に行われるインターフェース回路およびその回路を備えた電子装置を提供することである。
【００２１】
【課題を解決するための手段】
本発明のインターフェース回路は、第１の半導体集積回路装置より差動電流信号で供給されカスケード接続された複数の第２の半導体集積回路装置間を順次転送されるスタート信号が、カスケード接続の前段側の第２の半導体集積回路装置に転送されてからカスケード接続の後段側の第２の半導体集積回路装置に転送されるまでの期間に、前段側の第２の半導体集積回路装置にデータが読み込まれるカスケード接続のインターフェース回路において、第２の半導体集積回路装置が、後段側の第２の半導体集積回路装置へスタート信号として２値の第１の電圧信号を出力するバッファと、スタート信号として差動電流信号入力を２値の第２の電圧信号に変換する受信部と、前段側の第２の半導体集積回路装置からの第１の電圧信号または第２の電圧信号の一方を出力する切換スイッチとを有することを特徴とする。
上記インターフェース回路において、切換スイッチが第１の電圧信号を出力するように制御されているとき、受信部が動作停止制御されることを特徴とする。本発明の電子装置は、第１の半導体集積回路装置より供給されカスケード接続された複数の第２の半導体集積回路装置間を順次転送されるスタート信号が、カスケード接続の前段側の第２の半導体集積回路装置に転送されてからカスケード接続の後段側の第２の半導体集積回路装置に転送されるまでの期間に、前段側の第２の半導体集積回路装置にデータが読み込まれる電子装置において、第１の半導体集積回路装置が、スタート信号として差動電流信号を出力する送信部を有し、第２の半導体集積回路装置が、後段側の第２の半導体集積回路装置へスタート信号として２値の第１の電圧信号を出力するバッファと、スタート信号として差動電流信号入力を２値の第２の電圧信号に変換する受信部と、前段側の第２の半導体集積回路装置からの第１の電圧信号または第２の電圧信号の一方を出力する切換スイッチとを有し、切換スイッチが、各第２の半導体集積回路装置のうち初段の第２の半導体集積回路装置において、第２の電圧信号を出力するように制御され、次段以降の第２の半導体集積回路装置において、第１の電圧信号を出力するように制御されることを特徴とする。
上記電子装置において、切換スイッチが第１の電圧信号を出力するように制御されているとき、受信部が動作停止制御されることを特徴とする。
上記電子装置において、送信部が、第１の半導体集積回路装置内で生成された２値のスタート信号に応じて交互にオンする第１及び第２のスイッチング手段を有し、受信部が、第１のスイッチング手段と第１の伝送路を介して接続され、第１のスイッチング手段がオンしたとき、第１の伝送路に所定値の電流を供給する第１の電流供給手段と、第２のスイッチング手段と第２の伝送路を介して接続され、第２のスイッチング手段がオンしたとき、第２の伝送路に所定値の電流を供給する第２の電流供給手段とを有し、第１又は第２の電流供給手段において電流供給の有無に応じて発生する電圧の変化を第２の電圧信号として出力することを特徴とする。
表示装置として用いられ、第１の半導体集積回路装置が制御回路であり、第２の半導体集積回路装置がデータ側駆動回路であることを特徴とする。
上記表示装置は、液晶表示装置として用いられることを特徴とする。
【００２２】
【発明の実施の形態】
本発明の特徴は、データ側ドライバのスタート信号入力用回路を１つのＩＣ内でＣＭＡＤＳインターフェース回路用とＣＭＯＳインターフェース回路用とで切換え可能としたことにある。上述したように、コントローラから初段のデータ側ドライバへのスタート信号ＳＴＨの転送は、クロック信号ＣＬＫおよびデータ信号ＤＡと同様に、ＣＭＡＤＳインターフェース回路を用いる必要があるが、カスケード接続された次段以降のデータ側ドライバへのスタート信号ＳＴＨの転送は、データ側ドライバに入力されたクロック信号ＣＬＫに同期して、前段データ側ドライバから出力されるため、コントローラから出力される信号とタイミングをあわせる必要がなく、ＣＭＯＳインターフェース回路を用いても問題を生じないため、内部回路を切り替えてＣＭＯＳインターフェース回路を用いることを可能としている。
【００２３】
以下に、本発明の一実施例について、図１を参照して説明する。尚、図８と同一のものは同一符号を付して、その説明を省略する。液晶表示装置の液晶表示モジュールは、液晶パネル１と、第１の半導体集積回路装置としてのコントローラ２と、複数個の走査側ドライバ３および第２の半導体集積回路装置としてのデータ側ドライバ４０とを具備している。
【００２４】
データ側ドライバ４０は、スタート信号ＳＴＨに対するインターフェース回路以外は、従来と同様のインターフェース回路を有し、スタート信号ＳＴＨに対するインターフェース回路として、図２に示すように、バッファ４３と、レシーバ４４と、切換スイッチ４５と、入力端子３６ａ、３６ｂと、出力端子４６と、インターフェースモード（以降、ＩＦＭという）選択端子４７とを備えている。バッファ４３は、データ側ドライバ４０の内部のシフトレジスタ（図示せず）から転送されてきた２値のスタート信号が、入力信号ＶＩとして供給され、バッファリング後に全振幅の電圧信号のまま、第１の電圧信号として出力端子４６に出力される。レシーバ４４は、コントローラ２で２値のスタート信号から変換された差動電流信号が、入力端子３６ａ、３６ｂを介して供給され全振幅の電圧信号に変換されて、第２の電圧信号として出力される。切換スイッチ４５は、前段のデータ側ドライバ４０からの第１の電圧信号が入力端子３６ａを介して供給可能とされるとともに、レシーバ４４の第２の電圧信号が供給可能とされて、第１の電圧信号または第２の電圧信号の一方が選択されて出力信号ＶＯとして出力される。レシーバ４４は、図９に示すレシーバ２４と同様の回路機能の外に、切換スイッチ４５が第１の電圧信号を選択しているときに動作を停止する機能を有している。これにより動作が停止されたレシーバ４４での消費電力を零にすることができる。レシーバ４４および切換スイッチ４５は、ＩＦＭ選択端子４７の電位レベルにより制御され、“Ｈ”レベルのとき、切換スイッチ４５が第２の電圧信号を選択するとともに、レシーバ４４が動作状態となり、“Ｌ”レベルのとき、切換スイッチ４５が第１の電圧信号を選択するとともに、レシーバ４４が動作停止状態となる。
【００２５】
図１に示す液晶表示モジュールのコントローラ２からデータ側ドライバ４０への各種信号の転送について、コントローラ２と、データ側ドライバ４０と、コントローラ２からデータ側ドライバ４０への各種信号線とを図３に示して説明する。データ側ドライバ４０は、液晶パネル１の横辺に沿って８個（Ａ、Ｂ、…、Ｈ）で配列され、コントローラ２から各種信号が次のように転送される。クロック信号ＣＬＫおよびデータ信号ＤＡは、従来と同様に、コントローラ２にそれぞれの信号の出力用として設けられたトランスミッタ２３とデータ側ドライバ４０にそれぞれの信号の入力用として設けられたレシーバ２４とを介して送受信される。また、ラッチ信号ＳＴＢおよび極性信号ＰＯＬは、従来と同様にＣＭＯＳインターフェースを用いてコントローラ２から各データ側ドライバ４０に並列に転送される。
【００２６】
スタート信号ＳＴＨは、次のように、コントローラ２から初段のデータ側ドライバＡに送られ、カスケード接続された次段以降のデータ側ドライバＢ、Ｃ、…、Ｈに順次転送されていく。初段のデータ側ドライバＡは、図４に示すように、入力端子３６ａおよび３６ｂがコントローラ２の出力端子３０ａおよび３０ｂに伝送路２５ａおよび２５ｂでそれぞれ接続され、ＩＦＭ選択端子４７の電位レベルが“Ｈ”レベルに設定される。これにより、レシーバ４４が動作状態となり、切換スイッチ４５がレシーバ４４からの出力である第２の電圧信号を出力信号ＶＯとして出力することができ、コントローラ２のトランスミッタ２３と、初段のデータ側ドライバＡのレシーバ４４とで図９に示すＣＭＡＤＳインターフェース回路を構成する。従って、スタート信号ＳＴＨは、従来と同様に、コントローラ２から初段のデータ側ドライバＡへＣＭＡＤＳインターフェース回路を介して送られる。
【００２７】
次に、前段側のデータ側ドライバ４０と後段側のデータ側ドライバ４０、例えば、ＡとＢは、図５に示すように、データ側ドライバＡの出力端子４６がデータ側ドライバＢの入力端子３６ａに伝送路４８で接続され、データ側ドライバＢのＩＦＭ選択端子４７の電位レベルが“Ｌ”レベルに設定される。これにより、データ側ドライバＢのレシーバ４４が不動作状態となりバイパスされて、切換スイッチ４５がデータ側ドライバＡのバッファ４３からの出力である第１の電圧信号を出力信号ＶＯとして出力することができ、データ側ドライバＡのバッファ４３とデータ側ドライバ４０Ｂのレシーバ４４のバイパスとでＣＭＯＳインターフェース回路を構成する。このとき、データ側ドライバＢのレシーバ４４は不動作状態となっているので、このレシーバ４４での電力消費はない。従って、スタート信号ＳＴＨは、前段側のデータ側ドライバ４０から後段側のデータ側ドライバ４０へＣＭＯＳインターフェース回路を介して順次転送されていく。また、次段以降のデータ側ドライバＢ、Ｃ、…、Ｈのレシーバ４４は不動作状態となっているので、これらのレシーバ４４での電力消費はない。
【００２８】
次に、上述のデータ側ドライバＡとデータ側ドライバＢ間のＣＭＯＳインターフェース回路の動作について図６を参照して説明する。図６（ａ）〜（ｃ）に示すように、時刻Ｔ１の直前において、入力信号ＶＩは“Ｌ”レベルであるため、出力端子４６の電圧Ｖａと切換スイッチ４５からの出力信号ＶＯとは“Ｌ”レベルである。
まず、図６（ａ）に示すように、時刻Ｔ１に入力信号ＶＩが"Ｈ"レベルに立ち上がると、全振幅の電圧信号のまま、バッファ４３を経て出力端子４６に伝送され、出力端子４６の端子電圧Ｖａとして、図６（ｂ）に示すように、時刻Ｔ１から少し遅延して“Ｈ”レベルになる。そして、この入力信号ＶＩは、さらに、全振幅の電圧信号のまま、伝送路４８、入力端子３６ａ、及び切換スイッチ４５を経て伝送され、出力信号ＶＯとして、図６（ｃ）に示すように、時刻Ｔ１から時間ｔｄ２だけ遅延した時刻Ｔ２に“Ｈ”レベルになる。この時、従来技術のようにトランスミッタ２３とレシーバ２４における差動電流信号から全振幅の電圧信号への変換を行う必要がなく、入力信号VIを全振幅の電圧信号のまま、バッファ４３、切り替えスイッチ４６を介して出力信号ＶＯとできるため、図１０に示した時間ｔｄ１より遅延時間ｔｄ２を小さく抑えることができる。
次に、図６（ａ）に示すように、時刻Ｔ３に入力信号ＶＩが"Ｌ"レベルに立ち下がると、バッファ４３、出力端子４６、伝送路４８、入力端子３６ａ、及び切換スイッチ４５を経て伝送され、出力信号ＶＯとして、図６（ｃ）に示すように、時刻Ｔ３から立ち上がり時とほぼ同じ時間ｔｄ２だけ遅延した時刻Ｔ４に"Ｌ"レベルに立ち下がる。
【００２９】
以上に説明したように、データ側ドライバ４０をカスケード接続する場合、カスケード接続の前段側のデータ側ドライバ４０のバッファ４３からの第１の電圧信号をレシーバ４４を介さずに出力信号ＶＯとして直接転送するため、図９で示したインターフェース回路の遅延時間ｔｄ１より短い遅延時間ｔｄ２でスタート信号ＳＴＨを出力させることができる。また、このとき、次段以降のデータ側ドライバＢ、Ｃ、…、Ｈのレシーバ４４は不動作状態となっているので、これらのレシーバ４４での電力消費を零にすることができる。
【００３０】
次に、上述のデータ側ドライバ４０を用いたカスケード接続におけるスタート信号の転送動作をクロック信号との関係で図７を参照して説明する。コントローラ２からスタート信号ＳＴＨが初段のデータ側ドライバＡに入力される。すると、スタート信号ＳＴＨは、データ側ドライバＡのレシーバ４４からの出力信号ＶＯとして、時刻ｔ１に “Ｈ”レベルとなり、この“Ｈ”レベルがデータ側ドライバＡの図示しないスタート信号読込み回路に供給され、時刻ｔ２にクロック信号ＣＬＫのパルスａの立ち上がりエッジで読込まれる。この読込まれたスタート信号ＳＴＨは、データ側ドライバＡの図示しないシフトレジスタに供給され、クロック信号ＣＬＫの後続のパルスの立ち上がりエッジでシフトレジスタの縦続接続されたフリップフロップを順次シフトされる。そして、シフトされたスタート信号ＳＴＨは、データ側ドライバＡのバッファ４３の入力ＶＩとして、時刻ｔ３のクロック信号ＣＬＫのパルスｂの立ち上がりエッジからわずか遅れて“Ｈ”レベルとなり、次段のデータ側ドライバＢに転送され、データ側ドライバＢのレシーバ４４からの出力ＶＯとして、データ側ドライバＡのバッファ４３の入力ＶＩが“Ｈ”レベルとなってから時間ｔｄ２だけ遅延した時刻ｔ４に “Ｈ”レベルとなる。そして、データ側ドライバＡと同様に、この“Ｈ”レベルが時刻ｔ５にクロック信号ＣＬＫのパルスｃの立ち上がりエッジで読込まれ、以下同様の動作を最終段のデータ側ドライバＨまで行う。そしてデータ側ドライバＨまでの転送が完了すると、再度スタート信号ＳＴＨがデータ側ドライバＡに送られることで、同様の動作が開始される。尚、図示しないが、各データ側ドライバ４０のレシーバ４４とバッファ４３間に配置されるシフトレジスタは、シフトレジスタの後段に配置されるデータレジスタに、スタート信号ＳＴＨがレシーバ４４から出力されてからバッファ４３に供給されるまでの期間に、データレジスタにデータを読み込むための信号をシフトレジスタの縦続接続されたフリップフロップから順次出力する。
【００３１】
以上に説明したように、データ側ドライバ４０をカスケード接続する場合、データ側ドライバ４０に含まれる切換スイッチ４５により、初段のデータ側ドライバＡのレシーバ４４をコントローラ２のトランスミッタ２３とでＣＭＡＤＳインターフェース回路として構成し、次段以降のデータ側ドライバＢ、Ｃ、…、Ｈのレシーバ４４のバイパス回路を各前段のデータ側ドライバＡ、Ｂ、…、Ｇのバッファ４３とでＣＭＯＳインターフェース回路として構成するので、カスケード接続におけるスタート信号の遅延をＣＭＡＤＳインターフェース回路より小さくでき、カスケード接続の後段側のデータ側ドライバ４０において、スタート信号ＳＴＨをクロック信号ＣＬＫの立ち上がりエッジで正常に読込むことができる。また、次段以降のデータ側ドライバＢ、Ｃ、…、Ｈは、レシーバ４４がＩＦＭ選択端子４７の電位レベル＝“Ｌ”レベルに設定されることにより動作停止制御されるので、これらのレシーバ４４での電力消費を零にすることができ、液晶表示装置での消費電力を削減することができる。
【００３２】
尚、上記実施例では、レシーバとして、ＣＭＡＤＳインターフェース回路のレシーバを例に説明したが、これに限定されず、小振幅差動信号を全振幅の電圧信号に変換可能なレシーバであれば適用可能である。また、液晶表示装置を例として説明したが、これに限定されることなく、データが高速転送される他の表示装置のデータ側駆動回路間をカスケード接続してスタート信号を転送するインターフェース回路にも用いることができる。また、さらに、表示装置に限定されることなく、データが高速転送される他の電子装置において、半導体集積回路装置間をカスケード接続してスタート信号を転送するインターフェース回路にも用いることができる。
【００３３】
【発明の効果】
以上説明したように本発明によれば、半導体集積回路装置を複数使用し、半導体集積回路装置間をカスケード接続によりスタート信号を転送する時、カスケード接続の前段の半導体集積回路装置のバッファと、後段の半導体集積回路装置の受信部のバイパス回路とでＣＭＯＳインターフェース回路を構成するから、後段の半導体集積回路装置でのスタート信号入力の遅延が小さくなり、スタート信号の確実な転送が可能になり安定した動作が保証される。また、カスケード接続の後段の半導体集積回路装置の受信部が動作停止制御されるので電子装置の消費電力を削減することができる。
【図面の簡単な説明】
【図１】 本発明の一実施例の液晶表示装置の回路を示す回路図。
【図２】 図１に示すデータ側ドライバのカスケード接続に用いられるインターフェース回路の構成を示す回路図。
【図３】 図１に示すコントローラとデータ側ドライバ間の各種信号の転送を説明する図。
【図４】 図３に示すコントローラと初段のデータ側ドライバＡ間のインターフェース回路の構成を示す回路図。
【図５】 図３に示す初段および次段のデータ側ドライバＡ、Ｂ間のインターフェース回路の構成を示す回路図。
【図６】 図５のインターフェース回路の動作を説明するための波形図。
【図７】 図３に示すデータ側ドライバのカスケード接続におけるスタート信号の入出力の波形図。
【図８】 従来の液晶表示装置の回路を示す回路図。
【図９】 特開2001−53598号公報に開示されたインターフェース回路の構成を示す回路図。
【図１０】 図９のインターフェース回路の動作を説明するための波形図。
【図１１】 図８に示すコントローラとデータ側ドライバ間の各種信号の転送を説明する図。
【図１２】 図１１に示すデータ側ドライバのカスケード接続におけるスタート信号の入出力の波形図。
【符号の説明】
１ 液晶パネル
２ コントローラ（制御回路；第１の半導体集積回路装置）
２３ トランスミッタ（送信部）
２５ａ、２５ｂ 伝送路
４０ データ側ドライバ（データ側駆動回路；第２の半導体集積回路装置）
４３ バッファ
４４ レシーバ（受信部）
４５ 切換スイッチ
【発明の属する技術分野】
本発明はインターフェース回路およびそのインターフェース回路を備えた電子装置に関し、特に複数の半導体集積回路装置間でスタート信号を順次転送するカスケード接続のためのインターフェース回路およびそのインターフェース回路を備えた電子装置に関する。
【０００２】
【従来の技術】
ドットマトリックス型表示装置として、液晶表示装置が、薄型、軽量、低電力という特長から、パソコンなど様々な装置に用いられ、特に画質を高精細に制御するのに有利であるアクティブマトリックス方式のカラー液晶表示装置が主流を占めている。
【０００３】
この種の液晶表示装置の液晶表示モジュールは、図８に示すように、液晶パネル（ＬＣＤパネル）１と、半導体集積回路装置（以下、ＩＣという）からなる制御回路（以下、コントローラという）２と、ＩＣからなる複数個の走査側駆動回路（以下、走査側ドライバという）３およびデータ側駆動回路（以下、データ側ドライバという）４とを具備している。液晶パネル１は、詳細を図示しないが、透明な画素電極および薄膜トランジスタ（ＴＦＴ）を配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなり、スイッチング機能を持つＴＦＴを制御することにより各画素電極に所定の電圧を印加し、各画素電極と対向基板電極との間の電位差により液晶の透過率を変化させて画像を表示するものである。半導体基板上には、各画素電極へ印加する階調電圧を送るデータ線と、ＴＦＴのスイッチング制御信号（走査信号）を送る走査線とが配線されている。
【０００４】
コントローラ２は、入力側がＰＣ（パソコン）５に接続され、出力側が走査側ドライバ３およびデータ側ドライバ４に接続されている。走査側ドライバ３およびデータ側ドライバ４の出力側は、液晶パネル１の走査線およびデータ線にそれぞれ接続されている。走査側ドライバ３およびデータ側ドライバ４は、製造上の制限よりチップサイズが制限され、従って、ＩＣ１個で出力できる走査線およびデータ線に対応する出力数も制限され、液晶パネル１のサイズが大きい場合、それぞれ複数個を液晶パネル１の外周に配置する必要がある。例えばＸＧＡ（１０２４×７６８画素）カラー表示の液晶パネルの場合の各ドライバ３，４のモジュールへの実装は、
▲１▼走査側ドライバ３は、７６８本のゲート線を駆動する必要があり、例えば１９２本分の駆動能力を有する場合、４個必要とし、液晶パネル１の左側外周にカスケード接続で片側配置される。
▲２▼データ側ドライバ４は、１画素をカラー表示するためにデータ線はＲ（赤）、Ｇ（緑）、Ｂ（青）用の３本が必要なため、１０２４×３＝３０７２本のデータ線を駆動する必要があり、例えば、３８４本分の駆動能力を有する場合、８個を必要とし、液晶パネル１の上側外周にカスケード接続で片側配置される。
【０００５】
ＰＣ５から画像データが液晶表示モジュールのコントローラ２に送られ、コントローラ２から走査側ドライバ３には、クロック信号等が各走査側ドライバ３に並列に送られ、垂直同期用のスタート信号ＳＴＶが初段の走査側ドライバ３に送られ、カスケード接続された次段以降の走査側ドライバ３に順次転送されていく。また、コントローラ２からデータ側ドライバ４には、クロック信号等のタイミング信号やデータ信号が各データ側ドライバ４に並列に送られ、水平同期用のスタート信号ＳＴＨが初段のデータ側ドライバ４に送られ、カスケード接続された次段以降のデータ側ドライバ４に順次転送されていく。そして、走査側ドライバ３から各走査線にはパルス状の走査信号が送られ、走査線に印加された走査信号がハイレベルのとき、その走査線につながるＴＦＴが全てオンとなり、そのときデータ側ドライバ４からデータ線に送られた階調電圧が、オンとなったＴＦＴを介して画素電極に印加される。そして、走査信号がローレベルとなり、ＴＦＴがオフ状態に変化すると、画素電極と対向基板電極との電位差は、次の階調電圧が画素電極に印加されるまでの間保持される。そして、各走査線に順次走査信号を送ることにより、全ての画素電極に所定の階調電圧が印加され、フレーム周期で階調電圧の書き替えを行うことにより画像を表示することができる。
【０００６】
上述の液晶表示モジュールへのＰＣ５からの画像データの高速転送には、ＥＭＩ（Electro Magnetic Interference）ノイズを低減するために、ＬＶＤＳ（Low Voltage Differential Signaling）インターフェースが標準インターフェースとして一般的に採用されている。このＬＶＤＳインターフェースは、画像データのパラレル信号をシリアル変換して小振幅差動信号として出力するトランスミッタと、入力された信号をパラレル変換して元の画素データに戻すレシーバとで構成され、トランスミッタはＰＣ５側に配置され、レシーバは液晶表示モジュール側に配置される。ＬＶＤＳレシーバは、コントローラ２に内蔵したものが主流となっている。
【０００７】
一方、液晶表示モジュール内におけるＩＣ間の信号転送において、従来、その振幅が電源電圧（“Ｈ”レベル）とグランド（“Ｌ”レベル）とで変化する２値の電圧信号（以下、全振幅の電圧信号という）を伝送手段とするＣＭＯＳインターフェースが用いられている。画質の高精細化が進むに従い、液晶パネルの画素数も増加し、ＸＧＡからＳＸＧＡ（１２８０×１０２４画素）、ＵＸＧＡ（１６００×１２００画素）の市場も拡大してきており、ＰＣ５からのクロック信号は、ＸＧＡでは、現在６０ＭＨｚ程度であるが、ＵＸＧＡでは１６０ＭＨｚ以上となり、さらにその２倍の３２０ＭＨｚ以上にしようとしており、液晶表示モジュール内のコントローラ２とデータ側ドライバ４間においてもクロック信号やデータ信号等の高速転送が必要であるが、従来のＣＭＯＳインターフェースでは、パラレル伝送方式をとらざるをえず配線本数が増加するという問題があった。また、ＥＭＩノイズを防止するために液晶表示モジュール内の信号配線上に多数のＥＭＩフィルタを必要とするという問題があった。
【０００８】
上述の問題を解決するために、特開２００１−５３５９８号公報に、簡単な回路構成で、ＩＣ間を２本の伝送路の電流差（差動電流信号）を利用して小電圧振幅で信号を伝送することができる高速インターフェース回路技術が開示され、この高速インターフェース回路は、日本電気株式会社よりＣＭＡＤＳ（Current Mode Advanced Differential Signaling）として商標登録されている。
【０００９】
以下に、上記公報に開示のインターフェース回路について、一例を図９を参照して説明する。この例のインターフェース回路は、送信側のＩＣ２１を構成するトランスミッタ２３と、受信側のＩＣ２２を構成するレシーバ２４とから概略構成されており、トランスミッタ２３とレシーバ２４とはプリント基板上に形成された伝送路２５ａ及び２５ｂによって接続されている。
【００１０】
トランスミッタ２３は、インバータ２６及び２７と、オープンドレイン型のＮチャネルのＭＯＳトランジスタ２８及び２９とから概略構成されている。インバータ２６は、２値の入力信号ＶＩを反転して出力し、インバータ２７は、インバータ２６の出力信号を反転して出力する。ＭＯＳトランジスタ２８は、ゲートがインバータ２６の出力端に接続され、ソースが接地され、ドレインがＩＣ２１の出力端子３０ａに接続されており、インバータ２６の出力信号によってオンされた時、伝送路２５ａを介してレシーバ２４から供給された電流をグランドへ流す。一方、ＭＯＳトランジスタ２９は、ゲートがインバータ２７の出力端に接続され、ソースが接地され、ドレインがＩＣ２１の出力端子３０ｂに接続されており、インバータ２７の出力信号によってオンされた時、伝送路２５ｂを介してレシーバ２４から供給された電流をグランドへ流す。
【００１１】
レシーバ２４は、特開２００１−５３５９８号公報では、複数の実施例が示されており、具体例を図示しないが、トランスミッタ２３のＭＯＳトランジスタ２８がオンしたとき、入力端子３６ａを介して伝送路２５ａに所定値の電流を供給する第１の電流供給手段と、ＭＯＳトランジスタ２９がオンしたとき、入力端子３６ｂを介して伝送路２５ｂに所定値の電流を供給する第２の電流供給手段とを有し、第１または第２の電流供給手段において電流供給の有無に応じて発生する電圧の変化を２値の出力信号ＶＯとして出力する構成となっている。
【００１２】
次に、上記構成のインターフェース回路の動作について図１０を参照して説明する。図１０（ａ）〜（ｄ）に示すように、時刻Ｔ１の直前において、入力信号ＶＩは“Ｌ”レベルであるため、ＭＯＳトランジスタ２８はオン状態、ＭＯＳトランジスタ２９はオフ状態であり、レシーバ２４の第１の電流供給手段からはＭＯＳトランジスタ２８を介してグランドに所定値の電流が流れているが、レシーバ２４の第２の電流供給手段からはＭＯＳトランジスタ２９を介してグランドにほとんど電流が流れていない。このため、ＩＣ２１の出力端子３０ａにおける電圧Ｖａ、すなわち、ＭＯＳトランジスタ２８のドレイン電圧は、ＭＯＳトランジスタ２８のオン抵抗分の電圧しか無く、０ｖに近い、例えば、０．２ｖ（以下、“ＳＬ”レベルという）、ＩＣ２１の出力端子３０ｂにおける電圧Ｖｂ、すなわち、ＭＯＳトランジスタ２９のドレイン電圧は、電源電圧、例えば３．３ｖより低い電圧、例えば１．０Ｖ（以下、“ＳＨ”レベルという）であり、出力信号ＶＯは“Ｌ”レベルである。
【００１３】
まず、図１０（ａ）に示すように、時刻Ｔ１に入力信号ＶＩが"Ｈ"レベルに立ち上がると、インバータ２６の出力信号は"Ｌ"レベルに立ち下がるので、ＭＯＳトランジスタ２８はオフし、レシーバ２４の第１の電流供給手段から入力端子３６ａ、伝送路２５ａ及びＭＯＳトランジスタ２８を経てグランドにはほとんど電流が流れない。このとき、出力端子電圧Ｖａは、図１０（ｂ）に示すように、“ＳＬ”レベルから“ＳＨ”レベルに移行する。これに対し、インバータ２６の出力信号が"Ｌ"レベルに立ち下がると、インバータ２７の出力信号は"Ｈ"レベルに立ち上がるので、ＭＯＳトランジスタ２９はオンし、レシーバ２４の第２の電流供給手段から入力端子３６ｂ、伝送路２５ｂ及びＭＯＳトランジスタ２９を経てグランドに所定値の電流が流れる。このとき、出力端子電圧Ｖｂは、図１０（ｃ）に示すように、“ＳＨ”レベルから“ＳＬ”レベルに移行する。以上のようにして、伝送路２５ａ及び２５ｂに小電圧振幅の差動電流信号が流れ、出力端子電圧ＶａとＶｂとが逆転すると、レシーバ２４でこの差動電流信号から全振幅の電圧信号への変換が行われ、出力信号ＶＯとして、図１０（ｄ）に示すように、時刻Ｔ１から比較的長い時間ｔｄ１だけ遅延した時刻Ｔ２に"Ｈ"レベルに立ち上がる。
【００１４】
次に、図１０（ａ）に示すように、時刻Ｔ３に入力信号ＶＩが"Ｌ"レベルに立ち下がると、インバータ２６の出力信号は"Ｈ"レベルに立ち上がるので、ＭＯＳトランジスタ２８はオンし、レシーバ２４の第１の電流供給手段から入力端子３６ａ、伝送路２５ａ及びＭＯＳトランジスタ２８を経てグランドに所定値の電流が流れる。このとき、出力端子電圧Ｖａは、図１０（ｂ）に示すように、“ＳＨ”レベルから“ＳＬ”レベルに移行する。これに対し、インバータ２６の出力信号が"Ｈ"レベルに立ち上がると、インバータ２７の出力信号は"Ｌ"レベルに立ち下がるので、ＭＯＳトランジスタ２９はオフし、レシーバ２４の第２の電流供給手段から入力端子３６ｂ、伝送路２５ｂ及びＭＯＳトランジスタ２９を経てグランドにはほとんど電流が流れない。このとき、出力端子電圧Ｖｂは、図１０（ｃ）に示すように、“ＳＬ”レベルから“ＳＨ”レベルに移行する。以上のようにして、伝送路２５ａ及び２５ｂに小電圧振幅の差動電流信号が流れ、出力端子電圧ＶａとＶｂとが再び逆転すると、レシーバ２４でこの差動電流信号から全振幅の電圧信号への変換が行われ、出力信号ＶＯとして、図１０（ｄ）に示すように、時刻Ｔ３から立ち上がり時とほぼ同じ時間ｔｄ１だけ遅延した時刻Ｔ４に"Ｌ"レベルに立ち下がる。
【００１５】
このインターフェース回路によれば、簡単な回路構成で、ＩＣ間を２本の伝送路の電流差（差動電流信号）を利用して小電圧振幅で信号を伝送することができ、ＥＭＩを低減することができる。
【００１６】
次に、上述のＣＭＡＤＳインターフェース回路を図８に示す液晶表示モジュールのコントローラ２からデータ側ドライバ４への各種信号の転送に用いた場合について、コントローラ２と、データ側ドライバ４と、コントローラ２からデータ側ドライバ４への各種信号線とを図１１に示して説明する。データ側ドライバ４は、液晶パネル１の上側外周に沿って８個（Ａ、Ｂ、…、Ｈ）で配列され、コントローラ２から各種信号が次のように転送される。クロック信号ＣＬＫおよびデータ信号ＤＡは、次のように、コントローラ２から各データ側ドライバ４に並列に転送される。コントローラ２にそれぞれの信号の出力用として設けられたトランスミッタ２３とデータ側ドライバ４にそれぞれの信号の入力用として設けられたレシーバ２４とを介して送受信される。また、ラッチ信号ＳＴＢおよび極性信号ＰＯＬは、従来通りＣＭＯＳインターフェースを用いてコントローラ２から各データ側ドライバ４に並列に転送される。
【００１７】
スタート信号ＳＴＨは、次のように、コントローラ２から初段のデータ側ドライバＡに送られ、カスケード接続された次段以降のデータ側ドライバＢ、Ｃ、…、Ｈに順次転送されていく。コントローラ２からのスタート信号ＳＴＨのタイミングは、コントローラ２から各データ側ドライバ４に並列に転送されるのと同じクロック信号ＣＬＫに基づいてコントローラ２で決定されている。従って、コントローラ２から初段のデータ側ドライバＡへのスタート信号ＳＴＨの転送は、電源電圧や周囲温度などの条件が変化した場合にもクロック信号ＣＬＫとのタイミング差を許容時間内に抑えるために、クロック信号ＣＬＫがコントローラ２から各データ側ドライバ４に並列に転送されるのと同条件が要求される。そのため、コントローラ２から初段のデータ側ドライバＡへのスタート信号ＳＴＨの転送は、クロック信号ＣＬＫおよびデータ信号ＤＡと同様に、ＣＭＡＤＳインターフェース回路を用いる必要があり、コントローラ２はスタート信号出力用としてもトランスミッタ２３を設け、データ側ドライバ４はスタート信号入力用としてもレシーバ２４を設けて、このトランスミッタ２３とレシーバ２４を介して行われる。また、カスケード接続された次段以降のデータ側ドライバＢ、Ｃ、…、Ｈへのスタート信号ＳＴＨの転送は、データ側ドライバ４にスタート信号入力用として設けられたレシーバ２４を介して行われ、そのためにこのレシーバ２４に対応するスタート信号出力用としてのトランスミッタ２３をデータ側ドライバ４に設けて、このトランスミッタ２３とレシーバ２４を介して行われる。
【００１８】
次に、データ側ドライバ４のカスケード接続における動作を図１２を参照して説明する。コントローラ２からスタート信号ＳＴＨが初段のデータ側ドライバＡに入力される。すると、スタート信号ＳＴＨは、データ側ドライバＡのレシーバ２４からの出力ＶＯとして、時刻ｔ１に “Ｈ”レベルとなり、この“Ｈ”レベルがデータ側ドライバＡの図示しないスタート信号読込み回路に供給され、時刻ｔ２にクロック信号ＣＬＫのパルスａの立ち上がりエッジで読込まれる。この読込まれたスタート信号ＳＴＨは、データ側ドライバＡの図示しないシフトレジスタに供給され、クロック信号ＣＬＫの後続のパルスの立ち上がりエッジでシフトレジスタの縦続接続されたフリップフロップを順次シフトされる。そして、シフトされたスタート信号ＳＴＨは、データ側ドライバＡのトランスミッタ２３の入力ＶＩとして、時刻ｔ３のクロック信号ＣＬＫのパルスｂの立ち上がりエッジからわずか遅れて“Ｈ”レベルとなり、次段のデータ側ドライバＢに転送され、データ側ドライバＢのレシーバ２４からの出力ＶＯとして、データ側ドライバＡのトランスミッタ２３の入力ＶＩが“Ｈ”レベルとなってから時間ｔｄ１だけ遅延した時刻ｔ４に “Ｈ”レベルとなる。そして、データ側ドライバＡと同様に、この“Ｈ”レベルが時刻ｔ５にクロック信号ＣＬＫのパルスｃの立ち上がりエッジで読込まれ、以下同様の動作を最終段のデータ側ドライバＨまで行う。そしてデータ側ドライバＨまでの転送が完了すると、再度スタート信号ＳＴＨがデータ側ドライバＡに送られることで、同様の動作が開始される。尚、図示しないが、各データ側ドライバ４のレシーバ２４とトランスミッタ２３間に配置されるシフトレジスタは、シフトレジスタの後段に配置されるデータレジスタに、スタート信号ＳＴＨがレシーバ２４から出力されてからトランスミッタ２３に供給されるまでの期間に、データレジスタにデータを読み込むための信号をシフトレジスタの縦続接続されたフリップフロップから順次出力する。
【００１９】
【発明が解決しようとする課題】
ところで、上述のデータ側ドライバ４のカスケード接続において、カスケード接続の前段側のデータ側ドライバ４のトランスミッタ２３に入力されたスタート信号ＳＴＨは、後段のデータ側ドライバ４のレシーバ２４から時間ｔｄ１だけ遅延して出力される。この遅延時間ｔｄ１はスタート信号ＳＴＨのパルス幅に対して比較的長く、そのため、カスケード接続の後段側のデータ側ドライバ４において、スタート信号ＳＴＨとクロック信号ＣＬＫとのセットアップ時間等を考慮すると、スタート信号ＳＴＨが時刻ｔ４に“Ｈ”レベルになってからクロック信号ＣＬＫのパルスｃの立ち上がりエッジまでの時間に余裕が無くなり、スタート信号ＳＴＨの“Ｈ”レベルをクロック信号ＣＬＫの立ち上がりエッジで読込むことが正常にできなくなる虞があり、スタート信号ＳＴＨのデータ側ドライバ４間の転送が不確実となるという問題がある。また、各データ側ドライバ４のレシーバ２４で発生する消費電力をさらに低減したい。
【００２０】
したがって本発明の目的は、複数のカスケード接続された半導体集積回路装置間でスタート信号ＳＴＨの転送が低消費電力で確実に行われるインターフェース回路およびその回路を備えた電子装置を提供することである。
【００２１】
【課題を解決するための手段】
本発明のインターフェース回路は、第１の半導体集積回路装置より差動電流信号で供給されカスケード接続された複数の第２の半導体集積回路装置間を順次転送されるスタート信号が、カスケード接続の前段側の第２の半導体集積回路装置に転送されてからカスケード接続の後段側の第２の半導体集積回路装置に転送されるまでの期間に、前段側の第２の半導体集積回路装置にデータが読み込まれるカスケード接続のインターフェース回路において、第２の半導体集積回路装置が、後段側の第２の半導体集積回路装置へスタート信号として２値の第１の電圧信号を出力するバッファと、スタート信号として差動電流信号入力を２値の第２の電圧信号に変換する受信部と、前段側の第２の半導体集積回路装置からの第１の電圧信号または第２の電圧信号の一方を出力する切換スイッチとを有することを特徴とする。
上記インターフェース回路において、切換スイッチが第１の電圧信号を出力するように制御されているとき、受信部が動作停止制御されることを特徴とする。本発明の電子装置は、第１の半導体集積回路装置より供給されカスケード接続された複数の第２の半導体集積回路装置間を順次転送されるスタート信号が、カスケード接続の前段側の第２の半導体集積回路装置に転送されてからカスケード接続の後段側の第２の半導体集積回路装置に転送されるまでの期間に、前段側の第２の半導体集積回路装置にデータが読み込まれる電子装置において、第１の半導体集積回路装置が、スタート信号として差動電流信号を出力する送信部を有し、第２の半導体集積回路装置が、後段側の第２の半導体集積回路装置へスタート信号として２値の第１の電圧信号を出力するバッファと、スタート信号として差動電流信号入力を２値の第２の電圧信号に変換する受信部と、前段側の第２の半導体集積回路装置からの第１の電圧信号または第２の電圧信号の一方を出力する切換スイッチとを有し、切換スイッチが、各第２の半導体集積回路装置のうち初段の第２の半導体集積回路装置において、第２の電圧信号を出力するように制御され、次段以降の第２の半導体集積回路装置において、第１の電圧信号を出力するように制御されることを特徴とする。
上記電子装置において、切換スイッチが第１の電圧信号を出力するように制御されているとき、受信部が動作停止制御されることを特徴とする。
上記電子装置において、送信部が、第１の半導体集積回路装置内で生成された２値のスタート信号に応じて交互にオンする第１及び第２のスイッチング手段を有し、受信部が、第１のスイッチング手段と第１の伝送路を介して接続され、第１のスイッチング手段がオンしたとき、第１の伝送路に所定値の電流を供給する第１の電流供給手段と、第２のスイッチング手段と第２の伝送路を介して接続され、第２のスイッチング手段がオンしたとき、第２の伝送路に所定値の電流を供給する第２の電流供給手段とを有し、第１又は第２の電流供給手段において電流供給の有無に応じて発生する電圧の変化を第２の電圧信号として出力することを特徴とする。
表示装置として用いられ、第１の半導体集積回路装置が制御回路であり、第２の半導体集積回路装置がデータ側駆動回路であることを特徴とする。
上記表示装置は、液晶表示装置として用いられることを特徴とする。
【００２２】
【発明の実施の形態】
本発明の特徴は、データ側ドライバのスタート信号入力用回路を１つのＩＣ内でＣＭＡＤＳインターフェース回路用とＣＭＯＳインターフェース回路用とで切換え可能としたことにある。上述したように、コントローラから初段のデータ側ドライバへのスタート信号ＳＴＨの転送は、クロック信号ＣＬＫおよびデータ信号ＤＡと同様に、ＣＭＡＤＳインターフェース回路を用いる必要があるが、カスケード接続された次段以降のデータ側ドライバへのスタート信号ＳＴＨの転送は、データ側ドライバに入力されたクロック信号ＣＬＫに同期して、前段データ側ドライバから出力されるため、コントローラから出力される信号とタイミングをあわせる必要がなく、ＣＭＯＳインターフェース回路を用いても問題を生じないため、内部回路を切り替えてＣＭＯＳインターフェース回路を用いることを可能としている。
【００２３】
以下に、本発明の一実施例について、図１を参照して説明する。尚、図８と同一のものは同一符号を付して、その説明を省略する。液晶表示装置の液晶表示モジュールは、液晶パネル１と、第１の半導体集積回路装置としてのコントローラ２と、複数個の走査側ドライバ３および第２の半導体集積回路装置としてのデータ側ドライバ４０とを具備している。
【００２４】
データ側ドライバ４０は、スタート信号ＳＴＨに対するインターフェース回路以外は、従来と同様のインターフェース回路を有し、スタート信号ＳＴＨに対するインターフェース回路として、図２に示すように、バッファ４３と、レシーバ４４と、切換スイッチ４５と、入力端子３６ａ、３６ｂと、出力端子４６と、インターフェースモード（以降、ＩＦＭという）選択端子４７とを備えている。バッファ４３は、データ側ドライバ４０の内部のシフトレジスタ（図示せず）から転送されてきた２値のスタート信号が、入力信号ＶＩとして供給され、バッファリング後に全振幅の電圧信号のまま、第１の電圧信号として出力端子４６に出力される。レシーバ４４は、コントローラ２で２値のスタート信号から変換された差動電流信号が、入力端子３６ａ、３６ｂを介して供給され全振幅の電圧信号に変換されて、第２の電圧信号として出力される。切換スイッチ４５は、前段のデータ側ドライバ４０からの第１の電圧信号が入力端子３６ａを介して供給可能とされるとともに、レシーバ４４の第２の電圧信号が供給可能とされて、第１の電圧信号または第２の電圧信号の一方が選択されて出力信号ＶＯとして出力される。レシーバ４４は、図９に示すレシーバ２４と同様の回路機能の外に、切換スイッチ４５が第１の電圧信号を選択しているときに動作を停止する機能を有している。これにより動作が停止されたレシーバ４４での消費電力を零にすることができる。レシーバ４４および切換スイッチ４５は、ＩＦＭ選択端子４７の電位レベルにより制御され、“Ｈ”レベルのとき、切換スイッチ４５が第２の電圧信号を選択するとともに、レシーバ４４が動作状態となり、“Ｌ”レベルのとき、切換スイッチ４５が第１の電圧信号を選択するとともに、レシーバ４４が動作停止状態となる。
【００２５】
図１に示す液晶表示モジュールのコントローラ２からデータ側ドライバ４０への各種信号の転送について、コントローラ２と、データ側ドライバ４０と、コントローラ２からデータ側ドライバ４０への各種信号線とを図３に示して説明する。データ側ドライバ４０は、液晶パネル１の横辺に沿って８個（Ａ、Ｂ、…、Ｈ）で配列され、コントローラ２から各種信号が次のように転送される。クロック信号ＣＬＫおよびデータ信号ＤＡは、従来と同様に、コントローラ２にそれぞれの信号の出力用として設けられたトランスミッタ２３とデータ側ドライバ４０にそれぞれの信号の入力用として設けられたレシーバ２４とを介して送受信される。また、ラッチ信号ＳＴＢおよび極性信号ＰＯＬは、従来と同様にＣＭＯＳインターフェースを用いてコントローラ２から各データ側ドライバ４０に並列に転送される。
【００２６】
スタート信号ＳＴＨは、次のように、コントローラ２から初段のデータ側ドライバＡに送られ、カスケード接続された次段以降のデータ側ドライバＢ、Ｃ、…、Ｈに順次転送されていく。初段のデータ側ドライバＡは、図４に示すように、入力端子３６ａおよび３６ｂがコントローラ２の出力端子３０ａおよび３０ｂに伝送路２５ａおよび２５ｂでそれぞれ接続され、ＩＦＭ選択端子４７の電位レベルが“Ｈ”レベルに設定される。これにより、レシーバ４４が動作状態となり、切換スイッチ４５がレシーバ４４からの出力である第２の電圧信号を出力信号ＶＯとして出力することができ、コントローラ２のトランスミッタ２３と、初段のデータ側ドライバＡのレシーバ４４とで図９に示すＣＭＡＤＳインターフェース回路を構成する。従って、スタート信号ＳＴＨは、従来と同様に、コントローラ２から初段のデータ側ドライバＡへＣＭＡＤＳインターフェース回路を介して送られる。
【００２７】
次に、前段側のデータ側ドライバ４０と後段側のデータ側ドライバ４０、例えば、ＡとＢは、図５に示すように、データ側ドライバＡの出力端子４６がデータ側ドライバＢの入力端子３６ａに伝送路４８で接続され、データ側ドライバＢのＩＦＭ選択端子４７の電位レベルが“Ｌ”レベルに設定される。これにより、データ側ドライバＢのレシーバ４４が不動作状態となりバイパスされて、切換スイッチ４５がデータ側ドライバＡのバッファ４３からの出力である第１の電圧信号を出力信号ＶＯとして出力することができ、データ側ドライバＡのバッファ４３とデータ側ドライバ４０Ｂのレシーバ４４のバイパスとでＣＭＯＳインターフェース回路を構成する。このとき、データ側ドライバＢのレシーバ４４は不動作状態となっているので、このレシーバ４４での電力消費はない。従って、スタート信号ＳＴＨは、前段側のデータ側ドライバ４０から後段側のデータ側ドライバ４０へＣＭＯＳインターフェース回路を介して順次転送されていく。また、次段以降のデータ側ドライバＢ、Ｃ、…、Ｈのレシーバ４４は不動作状態となっているので、これらのレシーバ４４での電力消費はない。
【００２８】
次に、上述のデータ側ドライバＡとデータ側ドライバＢ間のＣＭＯＳインターフェース回路の動作について図６を参照して説明する。図６（ａ）〜（ｃ）に示すように、時刻Ｔ１の直前において、入力信号ＶＩは“Ｌ”レベルであるため、出力端子４６の電圧Ｖａと切換スイッチ４５からの出力信号ＶＯとは“Ｌ”レベルである。
まず、図６（ａ）に示すように、時刻Ｔ１に入力信号ＶＩが"Ｈ"レベルに立ち上がると、全振幅の電圧信号のまま、バッファ４３を経て出力端子４６に伝送され、出力端子４６の端子電圧Ｖａとして、図６（ｂ）に示すように、時刻Ｔ１から少し遅延して“Ｈ”レベルになる。そして、この入力信号ＶＩは、さらに、全振幅の電圧信号のまま、伝送路４８、入力端子３６ａ、及び切換スイッチ４５を経て伝送され、出力信号ＶＯとして、図６（ｃ）に示すように、時刻Ｔ１から時間ｔｄ２だけ遅延した時刻Ｔ２に“Ｈ”レベルになる。この時、従来技術のようにトランスミッタ２３とレシーバ２４における差動電流信号から全振幅の電圧信号への変換を行う必要がなく、入力信号VIを全振幅の電圧信号のまま、バッファ４３、切り替えスイッチ４６を介して出力信号ＶＯとできるため、図１０に示した時間ｔｄ１より遅延時間ｔｄ２を小さく抑えることができる。
次に、図６（ａ）に示すように、時刻Ｔ３に入力信号ＶＩが"Ｌ"レベルに立ち下がると、バッファ４３、出力端子４６、伝送路４８、入力端子３６ａ、及び切換スイッチ４５を経て伝送され、出力信号ＶＯとして、図６（ｃ）に示すように、時刻Ｔ３から立ち上がり時とほぼ同じ時間ｔｄ２だけ遅延した時刻Ｔ４に"Ｌ"レベルに立ち下がる。
【００２９】
以上に説明したように、データ側ドライバ４０をカスケード接続する場合、カスケード接続の前段側のデータ側ドライバ４０のバッファ４３からの第１の電圧信号をレシーバ４４を介さずに出力信号ＶＯとして直接転送するため、図９で示したインターフェース回路の遅延時間ｔｄ１より短い遅延時間ｔｄ２でスタート信号ＳＴＨを出力させることができる。また、このとき、次段以降のデータ側ドライバＢ、Ｃ、…、Ｈのレシーバ４４は不動作状態となっているので、これらのレシーバ４４での電力消費を零にすることができる。
【００３０】
次に、上述のデータ側ドライバ４０を用いたカスケード接続におけるスタート信号の転送動作をクロック信号との関係で図７を参照して説明する。コントローラ２からスタート信号ＳＴＨが初段のデータ側ドライバＡに入力される。すると、スタート信号ＳＴＨは、データ側ドライバＡのレシーバ４４からの出力信号ＶＯとして、時刻ｔ１に “Ｈ”レベルとなり、この“Ｈ”レベルがデータ側ドライバＡの図示しないスタート信号読込み回路に供給され、時刻ｔ２にクロック信号ＣＬＫのパルスａの立ち上がりエッジで読込まれる。この読込まれたスタート信号ＳＴＨは、データ側ドライバＡの図示しないシフトレジスタに供給され、クロック信号ＣＬＫの後続のパルスの立ち上がりエッジでシフトレジスタの縦続接続されたフリップフロップを順次シフトされる。そして、シフトされたスタート信号ＳＴＨは、データ側ドライバＡのバッファ４３の入力ＶＩとして、時刻ｔ３のクロック信号ＣＬＫのパルスｂの立ち上がりエッジからわずか遅れて“Ｈ”レベルとなり、次段のデータ側ドライバＢに転送され、データ側ドライバＢのレシーバ４４からの出力ＶＯとして、データ側ドライバＡのバッファ４３の入力ＶＩが“Ｈ”レベルとなってから時間ｔｄ２だけ遅延した時刻ｔ４に “Ｈ”レベルとなる。そして、データ側ドライバＡと同様に、この“Ｈ”レベルが時刻ｔ５にクロック信号ＣＬＫのパルスｃの立ち上がりエッジで読込まれ、以下同様の動作を最終段のデータ側ドライバＨまで行う。そしてデータ側ドライバＨまでの転送が完了すると、再度スタート信号ＳＴＨがデータ側ドライバＡに送られることで、同様の動作が開始される。尚、図示しないが、各データ側ドライバ４０のレシーバ４４とバッファ４３間に配置されるシフトレジスタは、シフトレジスタの後段に配置されるデータレジスタに、スタート信号ＳＴＨがレシーバ４４から出力されてからバッファ４３に供給されるまでの期間に、データレジスタにデータを読み込むための信号をシフトレジスタの縦続接続されたフリップフロップから順次出力する。
【００３１】
以上に説明したように、データ側ドライバ４０をカスケード接続する場合、データ側ドライバ４０に含まれる切換スイッチ４５により、初段のデータ側ドライバＡのレシーバ４４をコントローラ２のトランスミッタ２３とでＣＭＡＤＳインターフェース回路として構成し、次段以降のデータ側ドライバＢ、Ｃ、…、Ｈのレシーバ４４のバイパス回路を各前段のデータ側ドライバＡ、Ｂ、…、Ｇのバッファ４３とでＣＭＯＳインターフェース回路として構成するので、カスケード接続におけるスタート信号の遅延をＣＭＡＤＳインターフェース回路より小さくでき、カスケード接続の後段側のデータ側ドライバ４０において、スタート信号ＳＴＨをクロック信号ＣＬＫの立ち上がりエッジで正常に読込むことができる。また、次段以降のデータ側ドライバＢ、Ｃ、…、Ｈは、レシーバ４４がＩＦＭ選択端子４７の電位レベル＝“Ｌ”レベルに設定されることにより動作停止制御されるので、これらのレシーバ４４での電力消費を零にすることができ、液晶表示装置での消費電力を削減することができる。
【００３２】
尚、上記実施例では、レシーバとして、ＣＭＡＤＳインターフェース回路のレシーバを例に説明したが、これに限定されず、小振幅差動信号を全振幅の電圧信号に変換可能なレシーバであれば適用可能である。また、液晶表示装置を例として説明したが、これに限定されることなく、データが高速転送される他の表示装置のデータ側駆動回路間をカスケード接続してスタート信号を転送するインターフェース回路にも用いることができる。また、さらに、表示装置に限定されることなく、データが高速転送される他の電子装置において、半導体集積回路装置間をカスケード接続してスタート信号を転送するインターフェース回路にも用いることができる。
【００３３】
【発明の効果】
以上説明したように本発明によれば、半導体集積回路装置を複数使用し、半導体集積回路装置間をカスケード接続によりスタート信号を転送する時、カスケード接続の前段の半導体集積回路装置のバッファと、後段の半導体集積回路装置の受信部のバイパス回路とでＣＭＯＳインターフェース回路を構成するから、後段の半導体集積回路装置でのスタート信号入力の遅延が小さくなり、スタート信号の確実な転送が可能になり安定した動作が保証される。また、カスケード接続の後段の半導体集積回路装置の受信部が動作停止制御されるので電子装置の消費電力を削減することができる。
【図面の簡単な説明】
【図１】 本発明の一実施例の液晶表示装置の回路を示す回路図。
【図２】 図１に示すデータ側ドライバのカスケード接続に用いられるインターフェース回路の構成を示す回路図。
【図３】 図１に示すコントローラとデータ側ドライバ間の各種信号の転送を説明する図。
【図４】 図３に示すコントローラと初段のデータ側ドライバＡ間のインターフェース回路の構成を示す回路図。
【図５】 図３に示す初段および次段のデータ側ドライバＡ、Ｂ間のインターフェース回路の構成を示す回路図。
【図６】 図５のインターフェース回路の動作を説明するための波形図。
【図７】 図３に示すデータ側ドライバのカスケード接続におけるスタート信号の入出力の波形図。
【図８】 従来の液晶表示装置の回路を示す回路図。
【図９】 特開2001−53598号公報に開示されたインターフェース回路の構成を示す回路図。
【図１０】 図９のインターフェース回路の動作を説明するための波形図。
【図１１】 図８に示すコントローラとデータ側ドライバ間の各種信号の転送を説明する図。
【図１２】 図１１に示すデータ側ドライバのカスケード接続におけるスタート信号の入出力の波形図。
【符号の説明】
１ 液晶パネル
２ コントローラ（制御回路；第１の半導体集積回路装置）
２３ トランスミッタ（送信部）
２５ａ、２５ｂ 伝送路
４０ データ側ドライバ（データ側駆動回路；第２の半導体集積回路装置）
４３ バッファ
４４ レシーバ（受信部）
４５ 切換スイッチ
Claims (7)
- 第１の半導体集積回路装置より差動電流信号で供給されカスケード接続された複数の第２の半導体集積回路装置間を順次転送されるスタート信号が、カスケード接続の前段側の第２の半導体集積回路装置に転送されてからカスケード接続の後段側の第２の半導体集積回路装置に転送されるまでの期間に、前記前段側の第２の半導体集積回路装置にデータが読み込まれる前記カスケード接続のインターフェース回路において、
前記第２の半導体集積回路装置が、前記後段側の第２の半導体集積回路装置へスタート信号として２値の第１の電圧信号を出力するバッファと、スタート信号として差動電流信号入力を２値の第２の電圧信号に変換する受信部と、前記前段側の第２の半導体集積回路装置からの前記第１の電圧信号または前記第２の電圧信号の一方を出力する切換スイッチとを有することを特徴とするインターフェース回路。 - 前記切換スイッチが前記第１の電圧信号を出力するように制御されているとき、前記受信部が動作停止制御されることを特徴とする請求項１記載のインターフェース回路。
- 第１の半導体集積回路装置より供給されカスケード接続された複数の第２の半導体集積回路装置間を順次転送されるスタート信号が、カスケード接続の前段側の第２の半導体集積回路装置に転送されてからカスケード接続の後段側の第２の半導体集積回路装置に転送されるまでの期間に、前記前段側の第２の半導体集積回路装置にデータが読み込まれる電子装置において、
前記第１の半導体集積回路装置が、スタート信号として差動電流信号を出力する送信部を有し、
前記第２の半導体集積回路装置が、前記後段側の第２の半導体集積回路装置へスタート信号として２値の第１の電圧信号を出力するバッファと、スタート信号として差動電流信号入力を２値の第２の電圧信号に変換する受信部と、前記前段側の第２の半導体集積回路装置からの前記第１の電圧信号または前記第２の電圧信号の一方を出力する切換スイッチとを有し、
前記切換スイッチが、前記各第２の半導体集積回路装置のうち初段の第２の半導体集積回路装置において、前記第２の電圧信号を出力するように制御され、次段以降の第２の半導体集積回路装置において、前記第１の電圧信号を出力するように制御されることを特徴とする電子装置。 - 前記切換スイッチが前記第１の電圧信号を出力するように制御されているとき、前記受信部が動作停止制御されることを特徴とする請求項３記載の電子装置。
- 前記送信部が、第１の半導体集積回路装置内で生成された２値のスタート信号に応じて交互にオンする第１及び第２のスイッチング手段を有し、
前記受信部が、前記第１のスイッチング手段と第１の伝送路を介して接続され、前記第１のスイッチング手段がオンしたとき、前記第１の伝送路に所定値の電流を供給する第１の電流供給手段と、前記第２のスイッチング手段と第２の伝送路を介して接続され、前記第２のスイッチング手段がオンしたとき、前記第２の伝送路に所定値の電流を供給する第２の電流供給手段とを有し、前記第１又は第２の電流供給手段において電流供給の有無に応じて発生する電圧の変化を前記第２の電圧信号として出力することを特徴とする請求項３または請求項４記載の電子装置。 - 表示装置として用いられ、前記第１の半導体集積回路装置が制御回路であり、前記第２の半導体集積回路装置がデータ側駆動回路であることを特徴とする請求項３乃至請求項５のうち１つに記載の電子装置。
- 液晶表示装置として用いられることを特徴とする請求項６記載の電子装置。
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