KR100600314B1 - 발광 표시 장치 및 그것의 데이터 구동 칩 - Google Patents

발광 표시 장치 및 그것의 데이터 구동 칩 Download PDF

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Abstract

본 발명은 종래에 비해 균일한 화질을 제공할 수 있는 전류 구동 방식의 데이터 구동 칩 및 그것을 채용한 발광 표시 장치에 관한 것이다. 본 발명에 따른 발광 표시 장치는 복수의 화소를 구비하며 데이터 전류에 대응되는 화상을 표시하는 화상표시부와, 복수의 화소에 전기적으로 접속된 복수의 주사선에 주사 신호를 공급하는 주사 구동부, 및 복수의 화소에 전기적으로 접속된 복수의 데이터선에 데이터 전류를 공급하는 데이터 구동부를 포함하며, 데이터 구동부가 소정의 기준 전압과 외부 저항에 의해 결정되는 기준 전류를 생성하며, 기준 전류에 상응하여 복수의 제1 데이터선에 제1 데이터 전류를 공급하는 제1 데이터 구동 칩, 및 제1 데이터 구동 칩으로부터 기준 전류를 받고, 기준 전류에 상응하여 복수의 제2 데이터선에 제2 데이터 전류를 공급하는 적어도 하나의 제2 데이터 구동 칩을 포함한다.
전류 데이터 드라이버, 출력 전류 편차, 기준 전류, 바이어스 모드

Description

발광 표시 장치 및 그것의 데이터 구동 칩{Light emitting diode display and data driver chip thereof}
도 1은 일반적인 TFT-LCD 데이터 구동 집적 회로에 대한 블록도이다.
도 2는 종래의 복수의 구동 칩을 구비한 데이터 드라이버에 대한 개략적인 블록도이다.
도 3은 본 발명의 일 실시예에 따른 데이터 구동 칩을 구비한 전류 데이터 드라이버에 대한 개략적인 블록도이다.
도 4는 본 발명의 일 실시예에 따른 데이터 구동 칩에 대한 블록도이다.
도 5는 도 4의 데이터 구동 칩 내의 바이어스 회로부에 대한 블록도이다.
도 6은 도 5의 바이어스 회로부 내의 기준 전류원 생성 회로에 대한 회로도이다.
도 7은 도 5의 바이어스 회로부 내의 모드 선택 회로에 대한 회로도이다.
도 8은 본 발명의 일 실시예에 따른 데이터 구동 칩을 구비한 전류 데이터 드라이버를 채용하는 발광 표시 장치에 대한 블록도이다.
도 9는 도 8의 발광 표시 장치의 화소에 대한 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100a, 100b, 100c, 100x: 데이터 구동 칩
110: 상단 시프트 레지스터
120: 샘플링 래치 130: 홀딩 래치
140: 제1 하단 시프트 레지스터 및 멀티플렉서
142: 제2 하단 시프트 레지스터 및 멀티플렉서
150: 제1 D/A 변환기 152: 제2 D/A 변환기
160: 출력단 162: 출력단자
170: 출력단 제어 로직 180: 바이어스
192: 제1 입력단자 194: 제2 입력단자
196: 제3 입력단자 198: 출력단자
본 발명은 복수의 데이터 구동 칩 간의 출력 전류를 균일하게 할 수 있는 발광 표시 장치 및 그것의 데이터 구동 칩에 관한 것이다.
최근, 음극선관(cathode ray tube)에 비해 비교적 가볍고 부피가 작은 다양한 평판 표시 장치가 개발되고 있다. 이러한 평판 표시장치로는 박막 트랜지스터-액정 표시 장치(TFT-LCD), 플라즈마 디스플레이 패널(PDP), 전계 발광 표시 장치(FED), 유기 발광 표시 장치(OLED) 등이 있다.
평판 표시장치는 그 구동 방식에 따라 수동 구동(passive matrix) 방식과 능동 구동(active matrix) 방식이 있다. 그 중에 능동 구동 방식은 박막 트랜지스터(TFT)를 각 화소에 배열하여 화소 각각을 구동시키는 방식을 말한다. 이러한 능동 구동 방식은 낮은 화소 구동 전압/전류, 낮은 소비 전력, 풀 칼라 표시 능력, 중대형화 등의 조건에 유리하기 때문에 평판 표시장치에 많이 이용되고 있다.
일반적인 능동 구동 방식의 TFT-LCD에 사용되는 데이터 구동 집적 회로에 관하여 설명한다. 도 1은 일반적인 TFT-LCD용 데이터 구동 집적 회로에 대한 개략적인 블록도이다.
도 1에 도시한 바와 같이, 종래의 TFT-LCD용 데이터 구동 집적 회로는 시프트 레지스터(10), 샘플링 래치(20), 홀딩 래치(30), 레벨 시프터(40), 디지털/아날로그 변환기(50), 출력단(60) 및 제어 블록(70)을 포함한다. 그리고 종래의 TFT-LCD용 데이터 구동 집적 회로는 제어 블록(70)으로부터 입력되는 디지털 비디오 데이터를 시프트 레지스터(10)의 래치 제어 신호에 따라 샘플링하여 저장한 후, 레벨 시프터(40)를 통해 디지털/아날로그 변환기(50)에 전달하여 디지털 비디오 데이터를 아날로그 데이터 신호로 변환한다. 디지털/아날로그 변환기(50)에서 변환된 아날로그 데이터 신호는 출력단(60)을 통해 TFT-LCD의 화상표시부에 공급되며, 이러한 구성에 의해 TFT-LCD는 화상표시부의 화면에 소정의 화상을 표시한다.
상술한 종래의 데이터 구동 집적 회로는 통상 하나의 반도체 칩 형태로 형성되며 표시 장치의 화면 크기에 따라 그 개수가 결정된다. 예를 들면, TFT-LCD가 15.5인치 WXGA(wide XGA, 1280×RGB×768) 해상도의 화면을 갖고, 데이터 구동 집 적 회로가 300개의 채널을 갖는 경우, 데이터 드라이버는 화면 내의 1280×3개의 데이터선에 데이터 신호를 공급하기 위하여, 적어도 13개의 데이터 구동 칩을 포함한다. 이때, 데이터 구동 칩은 통상 하나 또는 둘 이상의 패널상에 적절하게 탑재된다.
평판 표시 장치에서 양호한 화질을 얻기 위해서는, 데이터 구동 칩이 탑재되는 패널 간 출력 신호의 균일성과, 각 데이터 구동 칩 간의 출력 전류의 균일성이 확보되어야 한다.
한편, 통상의 데이터 구동 칩 내의 디지털/아날로그 변환기가 동작하기 위해서는 일정한 기준(reference) 전압 또는 전류가 필요하다. 이를 위해, 종래의 데이터 구동 칩에서는 소정의 기준 전압 또는 기준 전류를 생성하기 위한 회로를 구비한다.
하지만, 종래의 데이터 드라이버에서는 도 2에 도시한 바와 같이 각각의 데이터 구동 칩이 각각의 외부 저항과 기준 전압에 전기적으로 접속되고, 각각 접속된 외부 저항과 기준 전압에 기초하여 디지털/아날로그 변환기 등에 사용하는 소정의 전압 또는 전류를 생성한다. 따라서, 종래의 데이터 드라이버에서는 온도 등의 변화에 따라 외부 저항값이 변하는 경우 각 데이터 구동 칩 간의 출력에 변동이 발생될 수 있다.
게다가, 종래의 데이터 구동 칩 내에 전류 모드 디지털/아날로그 변환기를 형성하는 경우, 기준 신호를 전압 형태로 인가한다면, 각 칩에 동일한 기준 전압이 인가된다 할지라도 각 칩 내의 트랜지스터의 특성 편차로 인하여 각 칩 간의 출력 에 변동이 발생될 수 있다.
본 발명은 상술한 종래의 문제점을 고려하여 안출된 것으로, 본 발명의 목적은 복수의 데이터 구동 칩을 구비하며 외부 저항의 변동에 관계없이 칩들 간의 출력 전류를 균일하게 할 수 있는 전류 데이터 드라이버를 구비한 발광 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상술한 전류 데이터 드라이버에 채용되는 데이터 구동 칩을 제공하는 것이다.
상술한 목적을 달성하기 위하여, 본 발명의 일 측면에 따르면, 복수의 화소를 구비하며 데이터 전류에 대응되는 화상을 표시하는 화상표시부, 상기 복수의 화소에 전기적으로 접속되는 복수의 주사선에 주사 신호를 공급하는 주사 구동부, 및 상기 복수의 화소에 전기적으로 접속되는 복수의 데이터선에 상기 데이터 전류를 공급하는 데이터 구동부를 포함하며, 상기 데이터 구동부가 소정의 기준 전압과 외부 저항에 의해 결정되는 기준 전류를 생성하며 상기 기준 전류에 상응하여 복수의 제1 데이터선에 제1 데이터 전류를 공급하는 제1 데이터 구동 칩, 및 상기 제1 데이터 구동 칩으로부터 상기 기준 전류를 받고 상기 기준 전류에 상응하여 복수의 제2 데이터선에 제2 데이터 전류를 공급하는 적어도 하나의 제2 데이터 구동 칩을 포함하는 발광 표시 장치가 제공된다.
바람직하게, 상기 제1 및 제2 데이터 구동 칩은 상기 기준 전류로부터 각 디지털/아날로그 변환기의 출력 전류 레벨을 결정한다.
또한, 상기 제1 데이터 구동 칩은 상기 기준 전류를 생성하며, 상기 생성된 기준 전류를 상기 제1 및 제2 데이터 구동 칩 내의 상기 각 디지털/아날로그 변환기에 공급하는 바이어스(bias) 또는 바이어스 회로부를 포함한다.
또한, 상기 바이어스 회로부는 소정의 기준 전압과 외부 저항으로부터 상기 기준 전류를 생성하는 기준 전류원 생성 회로, 및 상기 입력되는 기준 전류 및 상기 생성된 기준 전류 중 어느 하나를 선택하는 모드 선택 회로를 구비한다.
또한, 상기 기준 전류원 생성 회로는, 제1 입력 단자, 제2 입력 단자 및 출력 단자를 구비하며, 상기 제1 입력 단자에 상기 기준 전압이 입력되는 제1 연산 증폭기, 및 제1 전극, 제2 전극 및 게이트를 구비하며, 상기 게이트가 상기 제1 연산 증폭기의 상기 출력 단자에 접속되고 상기 제1 전극이 상기 바이어스 전원을 공급하는 전원선에 접속되며 상기 제2 전극이 상기 제1 연산 증폭기의 상기 제2 입력 단자 및 상기 외부 저항의 일단에 접속되는 제1 트랜지스터를 구비한다. 이때, 상기 외부 저항의 타단은 그라운드에 접속된다.
또한, 상기 기준 전류원 생성 회로는, 제1 전극, 제2 전극 및 게이트를 구비하며, 상기 게이트가 상기 제2 전극에 접속되고 상기 제1 전극이 상기 바이어스 전원을 공급하는 전원선에 접속되며 상기 제2 전극이 상기 제1 트랜지스터의 상기 제1 전극에 접속되는 제2 트랜지스터와, 제1 전극, 제2 전극 및 게이트를 구비하며, 상기 게이트가 상기 제2 트랜지스터의 상기 게이트에 접속되고 상기 제1 전극이 상기 제2 트랜지스터의 상기 제1 전극 및 상기 바이어스 전원을 공급하는 상기 전원선에 접속되는 제3 트랜지스터와, 제1 입력 단자, 제2 입력 단자 및 출력 단자를 구비하며, 상기 제1 입력 단자가 상기 제1 트랜지스터의 상기 제1 전극에 접속되고 상기 제2 입력 단자가 상기 제3 트랜지스터의 상기 제2 전극에 접속되는 제2 연산 증폭기, 및 제1 전극, 제2 전극 및 게이트를 구비하며, 상기 제1 전극이 상기 제3 트랜지스터의 상기 제2 전극 및 상기 제2 연산 증폭기의 상기 제2 입력 단자에 접속되고 상기 게이트가 상기 제2 연산 증폭기의 상기 출력 단자에 접속되는 제4 트랜지스터를 더 포함한다.
또한, 상기 바이어스 회로부는 상기 기준 전압을 생성하는 밴드갭 블록을 더 포함한다.
또한, 상기 기준 전압은 상기 제1 데이터 구동 칩의 외부에서 입력될 수 있다.
또한, 상기 제1 및 제2 데이터 구동 칩 각각은, 래치 클럭 신호를 발생시키는 상단 시프트 레지스터와, 제1 입력 패드를 통해 입력되는 디지털 비디오 데이터를 상기 래치 클럭 신호에 따라 샘플링하여 저장하는 래치와, 상기 래치로부터 받은 상기 디지털 비디오 데이터를 아날로그 비디오 데이터로 변환하는 디지털/아날로그 변환기, 및 상기 디지털/아날로그 변환기로부터 받은 아날로그 비디오 데이터를 출력 패드를 통해 출력하는 출력단을 포함한다.
또한, 상기 제1 및 제2 데이터 구동 칩 각각은 상기 래치와 상기 디지털/아 날로그 변환기 사이에서 상기 디지털 비디오 데이터를 다중화하여 전달하는 제2 시프트 레지스터 및 멀티플렉서를 더 포함한다.
또한, 상기 제1 및 제2 데이터 구동 칩 각각은 상기 디지털/아날로그 변환기와 상기 출력단 사이에서 상기 아날로그 비디오 데이터를 역다중화하여 전달하는 디멀티플렉서를 더 포함한다.
또한, 상기 제1 및 제2 데이터 구동 칩 각각은 상기 제2 시프트 레지스터 및 멀티플렉서로부터 제어 신호를 받아 상기 디멀티플렉서를 제어하는 출력단 제어 로직을 더 포함한다.
본 발명의 다른 측면에 따르면, 소정의 제어 신호에 따라 입력되는 디지털 비디오 데이터를 샘플링하여 저장하는 제1 구동회로부와, 상기 제1 구동회로부로부터 상기 디지털 비디오 데이터를 받고 그것을 아날로그 데이터 신호로 변환하여 출력하는 제2 구동회로부, 및 제1 입력 패드를 통해 기준 전류를 받고, 상기 기준 전류에 대응되는 전류를 상기 제2 구동회로부에 공급하는 바이어스 회로부를 포함하는 데이터 구동 칩이 제공된다.
바람직하게, 상기 바이어스 회로부는 상기 제2 구동회로부 내의 디지털/아날로그 변환기의 최대값과 최하위 비트 값을 결정하는 기준 전류원으로서 상기 기준 전류를 상기 디지털/아날로그 변환기에 공급한다.
또한, 상기 바이어스 회로부는, 소정의 기준 전압과 외부 저항으로부터 상기 기준 전류를 생성하는 기준 전류원 생성 회로, 및 상기 입력되는 기준 전류 및 상기 생성된 기준 전류 중 어느 하나를 선택하는 모드 선택 회로를 더 포함한다.
또한, 상기 기준 전류원 생성 회로는, 제1 입력 단자, 제2 입력 단자 및 출력 단자를 구비하며, 상기 제1 입력 단자에 상기 기준 전압이 입력되는 제1 연산 증폭기, 및 제1 전극, 제2 전극 및 게이트를 구비하며, 상기 게이트가 상기 제1 연산 증폭기의 상기 출력 단자에 접속되고 상기 제1 전극이 상기 바이어스 전원을 공급하는 전원선에 접속되며 상기 제2 전극이 상기 제1 연산 증폭기의 상기 제2 입력 단자 및 상기 외부 저항의 일단에 접속되는 제1 트랜지스터를 구비한다. 이때, 상기 외부 저항의 타단은 그라운드에 접속된다.
또한, 상기 기준 전류원 생성 회로는, 제1 전극, 제2 전극 및 게이트를 구비하며, 상기 게이트가 상기 제2 전극에 접속되고 상기 제1 전극이 상기 바이어스 전원을 공급하는 전원선에 접속되며 상기 제2 전극이 상기 제1 트랜지스터의 상기 제1 전극에 접속되는 제2 트랜지스터, 및 제1 전극, 제2 전극 및 게이트를 구비하며, 상기 게이트가 상기 제2 트랜지스터의 상기 게이트에 접속되고 상기 제1 전극이 상기 제2 트랜지스터의 상기 제1 전극 및 상기 바이어스 전원을 공급하는 상기 전원선에 접속되는 제3 트랜지스터를 더 구비한다.
또한, 상기 디지털/아날로그 변환기는 상기 기준 전류로부터 결정된 최대값과 최하위 비트 값에 기초하여 상기 아날로그 데이터 신호를 생성한다.
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다. 본 발명을 명확하게 하기 위하여 도면에서 본 발명과 관계없는 부분에 대한 상세한 설명은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였 다.
도 3은 본 발명의 일 실시예에 따른 데이터 구동 칩을 구비한 전류 데이터 드라이버에 대한 개략적인 블록도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 데이터 구동 칩을 구비한 데이터 드라이버는 표시 장치의 화면의 크기에 따라 요구되는 채널을 확보할 수 있도록 복수의 데이터 구동 칩(100a, 100b, 100c, …, 100x)을 구비한다. 각 데이터 구동 칩(100a, 100b, 100c, …, 100x)은 반도체 칩으로 형성되어 있으며, 바람직하게는 실질적으로 동일한 구조로 형성된다. 또한, 데이터 구동 칩들 중 제1 데이터 구동 칩(100a)은 마스터 칩으로 형성되며, 제2 데이터 구동 칩(100b), 제3 데이터 구동 칩(100c), n(임의의 자연수)번째 데이터 구동 칩(100x)은 마스터 칩에 연결되는 슬래이브 칩으로 형성된다. 본 실시예에서, 각 데이터 구동 칩들 각각은 300개의 채널을 구비하고, 각 채널에 연결된 데이터선에 소정의 데이터 신호를 각각 공급한다.
제1 데이터 구동 칩(100a)은 외부 저항(REXT)에 전기적으로 접속되며, 외부로부터 소정의 외부 전압(VREF)을 받는다. 그리고, 제1 데이터 구동 칩(100a)은 외부 저항(REXT)과 외부 전압(VREF)을 기초하여 기준 전류(IREF)를 생성한다. 또한, 제1 데이터 구동 칩(100a)은 생성된 기준 전류(IREF)를 토대로 외부로부터 입력되는 디지털 비디오 데이터를 아날로그 데이터 신호로 변환하여 출력한다.
제2 데이터 구동 칩(100b)는 제1 데이터 구동 칩(100a)으로부터 기준 전류를 받는다. 그리고, 제2 집적 회로(100b)는 제1 집적 회로(100a)로부터 받은 기준 전류를 토대로 외부로부터 입력되는 디지털 비디오 데이터를 아날로그 데이터 신호로 디지털/아날로그 변환하여 출력한다. 이때 기준 전류는 제1 데이터 구동 칩(100a)에서 생성된 기준 전류를 복사한 전류가 된다.
제3 데이터 구동 칩(100c) 내지 n번째 데이터 구동 칩(100x)은 제2 데이터 구동 칩의 구성과 동일하다. 따라서, 제3 데이터 구동 칩(100c) 내지 n번째 데이터 구동 칩(100x)에 대한 상세한 설명은 설명의 중복을 피하기 위해 생략한다. 그리고, 상술한 제2 및 제3 내지 n번째 데이터 구동 칩(100b, 100c, …, 100x) 중 어느 하나의 슬래이브 칩은 제1 데이터 구동 칩(100a)과 같이 마스터 칩으로 형성될 수 있다. 이러한 경우, 제1 데이터 구동 칩(100a)은 슬래이브 칩으로 형성된다.
본 실시예에서, 마스터 칩의 제1 데이터 구동 칩(100a)에서 생성되는 기준 전류(IREF)는 아래의 수학식 1과 같다.
Figure 112004053421429-pat00001
여기서, IREF는 기준 전류값이고, VREF는 외부 입력의 기준 전압값이며, REXT 는 외부 저항값이다.
한편, 각 데이터 구동 칩 내의 디지털/아날로그 변환기의 최대값과 하나의 최하위비트(1LSB) 값은 기준 전류(IREF)에 의해 결정된다. 따라서, 각 집적 회로에 인가되는 기준 전류값의 오차는 각 집적 회로의 출력 전류 오차로 전파된다. 다시 말해서, 통상의 외부 저항은 제조 공정에 의한 편차, 온도 등의 요인에 의해 작게는 1%에서 크게는 10% 이상의 저항값의 차이를 갖는다. 따라서, 종래의 데이터 드라이버 내의 칩들 간에는 출력 전류의 편차가 발생된다. 하지만, 본 발명에서는 데이터 드라이버 내의 데이터 구동 칩들을 마스터 칩과 슬래이브 칩으로 형성하고, 마스터 칩에서 생성된 기준 전류(IREF)를 슬래이브 칩에 공급함으로써 칩들 간의 출력 전류의 편차를 크게 감소시킬 수 있다.
이와 같이, 본 발명에서는 전류 데이터 드라이버 내의 데이터 구동 칩들이 기준 전류를 공유함으로써 외부 저항의 변화에 관계없이 칩들 간의 출력 전류의 균일성을 확보할 수 있다.
다음은 상술한 본 발명의 일 실시예에 따른 데이터 구동 칩의 일례를 상세히 설명한다. 이하의 실시예에서 데이터 구동 칩은 전류 모드 디지털/아날로그 변환기를 구비하고, 디지털/아날로그 변환기에 입력되는 신호와 출력되는 신호가 다중화(multiplexing) 되고 다시 역다중화(demultiplexing) 되도록 형성되어 있다. 먼저, 이러한 구성을 채택한 이유는 간략히 설명한다.
종래의 TFT-LCD용 집적 회로 구동 칩의 경우, 각 채널 내에 디지털/아날로그 변환기 및 출력단용 버퍼 회로를 구성하는 것이 일반적이고, 한 개의 구동 칩 내에 보통 300개에서 480개 정도의 채널을 집적한다. 또한, 모든 출력 채널의 패드를 한 개의 장변에 배치하게 된다. 이때, 구동 칩의 장변의 길이가 최대 20000㎛이고, 출력 채널 수를 300채널이라 가정하면, 채널 간격(channel pitch)은 약 67㎛가 된다. 대부분의 TFT-LCD용 집적 회로 구동 칩에 사용되는 디지털/아날로그 변환기는 ROM 디코더 구조가 일반적이고, 그것은 67㎛ 내에 충분히 집적 가능하다.
하지만, 본 발명에 따른 전류 모드(정전류 구동형) 집적 회로 구동 칩의 경우, 디지털/아날로그 변환기의 출력은 전류이며, 따라서 전류 모드 디지털/아날로그 변환기가 필수적이다. 이러한 전류 모드 디지털/아날로그 변환기는 차지하는 면적이 매우 크므로, 모든 출력 채널에 디지털/아날로그 변환기를 집적하는 것이 어렵다. 따라서, 본 발명에 따른 집적 회로 구동 칩은 한 개의 디지털/아날로그 변환기가 여러 채널의 출력을 담당할 수 있도록 디지털/아날로그 변환기의 입력측과 출력측에 멀티플렉싱 기능 및 디멀티플렉싱 기능을 형성하고 있다.
도 4는 본 발명의 일 실시예에 따른 데이터 구동 칩에 대한 블록도이다.
도 4를 참조하면, 데이터 구동 칩(100)은 외부로부터 입력되는 디지털 비디오 데이터를 샘플링하고 저장하는 제1 구동회로부와, 저장된 디지털 비디오 데이터를 아날로그 데이터 신호로 변환하여 출력하는 제2 구동회로부, 및 제어 신호와 기준 전류를 이용하여 제2 구동회로부를 제어하는 바이어스(bias) 또는 바이어스 회로부를 구비한다. 여기서, 제1 및 제2 구동회로부는 디지털 회로부 및 아날로그 회로부로 각각 언급될 수 있다.
먼저, 제1 구동회로부는 상단 시프트 레지스터(upper shift register, 110), 샘플링 래치(sampling latch, 120), 홀딩 래치(holding latch, 130), 제1 하단 시프트 레지스터 및 멀티플렉서(140, 이하 제1 하단 시프트 레지스터(lower shift register)라고 한다), 제2 하단 시프트 레지스터 및 멀티플렉서(142, 이하 제2 하단 시프트 레지스터라고 한다) 및 출력단 제어 로직(150)을 포함한다.
상단 시프트 레지스터(110)는 제1 입력단자(192)를 통해 동기 신호, 클럭 신호 등의 제어 신호를 받고, 샘플링 래치(120) 및 홀딩 래치(130)를 제어하기 위한 래치 제어 신호를 생성한다.
샘플링 래치(120) 및 홀딩 래치(130)는 상단 시프트 레지스터(110)의 래치 제어 신호에 따라 제2 입력 단자(194)를 통해 입력되는 디지털 비디오 데이터를 샘플링하고 저장한다. 여기서, 디지털 비디오 데이터는 예를 들어 10-비트의 RGB 비디오 데이터 신호가 된다.
제1 및 제2 하단 시프트 레지스터(140, 142)는 홀딩 래치(130)에 저장된 10-비트의 디지털 비디오 데이터를 제1 및 제2 디지털/아날로그 변환기(150, 152)에 각각 전달한다. 이때, 제1 및 제2 하단 시프트 레지스터(140, 142)는 멀티플렉싱 기능을 통해 디지털 비디오 데이터를 다중화하여 제1 및 제2 디지털/아날로그 변환기(160, 162)에 전달한다. 그것은 한 개의 디지털/아날로그 변환기가 여러 채널의 출력을 담당할 수 있도록 하기 위한 것이다
출력단 제어 로직(150)은 제1 및 제2 하단 시프트 레지스터(140, 142)로부터 제1 및 제2 디지털/아날로그 변환기(150, 152)에 전달된 디지털 비디오 데이터가 아날로그 데이터 신호로 변환된 후 출력단(170)에서 적절하게 출력되도록, 제1 및 제2 하단 시프트 레지스터(140, 142)로부터 제어 신호를 받아 출력단(170)을 제어한다.
다음, 아날로그 회로부는 제1 디지털/아날로그 변환기(160), 제2 디지털/아날로그 변환기(162), 출력단(170) 및 바이어스 회로부(180)를 포함한다.
제1 및 제2 디지털/아날로그 변환기(160, 162)는 제1 및 제2 하단 시프트 레지스터(140, 142)로부터 받은 디지털 비디오 데이터를 아날로그 데이터 신호로 변환한다. 이때, 제1 및 제2 디지털/아날로그 변환기(160, 162)는 기준 전류에 따라 결정되는 아날로그 데이터 신호의 출력 레벨을 갖는다. 또한, 제1 및 제2 디지털/아날로그 변환기(160, 162)의 출력단측에는 하나의 라인을 출력되는 데이터 신호를 복수의 라인으로 선택적으로 공급하는 디멀티플렉서가 결합된다. 그리고 제1 및 제2 디지털/아날로그 변환기(160, 162)의 아날로그 데이터 신호, 즉 출력 전류 신호는 각 채널의 출력단(170)으로 전달된다.
출력단(170)은 제1 및 제2 디지털/아날로그 변환기(160, 162)로부터 받은 출력 전류 신호를 출력단(170)에 접속된 채널(198)을 통해 출력한다. 출력단(170)에서 출력된 전류가 최종적으로 표시 장치의 화소를 구동하게 된다.
바이어스 회로부(180)는 소정의 아날로그 전압과 전류 신호를 생성하여 제1 및 제2 디지털/아날로그 변환기(160, 162) 및 출력단(170)을 제어한다. 또한, 바이어스 회로부(180)는 소정의 입력 단자에 접속되는 외부 저항(REXT)과 소정의 다른 입력 단자에 인가되는 외부 전압(VREF)을 기초하여 기준 전류(IREF)를 생성한다. 생성 된 기준 전류(IREF)는 데이터 드라이버 내의 다른 데이터 구동 칩에 공급된다.
이와 같이, 본 발명에서는 데이터 드라이버 내의 제1 데이터 구동 칩에서 기준 전류를 생성하고, 그것을 나머지 제2 데이터 구동 칩에 공급함으로써, 칩들 간 출력 전류를 매우 균일하게 할 수 있다. 따라서, 본 발명에 따른 전류 데이터 드라이버를 탑재한 발광 표시 장치는 보다 우수한 화질을 구현할 수 있다.
이하, 본 발명의 일 실시예에 따른 데이터 구동 칩 내의 바이어스 회로부에 대하여 보다 상세히 설명한다.
도 5는 도 4의 데이터 구동 칩 내의 바이어스 회로부에 대한 블록도이다. 도 6은 도 5의 바이어스 회로부 내의 모드 선택 회로를 설명하기 위한 도면이다.
도 5를 참조하면, 바이어스 회로부(180)는 기준 전류(IREF)를 디지털/아날로그 변환기(160)에 공급하며, 디지털/아날로그 변환기(160) 및 출력단(170)을 제어한다. 또한, 바이어스 회로부(180)는 제1 데이터 구동 칩 내의 바이어스 회로부(180)로부터 기준 전류(IREF)를 받거나 자체적으로 생성한 기준 전류(IREF)를 디지털/아날로그 변환기(160)에 공급한다. 이때, 자체적으로 기준 전류(IREF)를 생성하는 경우, 바이어스 회로부(180)는 제1 데이터 구동 칩(마스터 칩) 내에 탑재되는 바이어스 회로부가 되며, 생성된 기준 전류를 나머지 제2 데이터 구동 칩(슬래이브 칩)에 공급할 수 있다.
이를 위해, 바이어스 회로부(180)는 바이어스 전원 블록(181), 전류원 블록 (182) 및 밴드갭 블록(185)을 구비한다. 여기서, 전류원 블록(182)은 기준 전류원 생성 회로(183) 및 모드 선택 회로(184)를 포함한다. 또한, 바이어스 회로부(180)는 레귤레이터 블록(186)을 더 포함할 수 있다.
바이어스 전원 블록(181)은 바이어스 회로부(180) 내에 필요한 바이어스 전원 및 바이어스 회로부(180) 내의 연산 증폭기의 구동을 위한 바이어스 전압을 생성한다. 또한, 바이어스 전원 블록(181)은 소정의 외부 전원으로부터 기준 전원을 받거나 또는 밴드갭 블록(185)로부터 자체 생성된 기준 전원을 받을 수 있다. 기준 전원은 기준 전압 또는 기준 전류를 포함한다. 또한, 바이어스 전원 블록(181)은 밴드갭 블록(185)로부터 전류원 블록(182)으로 공급되는 기준 전압을 받아 기준 전류로 변환하여 공급하는 레귤레이터 블록(186)에 접속될 수 있다.
전류원 블록(182)은 적어도 기준 전류원 생성 회로(183) 및 모드 선택 회로(184)를 구비한다.
기준 전류원 생성 회로(183)는 기준 전류(IREF)를 생성하고, 생성된 기준 전류를 디지털/아날로그 변환기(160)에 공급한다. 이때, 기준 전류는 마스터 칩으로 형성된 제1 데이터 구동 칩에 접속된 기준 전압과 외부 저항에 의해 결정되어 생성되며, 나머지 제2 데이터 구동 칩(슬래이브 칩)에 공급된다. 여기서, 기준 전압은 밴드갭 블록(185)에서 자체적으로 생성한 전압 신호 이외에 외부로부터 입력되는 외부 전압이 이용될 수 있다. 이처럼, 바이어스 회로부(180)는 기준 전류원 생성 회로(183)를 이용하여 디지털/아날로그 변환기(160)를 제어한다.
모드 선택 회로(184)는 각 데이터 구동 칩을 마스터 칩 및 슬래이브 칩 중 어느 하나의 모드에서 동작하는 구동 칩으로 설정하기 위한 부분이다. 다시 말해서, 모드 선택 회로(184)는 해당 데이터 구동 칩이 마스터 칩인 경우 자체적으로 생성한 기준 전류(IREF)를 이용하고, 해당 데이터 구동 칩이 슬래이브 칩인 경우 마스터 칩으로부터 입력되는 기준 전류(IREF)를 이용하도록 기능하는 부분이다.
예를 들면, 모드 선택 회로(184)는, 도 6에 개념적으로 도시한 바와 같이, 소정의 제어 신호에 따라 선택적으로 턴온되는 두 개의 스위칭 소자(M1, M2)를 이용하여 입력되는 기준 전류(IREF) 및 생성되는 기준 전류(IREF) 중 어느 하나를 이용하도록 기능한다. 한편, 모드 선택 회로(184)는 입력되는 기준 전류 및 생성되는 기준 전류 중 어느 하나만을 선택할 수 있는 다양한 회로로 구현될 수 있다.
또한, 전류원 블록(182)은 출력단(170)에 필요한 각종 기준 전압 신호(VBIAS)를 생성하며, 생성된 기준 전압 신호(VBIAS)를 출력단(160)에 전달한다. 이러한 구성에 의해, 바이어스 회로부(180)는 출력단(170)을 제어할 수 있다.
밴드갭 블록(185)은 통상의 밴드갭 기준 회로로 형성되며, 전류원 블록(182)에 필요한 기준 전압 신호 및 바이어스 회루부(180) 내의 연산 증폭기의 구동을 위한 소정의 전류 신호를 생성한다.
레귤레이터 블록(186)은 밴드갭 블록(182)에서 전류원 블록(188)에 전달되는 소정의 기준 전압 신호를 받고 필요에 따라 그것을 소정의 전류 신호로 변환하여 바이어스 전원 블록(184)에 전달한다. 또한, 레귤레이터 블록(186)은 출력단(170)에 필요한 소정의 제어 신호를 생성할 수 있다.
상술한 구성에 의해, 본 발명의 일 실시예에 따른 데이터 구동 칩을 구비한 전류 데이터 드라이버는 복수의 구동 칩들 중 마스터 칩에서 생성한 기준 전류를 다른 모든 구동 칩이 사용하도록 형성함으로써 각 칩들 간의 출력 전류의 상대적인 오차를 최소화하고 외부 저항의 저항값의 변화에 실질적으로 영향을 받지 않고 동작할 수 있다.
도 7은 도 5의 바이어스 회로부 내의 기준 전류원 생성 회로에 대한 회로도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 기준 전류원 생성 회로(183)는 마스터 칩 내에서 복수의 구동 칩 내의 디지털/아날로그 변환기의 출력 전류 신호의 레벨을 균일하게 하기 위하여 모든 구동 칩(마스터 칩 및 슬래이브 칩)이 공통으로 사용할 기준 전류(IREF)를 생성한다. 이를 위해, 기준 전류원 생성 회로(183)는 제1 회로부(183a), 제2 회로부(183b) 및 제3 회로부(183c)를 갖는다.
먼저, 제1 회로부(183a)는 제1 연산 증폭기(OPA1)와 N-타입의 제1 트랜지스터(M1)를 포함한다.
제1 연산 증폭기(OPA1)는 기준 전압(VREF)이 입력되는 제1 입력 단자와, 제1 트랜지스터(M1)의 소오스에 접속되는 제2 입력 단자, 및 제1 트랜지스터(M1)의 게 이트에 접속되는 출력 단자를 구비한다.
제1 트랜지스터(M1)는 제1 전극, 제2 전극 및 게이트를 구비하며, 게이트 전압에 따라 제1 전극으로부터 제2 전극으로 바이어스 전원(AVDD)에 의한 전류가 흐르도록 동작한다.
이때, 제1 트랜지스터(M1)의 게이트와 제1 노드(N1) 사이에는 이들 간의 전압차에 상응하는 전압을 저장하는 제1 캐패시터(C1)가 접속된다. 제1 캐패시터(C1)는 저장된 전압으로 제1 트랜지스터(M1)를 통해 원하는 전류가 정상적으로 흐를 수 있도록 제1 트랜지스터(M1)의 턴온 레벨을 유지한다.
이처럼, 제1 회로부(183a)는 제1 연산 증폭기(OPA1)와 N-타입의 제1 트랜지스터(M1)의 부궤환(negative feedback) 루프에 의해 제1 노드(N1)에 원하는 전압 즉, 기준 전압(VREF)이 안정적으로 인가되며 동시에 제1 트랜지스터(M1)을 통해 원하는 전류가 흐를 수 있도록 동작한다.
다음, 제2 회로부(183b)는 생성된 기준 전류(IREF)를 복사한다. 이를 위해, 제2 회로부(183b)는 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제2 연산 증폭기(OPA2) 및 제4 트랜지스터(M4)를 구비한다. 여기서, 제2 내지 제4 트랜지스터(M2, M3, M4)는 P-타입의 트랜지스터로 형성되어 있다.
제2 트랜지스터(M2)는 제1 전극, 제2 전극 및 게이트를 구비하며, 제1 전극이 바이어스 전원(AVDD)을 공급하는 전원선에 접속되고 제2 전극이 게이트에 접속된다.
제3 트랜지스터(M3)는 제1 전극, 제2 전극 및 게이트를 구비하며, 제1 전극이 제2 트랜지스터의 제1 전극과 함께 바이어스 전원(AVDD)을 공급하는 전원선에 이 접속되며, 제2 전극이 제2 연산 증폭기(OPA2)의 제2 입력 단자에 접속된 제4 트랜지스터(M4)의 제1 전극에 접속되며, 게이트가 제2 트랜지스터의 게이트에 접속된다. 이로써, 제2 및 제3 트랜지스터(M2, M3)는 미러 구조를 가지며, 제2 트랜지스터(M2)를 통해 흐르는 전류가 복사되어 제3 트랜지스터(M3)를 통해 흐르도록 동작한다.
제2 연산 증폭기(OPA2)는 제1 입력 단자, 제2 입력 단자 및 출력 단자를 구비하며, 제1 입력 단자에 제2 트랜지스터의 제2 전극이 접속된 제2 노드(N2)의 전압이 인가되고, 상기 제2 입력 단자가 제4 트랜지스터의 제1 전극에 접속되며, 출력 단자가 제4 트랜지스터의 게이트에 접속된다.
제4 트랜지스터(M4)는 제1 전극, 제2 전극 및 게이트를 구비하며, 제1 전극이 제3 트랜지스터의 제2 전극과 제2 연산 증폭기의 제2 입력 단자에 공통 접속되고, 게이트가 제2 연산 증폭기의 출력 단자에 접속된다.
이때, 제4 트랜지스터(M4)의 게이트와 제3 노드(N3) 사이에는 이들 간의 전압차에 상응하는 전압을 저장하는 제2 캐패시터(C2)가 접속된다. 제2 캐패시터(C2)는 저장된 전압으로 제4 트랜지스터(M4)를 통해 복사된 전류가 정상적으로 흐를 수 있도록 제4 트랜지스터(M4)의 턴온 레벨을 유지한다.
이로써, 제2 회로부(183b)는 제2 연산 증폭기(OPA2)와 제4 트랜지스터(M4)의 부궤환 회로를 이용하여 제2 및 제3 트랜지스터(M2, M3)의 제2 전극의 전압 즉, 드 레인(drain) 전압이 서로 일정하게 유지되도록 한다. 따라서, 제2 회로부(183b)는 제2 및 제3 트랜지스터(M2, M3)의 특성 차이를 보상하여 더욱 정밀하게 제2 트랜지스터(M2)를 통해 흐르는 전류를 제3 트랜지스터(M3)가 복사할 수 있도록 한다.
제3 회로부(183c)는 제2 트랜지스터(M2)에 흐르는 전류를 복사하는 제3 트랜지스터(M3)와 유사하게 제2 트랜지스터(M2)에 흐르는 전류를 각각 복사하여 각각의 디지털/아날로그 변환기에 공급하도록 기능한다. 이를 위해, 제3 회로부(183c)는 제1 내지 제6 디지털/아날로그 변환기(DAC1, DAC2, DAC3, DAC4, DAC5, DAC6)에 복사한 기준 전류를 각각 공급하는 제5 내지 제16 트랜지스터(M5, M6; M7, M8; M9, M10; M11, M12; M13, M14; M15, M16)를 구비한다.
제5, 제7, 제9, 제11, 제13 및 제15 트랜지스터는 제3 트랜지스터(M3)와 유사하게 제2 트랜지스터(M2)에 미러 구조로 각각 접속된다. 그리고, 제6, 제8, 제10, 제12, 제14 및 제16 트랜지스터는 제2 트랜지스터(M2)에서 복사한 전류가 디지털/아날로그 변환기에 공급될 수 있도록 제4 트랜지스터(M4)의 턴온과 함께 턴온된다.
이처럼, 본 실시예에 따른 기준 전류원 생성 회로(183)는 기준 전압과 외부 저항에 의해 결정되는 기준 전류를 생성하고, 그것을 복사하여 디지털/아날로그 변환기에 공급하도록 구성된다. 또한, 생성된 기준 전류를 슬래이브 구동 칩들에 공급함으로써 실질적으로 각 구동 칩들에서 균일한 출력 전류가 생성될 수 있도록 기능한다.
도 8은 본 발명의 일 실시예에 따른 데이터 구동 칩을 탑재한 발광 표시 장치에 대한 블록도이다.
도 8을 참조하면, 발광 표시 장치(500)는 액티브 매트릭스(active matrix) 구동 방식으로 화상을 표시한다. 이 구동법은 각 화소를 원하는 휘도를 내도록 개별적으로 제어할 수 있어 우수한 화질로 천연색을 표시할 수 있다. 이를 위해, 발광 표시 장치(500)는 화상표시부(510), 주사 구동부(530), 데이터 구동부/전류 데이터 드라이버(540) 및 전원공급부(550)를 포함한다. 그리고, 발광 표시 장치(100)는 주사 구동부(530), 데이터 구동부(540) 및 전원공급부(550)를 제어하기 위한 타이밍 제어부 또는 제어부(미도시)를 포함할 수 있다.
화상표시부(510)는 예를 들어 매트릭스 형태로 배열된 n×m개의 화소(520)를 포함한다. 여기서, n과 m은 임의의 자연수를 나타낸다. 각 화소(520)는 발광 소자와 이 발광 소자를 제어하기 위한 화소 회로를 포함한다. 여기서, 화소 회로는 데이터 전류를 이용하여 각 화소에 표시하고자 하는 계조를 프로그래밍하는 전류 프로그래밍 방식의 화소 회로를 포함한다.
또한, 화상표시부(510)는 주사 구동부(530)으로부터 화상표시부(510)의 제1 방향 또는 가로 방향으로 연장되며 화소(520)에 전기적으로 접속되는 n개의 주사선(S1, S2,..., Sn)과, 데이터 구동부(540)로부터 화상표시부(510)의 제2 방향 또는 세로 방향으로 연장되며 화소(520)에 전기적으로 접속되는 m개의 데이터선(D1, D2, ..., Dm)을 포함한다.
주사 구동부(530)는 주사 신호를 생성하고, 생성된 주사 신호를 제1 주사선 (S1), 제2 주사선(S2)에서 n번째 주사선(Sn)에 순차적으로 공급한다. 이때, 각 주사선(S1, S2, ..., Sn)에 연결된 화소들(520)이 수평 라인 단위로 순차적으로 선택된다. 한편, 주사 신호는 순차 주사(progressive scan) 방식 이외에 단일 주사(single scan) 방식, 이중 주사(dual scan) 방식, 비월 주사(interlaced scan) 방식, 이들의 조합 방식이나 또 다른 주사 방식에 의해 화소(520)에 전달될 수 있다.
데이터 구동부(540)는 주사선(S1, S2, ..., Sn)에 주사 신호가 공급될 때 해당 수평 라인의 화소에 데이터 신호가 공급되도록 해당 데이터선에 데이터 전류를 공급한다. 여기서, 데이터선은 제1 데이터선(D1)에서 제2 데이터선(D2)을 거쳐 m번째 데이터선(Dm)까지를 포함한다.
또한, 데이터 구동부(540)는 앞서 설명한 본 발명의 일 실시예에 전류 따른 데이터 드라이버로 구현된다. 따라서, 본 실시예에 따른 발광 표시 장치(500)는 데이터 구동부(540) 내의 복수의 구동 칩들에서 출력되는 균일한 데이터 전류를 받아 균일한 화질을 표시할 수 있다. 데이터 구동부(540)에 대한 상세한 설명은 본 발명의 일 실시예에 따른 전류 데이터 드라이버의 구성과 동일하므로 설명의 중복을 피하기 위해 생략한다.
전원공급부(550)는 외부의 전원공급장치로부터 공급되는 외부 전원을 이용하여 제1 화소전원(VDD) 및 제2 화소전원(VSS)을 생성하고, 생성된 제1 화소전원(VDD) 및 제2 화소전원(VSS)을 화상표시부(510)에 공급한다. 이때, 제1 화소전원(VDD)은 열 방향 또는 행 방향의 라인별 화소(520) 또는 소정 그룹의 화소(520)에 전기적으로 접속되는 복수의 화소전원선을 통해 공급되고, 제2 화소전원(VSS)은 전 체 화소(520)에 공통적으로 접속되는 공통 전극을 통해 공급될 수 있다.
한편, 상술한 발광 표시 장치(500)의 주사 구동부(530) 및/또는 데이터 구동부(540)는 화상표시부(510)가 형성되는 기판 위에 직접 장착될 수 있으며, 화상표시부(510)가 형성되는 기판에 주사선, 데이터선 및 트랜지스터와 동일한 층들로 형성되는 구동 회로로 대체될 수 있다. 다른 한편으로, 주사 구동부(530) 및/또는 데이터 구동부(540)는 COF(chip on flexible board, or chip on film) 구조로 형성될 수 있다. 다시 말해서, 주사 구동부(530) 및/또는 데이터 구동부(540)는 기판에 접착되어 전기적으로 연결되는 연성 회로 기판(flexible printed circuits, FPC) 또는 필름(film) 등에 칩 등의 형태로 장착될 수 있다.
도 9는 도 8의 발광 표시 장치의 화소에 대한 회로도이다. 본 실시예에서는 도 8을 참조하여 설명한 발광 표시 장치의 n번째 주사선(Sn)과 m번째 데이터선(Dm)에 접속되는 화소(520)를 예를 들어 설명한다. 그리고, 화소(520) 내의 트랜지스터는 N-타입의 트랜지스터로 형성되어 있다.
도 9를 참조하면, 화소(520)는 발광 소자(electroluminescent device, EL)와 이 발광 소자(EL)를 제어하기 위한 화소 회로(522)를 포함한다. 또한 화소(520)는 제1 전원전압(VDD) 및 제2 전원전압(VSS)을 공급하는 전원선들(미도시)에 접속된다. 또한, 화소(520)는 4개의 트랜지스터와 1개의 캐패시터로 이루어진 전류 프로그래밍 방식의 화소 구조로 형성되어 있다. 이러한 화소 구조는 대면적 고해상도 패널 구동을 위해 먼저 데이터선(Dm)을 통해 큰 전류를 인가받은 후 제1 전원전압 (VDD)로부터 발광 소자(EL)에 작은 전류가 인가되도록 구성된다.
구체적으로, 발광 소자(EL)는 발광층이 유기물로 형성되는 유기 발광 소자를 포함한다. 이러한 경우, 발광 소자(EL)는 유기 박막과, 이 유기 박막의 양면에 형성되는 제1 전극/애노드 전극 및 제2 전극/캐소드 전극을 포함한다. 이때, 애노드 전극은 ITO(Indium Tin Oxide) 등의 재료로 이루어지며, 본 실시예에 따른 화소 구조에 따라 제1 전원전압(VDD)에 전기적으로 접속되는 공통 전극으로 형성될 수 있다. 한편, 공통 전극은 P-타입의 트랜지스터를 이용하는 화소 구조 등의 또 다른 화소 구조에 따라 캐소드 전극이 공통 전극으로 형성될 수도 있다.
그리고 유기 박막은 애노드 전극과 캐소드 전극으로부터 전자와 전공의 주입 특성을 향상시키기 위해 유기물로 이루어지는 발광층(emitting layer)의 양측에 정공 주입층(hole injecting layer) 및 전자 주입층(electron injecting layer)을 포함하는 다층 구조로 형성될 수 있다. 또한, 유기 박막은 발광 소자의 발광 특성을 향상시키기 위해 전자 수송층(electron transporting layer), 정공 수송층(hole transporting layer), 정공 저지층(hole blocking layer) 등을 선택적으로 포함할 수 있다.
다음, 화소 회로(522)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제4 트랜지스터(M4) 및 캐패시터(Cst)를 포함한다. 여기서, 제1 내지 제4 트랜지스터(M1, M2, M3, M4)는 각각 소오스, 드레인 및 게이트를 구비하며, 캐패시터(Cst)는 제1 전극 및 제2 전극을 구비한다.
제1 트랜지스터(M1)는 주사선(Sn)에 접속되는 게이트, 데이터선(Dm)에 접속 되는 드레인, 및 제1 노드(N1)에 접속되는 소오스를 구비한다. 제1 노드(N1)에는 제2 트랜지스터(M2)의 드레인 및 제3 트랜지스터(M3)의 드레인이 접속되어 있다. 그리고 제1 트랜지스터(M1)는 주사선(Sn)에 주사 신호가 인가될 때 데이터선(Dm)에 인가되는 데이터 전류를 제3 트랜지스터(M3)의 드레인에 전달한다.
제2 트랜지스터(M2)는 주사선(Sn)에 접속되는 게이트, 제1 트랜지스터(M1)의 소오스에 접속되는 드레인, 및 제2 노드(N1)에 접속되는 소오스를 구비한다. 제2 노드(N2)에는 제3 트랜지스터(M3)의 게이트와 제4 트랜지스터(M4)의 게이트 및 캐패시터(Cst)의 제1 전극이 접속되어 있다. 그리고 제2 트랜지스터(M2)는 주사선(Sn)에 주사 신호가 인가될 때 데이터선(Dm)에 인가되는 데이터 전압을 제3 트랜지스터(M3)의 게이트에 전달하여 제3 트랜지스터(M3)가 턴온되도록 기능한다.
제3 트랜지스터(M3)는 제1 노드(N1)에 접속되는 드레인, 제2 노드(N2)에 접속되는 게이트, 및 제3 노드(N3)에 접속되는 소오스를 구비한다. 제3 노드(N3)에는 캐패시터(Cst)의 제2 전극 및 제4 트랜지스터(M4)의 소오스가 접속된다. 그리고, 제3 트랜지스터(M3)는 제1 트랜지스터(M2)의 턴온 상태에서 데이터선(Dm)을 통해 전달되는 데이터 전류의 경로를 형성한다. 이때, 제3 트랜지스터(M3)의 게이트에는 데이터 전류에 상응하는 전압이 형성된다.
캐패시터(Cst)는 제3 트랜지스터(M3)의 게이트에 형성되는 전압과 제2 화소전원(VSS)의 전압차에 상응하는 전압을 저장한다. 그리고, 제4 트랜지스터(M4)의 게이트와 소오스 간에 접속되어 제4 트랜지스터(M4)가 소정의 정전류원과 같이 동작하도록 기능한다.
제4 트랜지스터(M4)는 발광 소자(EL)의 캐소드 전극에 접속되는 드레인, 제2 노드(N2)에 접속되는 게이트, 및 제3 노드(N3)에 접속되는 소오스를 구비한다. 제3 노드(N3)에는 제2 화소전원(VSS)을 공급하는 전원선이 접속되어 있다. 그리고 제4 트랜지스터(M4)는 제1 화소전원(VDD)을 기준으로 발광 소자(EL)에 전류가 흐르도록 한다. 이때, 발광 소자(EL)에는 제3 트랜지스터(M3)에 흐르는 전류에 해당하는 전압과 제1 화소전원(VDD)의 전압 차이에 의한 다운 스케일링(down scaling)된 전류가 흐르게 된다.
다시 말해서, 데이터 전류는 데이터선(Dm)에 인가되는 소정의 전압을 기준으로 제3 트랜지스터(M3)을 통과하는 경로로 인가된다. 이때, 제3 트랜지스터(M3)에는 데이터 전류에 해당하는 전압이 형성된다. 발광 소자(EL)에 흐르는 전류는 제1 화소전압(VDD)를 기준으로 제4 트랜지스터(M4)를 통과하는 경로로 인가된다. 이때, 제1 화소전원(VDD)의 전압값이 데이터선(Dm)에 인가되는 소정의 전압값보다 작으면, 발광 소자(EL)에 흐르는 전류는 그 전압 차이에 의해 다운 스케일링 되어서 흐르게 된다. 이처럼, 본 화소 구조는 큰 전류를 기입 받아서 화소 내에서 구동 트랜지스터(M4)의 게이트 전압을 형성하므로 다운 스케일링 팩터가 적절하고 제3 및 제4 트랜지스터(M3, M4)에서 공정 편차가 거의 없다고 가정할 때 각 화소 간의 구동 트랜지스터의 공정 편차를 보상할 수 있고, 따라서 균일한 화질을 얻을 수 있다.
한편, 본 실시예에서, 화소 회로 내의 트랜지스터가 소오스, 드레인 및 게이트를 구비하는 것으로 설명하였지만, 각 트랜지스터는 소오스 또는 드레인을 나타내는 제1 전극, 드레인 또는 소오스를 나타내는 제2 전극, 및 게이트를 구비하도록 형성될 수 있다. 다시 말해서, 본 발명에서 트랜지스터는 제1 전극, 제2 전극, 및 제3 전극을 구비하고, 제1 전극 및 제2 전극 간에 인가되는 전압에 의하여 제2 전극에서 제3 전극으로 흐르는 전류의 양을 제어할 수 있는 능동 소자로 구현될 수 있다.
또한, 본 실시예에서, 화소 회로의 제1 및 제2 트랜지스터(M1, M2)는 주사 신호에 응답하여 양측의 전극을 스위칭하기 위한 소자로서, 이와 동일한 기능을 수행할 수 있는 여러 스위칭 소자를 이용하여 구현될 수 있다.
또한, 본 실시예에서, 발광 소자는 유기 발광 소자 이외에 무기물을 이용하여 발광층을 형성하는 무기 발광 소자를 포함할 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
본 발명에 따르면, 발광 표시 장치의 복수의 데이터 구동 칩들 간의 출력 전류를 매우 균일하게 할 수 있다. 또한, 데이터 구동 칩들 간의 출력 전류가 균일한 전류 데이터 드라이버를 이용하여 종래보다 우수한 화질을 표시하는 발광 표시 장치를 구현할 수 있다.

Claims (24)

  1. 복수의 화소를 구비하며 데이터 전류에 대응되는 화상을 표시하는 화상표시부;
    상기 복수의 화소에 전기적으로 접속되는 복수의 주사선에 주사 신호를 공급하는 주사 구동부; 및
    상기 복수의 화소에 전기적으로 접속되는 복수의 데이터선에 상기 데이터 전류를 공급하는 데이터 구동부를 포함하며,
    상기 데이터 구동부는,
    소정의 기준 전압과 외부 저항에 의해 결정되는 기준 전류를 생성하며, 상기 기준 전류에 상응하여 복수의 제1 데이터선에 제1 데이터 전류를 공급하는 제1 데이터 구동 칩; 및 상기 제1 데이터 구동 칩으로부터 상기 기준 전류를 받고, 상기 기준 전류에 상응하여 복수의 제2 데이터선에 제2 데이터 전류를 공급하는 적어도 하나의 제2 데이터 구동 칩을 포함하는 발광 표시 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 데이터 구동 칩은 상기 기준 전류로부터 각 디지털/아날로그 변환기의 출력 전류 레벨을 결정하는 발광 표시 장치.
  3. 제2항에 있어서,
    상기 제1 데이터 구동 칩은 상기 기준 전류를 생성하며, 상기 생성된 기준 전류를 상기 제1 및 제2 데이터 구동 칩 내의 상기 각 디지털/아날로그 변환기에 공급하는 바이어스 회로부를 포함하는 발광 표시 장치.
  4. 제3항에 있어서,
    상기 바이어스 회로부는,
    소정의 기준 전압과 외부 저항으로부터 상기 기준 전류를 생성하는 기준 전류원 생성 회로; 및
    상기 입력되는 기준 전류 및 상기 생성된 기준 전류 중 어느 하나를 선택하는 모드 선택 회로를 구비하는 발광 표시 장치.
  5. 제4항에 있어서,
    상기 기준 전류원 생성 회로는,
    제1 입력 단자, 제2 입력 단자 및 출력 단자를 구비하며, 상기 제1 입력 단자에 상기 기준 전압이 입력되는 제1 연산 증폭기; 및
    제1 전극, 제2 전극 및 게이트를 구비하며, 상기 게이트가 상기 제1 연산 증폭기의 상기 출력 단자에 접속되고, 상기 제1 전극이 상기 바이어스 전원을 공급하는 전원선에 접속되며, 상기 제2 전극이 상기 제1 연산 증폭기의 상기 제2 입력 단자 및 상기 외부 저항의 일단에 접속되는 제1 트랜지스터를 구비하되,
    상기 외부 저항의 타단은 그라운드에 접속되는 발광 표시 장치.
  6. 제5항에 있어서,
    상기 기준 전류원 생성 회로는,
    제1 전극, 제2 전극 및 게이트를 구비하며, 상기 게이트가 상기 제2 전극에 접속되고, 상기 제1 전극이 상기 바이어스 전원을 공급하는 전원선에 접속되며, 상기 제2 전극이 상기 제1 트랜지스터의 상기 제1 전극에 접속되는 제2 트랜지스터;
    제1 전극, 제2 전극 및 게이트를 구비하며, 상기 게이트가 상기 제2 트랜지스터의 상기 게이트에 접속되고, 상기 제1 전극이 상기 제2 트랜지스터의 상기 제1 전극 및 상기 바이어스 전원을 공급하는 상기 전원선에 접속되는 제3 트랜지스터;
    제1 입력 단자, 제2 입력 단자 및 출력 단자를 구비하며, 상기 제1 입력 단자가 상기 제1 트랜지스터의 상기 제1 전극에 접속되고, 상기 제2 입력 단자가 상기 제3 트랜지스터의 상기 제2 전극에 접속되는 제2 연산 증폭기; 및
    제1 전극, 제2 전극 및 게이트를 구비하며, 상기 제1 전극이 상기 제3 트랜지스터의 상기 제2 전극 및 상기 제2 연산 증폭기의 상기 제2 입력 단자에 접속되고, 상기 게이트가 상기 제2 연산 증폭기의 상기 출력 단자에 접속되는 제4 트랜지스터를 더 포함하는 발광 표시 장치.
  7. 제4항에 있어서,
    상기 바이어스 회로부는 상기 기준 전압을 생성하는 밴드갭 블록을 더 포함하는 발광 표시 장치.
  8. 제1항에 있어서,
    상기 기준 전압은 상기 제1 데이터 구동 칩의 외부에서 입력되는 발광 표시 장치.
  9. 제1항에 있어서,
    상기 제1 및 제2 데이터 구동 칩 각각은,
    래치 클럭 신호를 발생시키는 상단 시프트 레지스터;
    제1 입력 패드를 통해 입력되는 디지털 비디오 데이터를 상기 래치 클럭 신호에 따라 샘플링하여 저장하는 래치;
    상기 래치로부터 받은 상기 디지털 비디오 데이터를 아날로그 비디오 데이터로 변환하는 디지털/아날로그 변환기; 및
    상기 디지털/아날로그 변환기로부터 받은 아날로그 비디오 데이터를 출력 패드를 통해 출력하는 출력단을 포함하는 발광 표시 장치.
  10. 제9항에 있어서,
    상기 제1 및 제2 데이터 구동 칩 각각은 상기 래치와 상기 디지털/아날로그 변환기 사이에서 상기 디지털 비디오 데이터를 다중화하여 전달하는 제2 시프트 레지스터 및 멀티플렉서를 더 포함하는 발광 표시 장치.
  11. 제10항에 있어서,
    상기 제1 및 제2 데이터 구동 칩 각각은 상기 디지털/아날로그 변환기와 상기 출력단 사이에서 상기 아날로그 비디오 데이터를 역다중화하여 전달하는 디멀티플렉서를 더 포함하는 발광 표시 장치.
  12. 제11항에 있어서,
    상기 제1 및 제2 데이터 구동 칩 각각은 상기 제2 시프트 레지스터 및 멀티플렉서로부터 제어 신호를 받아 상기 디멀티플렉서를 제어하는 출력단 제어 로직을 더 포함하는 발광 표시 장치.
  13. 소정의 제어 신호에 따라 입력되는 디지털 비디오 데이터를 샘플링하여 저장하는 제1 구동회로부;
    상기 제1 구동회로부로부터 상기 디지털 비디오 데이터를 받고 그것을 아날로그 데이터 신호로 변환하여 출력하는 제2 구동회로부; 및
    제1 입력 패드를 통해 기준 전류를 받고, 상기 기준 전류에 대응되는 전류를 상기 제2 구동회로부에 공급하는 바이어스 회로부를 포함하는 데이터 구동 칩.
  14. 제13항에 있어서,
    상기 바이어스 회로부는 상기 제2 구동회로부 내의 디지털/아날로그 변환기의 최대값과 최하위 비트 값을 결정하는 기준 전류원으로서 상기 기준 전류를 상기 디지털/아날로그 변환기에 공급하는 데이터 구동 칩.
  15. 제13항에 있어서,
    상기 바이어스 회로부는,
    소정의 기준 전압과 외부 저항으로부터 상기 기준 전류를 생성하는 기준 전류원 생성 회로; 및
    상기 입력되는 기준 전류 및 상기 생성된 기준 전류 중 어느 하나를 선택하는 모드 선택 회로를 더 포함하는 데이터 구동 칩.
  16. 제15항에 있어서,
    상기 기준 전류원 생성 회로는,
    제1 입력 단자, 제2 입력 단자 및 출력 단자를 구비하며, 상기 제1 입력 단자에 상기 기준 전압이 입력되는 제1 연산 증폭기; 및
    제1 전극, 제2 전극 및 게이트를 구비하며, 상기 게이트가 상기 제1 연산 증폭기의 상기 출력 단자에 접속되고, 상기 제1 전극이 상기 바이어스 전원을 공급하는 전원선에 접속되며, 상기 제2 전극이 상기 제1 연산 증폭기의 상기 제2 입력 단자 및 상기 외부 저항의 일단에 접속되는 제1 트랜지스터를 구비하되,
    상기 외부 저항의 타단은 그라운드에 접속되는 데이터 구동 칩.
  17. 제16항에 있어서,
    상기 기준 전류원 생성 회로는,
    제1 전극, 제2 전극 및 게이트를 구비하며, 상기 게이트가 상기 제2 전극에 접속되고, 상기 제1 전극이 상기 바이어스 전원을 공급하는 전원선에 접속되며, 상기 제2 전극이 상기 제1 트랜지스터의 상기 제1 전극에 접속되는 제2 트랜지스터; 및
    제1 전극, 제2 전극 및 게이트를 구비하며, 상기 게이트가 상기 제2 트랜지스터의 상기 게이트에 접속되고, 상기 제1 전극이 상기 제2 트랜지스터의 상기 제1 전극 및 상기 바이어스 전원을 공급하는 상기 전원선에 접속되는 제3 트랜지스터를 더 구비하는 데이터 구동 칩.
  18. 제13항에 있어서,
    상기 제1 구동회로부는,
    래치 제어 신호를 생성하는 제1 시프트 레지스터; 및
    제2 입력 패드를 통해 입력되는 상기 디지털 비디오 데이터를 상기 래치 제어 신호에 따라 샘플링하여 저장하는 래치를 포함하는 데이터 구동 칩.
  19. 제18항에 있어서,
    상기 제2 구동회로부는,
    상기 래치로부터 받은 상기 디지털 비디오 데이터를 아날로그 데이터 신호로 변환하는 디지털/아날로그 변환기; 및
    상기 디지털/아날로그 변환기로부터 받은 상기 아날로그 데이터 신호를 출력 패드를 통해 출력하는 출력단을 포함하는 데이터 구동 칩.
  20. 제19항에 있어서,
    상기 제1 구동회로부는 상기 래치와 상기 디지털/아날로그 변환기 사이에 형성되며 상기 디지털 비디오 데이터를 다중화하여 전달하는 제2 시프트 레지스터 및 멀티플렉서를 더 포함하는 데이터 구동 칩.
  21. 제20항에 있어서,
    상기 제2 구동회로부는 상기 디지털/아날로그 변환기와 상기 출력단 사이에 형성되며 상기 아날로그 데이터 신호를 역다중화하여 전달하는 디멀티플렉서를 더 포함하는 데이터 구동 칩.
  22. 제21항에 있어서,
    상기 제1 구동회로부는 상기 제2 시프트 레지스터 및 멀티플렉서로부터 제어 신호를 받아 상기 디멀티플렉서를 제어하는 출력단 제어 로직을 더 포함하는 데이터 구동 칩.
  23. 제19항에 있어서,
    상기 디지털/아날로그 변환기는 상기 기준 전류로부터 결정된 최대값과 최하 위 비트 값에 기초하여 상기 아날로그 데이터 신호를 생성하는 데이터 구동 칩.
  24. 전류 프로그래밍 방식의 복수의 화소를 구비하는 화상표시부;
    상기 복수의 화소에 전기적으로 접속되는 복수의 주사선에 주사 신호를 공급하는 주사 구동부; 및
    상기 복수의 화소에 전기적으로 접속되는 복수의 데이터선에 데이터 전류를 공급하며, 제13항 내지 제23항 중 어느 한 항에 기재된 데이터 구동 칩을 복수개 구비하는 전류 데이터 드라이버를 포함하는 발광 표시 장치.
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