JP4809590B2

JP4809590B2 - 電子装置

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Publication number: JP4809590B2
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Inventors: 福尾元男
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Filing date: 2004-03-31
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Description

本発明は電子装置に関し、第１の半導体集積回路装置からのデータが複数の第２の半導体集積回路装置に転送される電子装置に関する。

ドットマトリックス型表示装置として、液晶表示装置が、薄型、軽量、低電力という特長から、パソコンなど様々な装置に用いられ、特に画質を高精細に制御するのに有利であるアクティブマトリックス方式のカラー液晶表示装置が主流を占めている。

液晶表示装置の液晶表示モジュールは、液晶パネル（ＬＣＤパネル）と、半導体集積回路装置（以下、ＩＣという）からなる制御回路（以下、コントローラという）と、ＩＣからなる走査側駆動回路（以下、走査ドライバという）およびデータ側駆動回路（以下、データドライバという）とを具備している。液晶パネルの画質の高精細化や大型化により表示データの転送速度が高速化してきている。表示データの転送速度が高速化すると、クロック信号や表示データが反転する単位時間当たりの頻度が増加する。これにより、クロック信号や表示データが、その振幅が電源電圧（"Ｈ"レベル）とグランド（"Ｌ"レベル）とで変化（反転）する２値の電圧信号（以下、ＣＭＯＳ信号という）の場合、クロック信号や表示データが転送されるコントローラとデータドライバ間の配線においてＥＭＩ（Electro Magnetic Interference）ノイズや消費電流が増加するという問題がある。

この問題を解決する１つの方法として、ＣＭＯＳ信号からなる表示データの論理をデータ反転信号ＩＮＶに応じて、転送元のデータ１次反転回路で１次反転させて転送配線全体での反転頻度を減少させ、転送先のデータ２次反転回路で元の論理に復帰させるため２次反転させる方法が用いられている（例えば、特許文献１を参照。）。この方法は、例えば、６ビット×３ドット（Ｒ、Ｇ、Ｂ）の１８ビット幅でＣＭＯＳ信号からなる表示データを転送するとき、転送元のコントローラで、１８ビットの表示データの各ビットごとに前後で"Ｈ"レベルから"Ｌ"レベルまたは"Ｌ"レベルから"Ｈ"レベルに論理反転する変化を検出しその変化したビット数が、例えば、１８ビットの半数より多い１３ビットの場合、データ反転信号ＩＮＶ＝"Ｈ"レベルを生成する。そして、このデータ反転信号ＩＮＶにより、コントローラ内の出力端近くに設けた１８ビットのデータ１次反転回路で１８ビットの論理を反転させる。これにより１８ビット幅の転送配線内では１８ビット中の１３ビットが反転されず５ビットのみが反転されることになり、反転頻度を減少させることができ、ＥＭＩノイズや消費電流を低減できる。そして、１８ビット幅の表示データを元の論理に復帰させるため、転送先のデータドライバ内の入力端近くに設けた１８ビットのデータ２次反転回路で、再び１８ビットの論理に反転させている。

上述の問題を解決する他の方法として、小振幅差動信号伝送方式によるインタフェースが用いられている。その代表的なものとして、ＲＳＤＳ（reduced swing differential signaling）方式によるインターフェース（以下、ＲＳＤＳインタフェースという）（特許文献２を参照）が用いられている。
特開２００３−８４７２６号公報（図９）特許第３２８５３３２号公報

ところが、液晶パネルの画質の高精細化や大型化がさらに進み、ＳＸＧＡ（１２８０×１０２４画素）、さらにはＵＸＧＡ（１６００×１２００画素）と画素数が増加すると、上述の２つの解決方法を用いても消費電流が増加するという問題が生じてきた。すなわち、２つの方法とも、ＩＣ間の配線でのＥＭＩノイズや消費電流は低減できるが、表示データがデータドライバに入力されてからの内部配線でのＥＭＩノイズや消費電流が増加するという問題が生じてきた。

従って、本発明の目的は、データが半導体集積回路装置に入力されてからの内部配線によるＥＭＩノイズや消費電流を低減することができる電子装置を提供することである。

（１）本発明の電子装置は、第１の半導体集積回路装置からのデータが複数の第２の半導体集積回路装置に転送され、ＣＭＯＳ信号からなるデータを転送する際、ＣＭＯＳ信号のビットごとに前後での反転を検出しその反転ビット数に応じたデータ反転信号を生成し、そのデータ反転信号に応じてデータの論理を転送元で１次反転させるとともに転送先で元の論理に復帰させるため２次反転させるデータ転送方法を用い、転送元と転送先のうち少なくとも転送先を第２の半導体集積回路装置に有した表示装置において、前記第２の半導体集積回路装置は、データを取り込むデータ取り込み回路を有し、前記データ取り込み回路は、データの内部配線と、データレジスタと、データレジスタのデータ入力の直前位置に配置され、前記内部配線を介して入力されたデータを前記２次反転するためのデータ２次反転回路とを有することを特徴とする。
（２）上記（１）項の電子装置において、前記第２の半導体集積回路装置は、前記ＣＭＯＳ信号からなるデータおよびデータ反転信号が前記第１の半導体集積回路装置または前段に接続された前記第２の半導体集積回路装置から入力されることを特徴とする。
（３）上記（１）項の電子装置において、前記第２の半導体集積回路装置は、前記第１の半導体集積回路装置または前段に接続された前記第２の半導体集積回路装置からの差動信号からなるデータが前記ＣＭＯＳ信号からなるデータに変換され、前記データ反転信号が内部で生成されることを特徴とする。
（４）上記（１）項の電子装置において、前記第２の半導体集積回路装置は、前記第１の半導体集積回路装置または前段に接続された前記第２の半導体集積回路装置からのＣＭＯＳ信号または差動信号からなるデータのどちらか一方を選択する受信部を有し、ＣＭＯＳ信号が選択されたとき、前記データ反転信号が前記第１の半導体集積回路装置または前段に接続された前記第２の半導体集積回路装置から入力され、差動信号が選択されたとき、前記データ反転信号が前記受信部で生成されることを特徴とする。
（５）上記（４）項の電子装置において、前記各第２の半導体集積回路装置は前記第１の半導体集積回路装置からのデータが順次転送されるようにカスケード接続され、初段の前記第２の半導体集積回路装置には、前記第１の半導体集積回路装置からの差動信号からなるデータが転送され、２段目以降の前記第２の半導体集積回路装置には、前段に接続された前記第２の半導体集積回路装置からのＣＭＯＳ信号からなるデータが転送されることを特徴とする。
（６）上記（５）項の電子装置において、前記受信部が、差動信号が選択されたとき１対で少なくとも２ビット分のデータを含む差動信号が受信され前記少なくとも２ビット分のデータを同一配線に時間多重化されたＣＭＯＳ信号として出力する差動信号レシーバと、ＣＭＯＳ信号が選択されたとき受信されるＣＭＯＳ信号を差動信号レシーバからバイパスさせるバイパス回路とを有することを特徴とする。
（７）上記（６）項の電子装置において、前記受信部が、前記差動信号レシーバからのＣＭＯＳ信号を差動信号に対して少なくとも２分周させて１ビットずつのパラレルのＣＭＯＳ信号として出力する分周回路を有することを特徴とする。
（８）上記（７）項の電子装置において、さらに、前記受信部が前記データ反転信号を生成するデータ反転信号生成回路と、前記分周回路からのデータを前記１次反転するデータ１次反転回路とを有することを特徴とする。
（９）上記（３）〜（８）項のいずれか１項の電子装置において、前記差動信号がＲＳＤＳ信号、ｍｉｎ−ＬＶＤＳ信号またはＣＭＡＤＳ信号のうちの１つであることを特徴とする。
（１０）上記（１）〜（９）項のいずれか１項の電子装置において、表示装置として用いられ、前記第１の半導体集積回路装置が制御回路であり、前記第２の半導体集積回路装置がデータ側駆動回路であることを特徴とする。
（１１）上記（１０）項の電子装置において、液晶表示装置として用いられることを特徴とする。

上記手段によれば、データが半導体集積回路装置に入力されてから内部配線を介してデータレジスタに取込まれるとき、データレジスタのデータ入力の直前位置にデータ２次反転回路を配置することにより、内部配線に対する転送元側でデータ反転信号により１次反転制御されたデータをデータ２次反転回路で元の論理に２次反転制御されることにより、内部配線内でのデータの反転頻度が少なくなり内部配線でのＥＭＩノイズや消費電流を低減できる。

本発明によれば、データが半導体集積回路装置に入力されてからの内部配線によるＥＭＩノイズや消費電流を低減することができる。

以下の説明で使用する表示データやタイミング信号の符号について、ＣＭＯＳ信号とＲＳＤＳ信号とを明確化するために、以下に定義しておく。
（１）表示データDATA：ＣＭＯＳ信号やＲＳＤＳ信号の区分なし
（２）表示データDA：ＣＭＯＳ信号
（３）表示データD00〜D05，D10〜D15，D20〜D25：ＣＭＯＳ信号
（４）表示データDN／DP：ＲＳＤＳ信号
（５）表示データD00N/D00P〜D02N/D02P，D10N/D10P〜D12N/D12P，D20N/D20P〜D22N/D22P：ＲＳＤＳ信号
（６）クロック信号CLK：ＣＭＯＳ信号やＲＳＤＳ信号の区分なし
（７）クロック信号CK：ＣＭＯＳ信号
（８）クロック信号CKN/CKP：ＲＳＤＳ信号
（９）スタート信号STH、ラッチ信号STB、データ反転信号INV：ＣＭＯＳ信号

以下に、本発明の一実施形態について、図面を参照して説明する。液晶表示装置の液晶表示モジュールは、図１に示すように、液晶パネル１と、コントローラ２と、走査ドライバ３と、データドライバ４とを具備している。液晶パネル１は、詳細を図示しないが、透明な画素電極および薄膜トランジスタ（ＴＦＴ）を配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなり、スイッチング機能を持つＴＦＴを制御することにより各画素電極に所定の電圧を印加し、各画素電極と対向基板電極との間の電位差により液晶の透過率または反射率を変化させて画像を表示するものである。半導体基板上には、ＴＦＴのスイッチング制御信号（走査信号）を送る走査線と、各画素電極へ印加する階調電圧を送るデータ線とが配線されている。以下、液晶パネル１の解像度がＳＸＧＡ（１２８０×１０２４画素：１画素はR，G，Bの３ドットからなる）、２６２１４４色表示（R，G，Bのそれぞれが６４階調からなる）の場合を例に説明する。

液晶パネル１の走査線は、垂直方向の１０２４画素に対応して１０２４本配置される。また、データ線は、１画素がR，G，Bの３ドットからなるため水平方向の１２８０画素に対応して１２８０×３＝３８４０本配置される。走査ドライバ３は、１０２４本のゲート線に対して１個で２５６本を分担するとして４個が配置される。データドライバ４は、３８４０本のデータ線に対して１個で３８４本を分担するとして１０個（４−１，４−２，…，４−１０）が配置される。

コントローラ２には、ＰＣ（パソコン）５から、例えば、ＬＶＤＳ（low voltage differential signaling）インタフェースを介して表示データやタイミング信号が転送される。コントローラ２から走査ドライバ３には、クロック信号等が各走査ドライバ３に並列に転送され、垂直同期用のスタート信号ＳＴＶが初段の走査ドライバ３に転送され、カスケード接続された２段目以降の走査ドライバ３に順次転送されていく。コントローラ２から初段のデータドライバ４−１には、ＣＭＯＳ信号からなる水平同期用のスタート信号ＳＴＨおよびラッチ信号ＳＴＢがＣＭＯＳインタフェースを介して転送され、ＲＳＤＳ信号からなる表示データＤＮ／ＤＰおよびクロック信号ＣＫＮ／ＣＫＰがＲＳＤＳインタフェースを介して転送される。初段のデータドライバ４−１からカスケード接続された２段目以降のデータドライバ４−２，４−３，…，４−１０に、ＣＭＯＳ信号からなる表示データＤＡ、クロック信号ＣＫ、スタート信号ＳＴＨ、ラッチ信号ＳＴＢおよびデータ反転信号ＩＮＶがＣＭＯＳインタフェースを介して順次転送されていく。データ反転信号ＩＮＶは、初段のデータドライバ４−１内で、表示データＤＡの各ビットごとに前後で論理反転する変化を検出しその変化したビット数に基づいて生成される。

走査ドライバ３から液晶パネル１の各走査線には、パルス状の走査信号が線順次に送られる。パルスが印加された走査線につながるＴＦＴが全てオンとなり、そのとき各データドライバ４から液晶パネル１のデータ線には階調電圧が供給され、オンとなったＴＦＴを介して画素電極に印加される。そして、パルスが印加されなくなった走査線につながるＴＦＴがオフ状態に変化すると、画素電極と対向基板電極との電位差は、次の階調電圧が画素電極に印加されるまでの間保持される。そして、全ての走査線に順次パルスが印加されることにより、全ての画素電極に所定の階調電圧が印加され、フレーム周期で階調電圧の書き替えを行うことにより画像を表示することができる。

データドライバ４は、３８４本のデータ線に対応して、R，G，B各６４階調表示のためのＲ、Ｇ、Ｂ各６ビットの表示データがそれぞれ入力され、６４階調のうち、その表示データの論理に対応した１つの階調電圧がそれぞれ出力される３８４出力の構成となっている。具体的回路構成として、図２に示すように、チップ間データ転送のためのインタフェース回路を構成するレシーバ１０と、デジタルの表示データＤＡをシリアル／パラレル変換し、さらにその表示データＤＡの論理に対応したアナログの階調電圧に変換するための回路を構成するシフトレジスタ２０、データ取り込み回路３０、ラッチ４０、レベルシフタ５０、デジタルアナログ変換回路（以下、Ｄ／Ａコンバータという）６０およびボルテージフォロア出力回路７０とを有している。尚、データドライバ４には、上記各回路を動作させるための電源回路を有しているが、図示および説明を省略する。

データドライバ４の入力端子として、図２に示す各端子について説明する。ＩＳＴＨ端子はスタート信号ＳＴＨの入力端子で、スタート信号ＳＴＨはシフトレジスタ２０に入力される。ＩＳＴＢ端子はラッチ信号ＳＴＢの入力端子で、ラッチ信号ＳＴＢはラッチ４０およびボルテージフォロア出力回路７０に入力される。ＩＦＭ端子は、ＣＭＯＳまたはＲＳＤＳのインタフェースモードを選択するための端子である。ＩＦＭ端子には、インタフェースモード選択信号として、"Ｈ"レベルまたは"Ｌ"レベルの固定電位が供給され、レシーバ１０にその電位が入力される。ＩＣＫＰ／ＩＣＫ端子およびＩＣＫＮ／ＩＩＮＶ端子は、ＩＦＭ端子＝"Ｈ"レベルのとき、クロック信号ＣＫＮ／ＣＫＰの入力端子であり、ＩＦＭ端子＝"Ｌ"レベルのとき、ＩＣＫＰ／ＩＣＫ端子がクロック信号ＣＫの入力端子およびＩＣＫＮ／ＩＩＮＶ端子がデータ反転信号ＩＮＶの入力端子である。クロック信号ＣＫＮ／ＣＫＰ、ＣＫおよびデータ反転信号ＩＮＶはレシーバ１０にそれぞれ入力される。ＩＤ００Ｎ／ＩＤ００−ＩＤ０２Ｐ／ＩＤ０５端子，ＩＤ１０Ｎ／ＩＤ１０−ＩＤ１２Ｐ／ＩＤ１５端子，ＩＤ２０Ｎ／ＩＤ２０−ＩＤ２２Ｐ／ＩＤ２５端子は、階調表示６ビット×Ｒ，Ｇ，Ｂ３ドット（１画素）＝１８ビット幅分の表示データＤＡＴＡの入力端子で、ＩＦＭ端子＝"Ｈ"レベルのとき、ＲＳＤＳ信号からなる表示データＤ００Ｎ／Ｄ００Ｐ−Ｄ０２Ｎ／Ｄ０２Ｐ，Ｄ１０Ｎ／Ｄ１０Ｐ−Ｄ１２Ｎ／Ｄ１２Ｐ，Ｄ２０Ｎ／Ｄ２０Ｐ−Ｄ２２Ｎ／Ｄ２２Ｐ（以下、ＤＮ／ＤＰという）の入力端子であり、ＩＦＭ端子＝"Ｌ"レベルのとき、ＣＭＯＳ信号からなる表示データＤ００−Ｄ０５，Ｄ１０−Ｄ１５，Ｄ２０−Ｄ２５（以下、ＤＡという）の入力端子である。上記各表示データＤＡＴＡはレシーバ１０にそれぞれ入力される。

データドライバ４の出力端子として、図２に示す各端子について説明する。ＯＳＴＨ端子はスタート信号ＳＴＨの出力端子で、そのスタート信号ＳＴＨはシフトレジスタ２０から出力される。ＯＣＫ端子はクロック信号ＣＫの出力端子で、そのクロック信号ＣＫはシフトレジスタ２０から出力される。ＯＳＴＢ端子はラッチ信号ＳＴＢの出力端子で、そのラッチ信号ＳＴＢはラッチ４０から出力される。ＯＩＮＶ端子はデータ反転信号ＩＮＶの出力端子で、そのデータ反転信号ＩＮＶはデータ取り込み回路３０から出力される。ＯＤ００−ＯＤ０５端子，ＯＤ１０−ＯＤ１５端子，ＯＤ２０−ＯＤ２５端子は、表示データＤＡの出力端子で、各表示データＤＡはデータ取り込み回路３０からそれぞれ出力される。

チップ間データ転送のためのインタフェース回路を構成するレシーバ１０について説明する。レシーバ１０は、ＲＳＤＳ信号またはＣＭＯＳ信号からなるクロック信号ＣＬＫや表示データＤＡＴＡを受信して、ＣＭＯＳ信号からなるクロック信号ＣＫや表示データＤＡを内部のシフトレジスタ２０やデータ取り込み回路３０に出力する。レシーバ１０は、図３に示すように、クロック信号ＣＫＮ／ＣＫＰが入力されるＲＳＤＳレシーバ１１ａと、表示データＤＮ／ＤＰが入力されるＲＳＤＳレシーバ１１ｂと、クロック信号ＣＫおよびデータ反転信号ＩＮＶがバイパスされるバイパス回路１２ａと、表示データＤＡがバイパスされるバイパス回路１２ｂと、ＲＳＤＳレシーバ１１ａ出力の分周回路１３ａと、ＲＳＤＳレシーバ１１ｂ出力の分周回路１３ｂと、データ反転信号生成回路１４と、データ１次反転回路１５と、クロック信号ＣＫのセレクタ１６ａと、データ反転信号ＩＮＶのセレクタ１６ｂと、表示データＤＡのセレクタ１６ｃとを有している。

各ＲＳＤＳレシーバ１１ａ，１１ｂは、ＩＦＭ端子＝"Ｈ"レベルのとき、内部のバイアス信号がオンになりクロック信号ＣＫＮ／ＣＫＰと表示データＤＮ／ＤＰを受信可能とする動作状態となり、ＩＦＭ端子＝"Ｌ"レベルのとき、内部のバイアス信号をオフにすることにより不動作状態にして消費電流を低減するようにしている。

各バイパス回路１２ａ，１２ｂは、例えば、図４に示すように、２個のＯＲ回路で構成され、ＩＦＭ端子＝"Ｌ"レベルのとき、クロック信号ＣＫ、データ反転信号ＩＮＶおよび表示データＤＡをバイパスさせ、ＩＦＭ端子＝"Ｈ"レベルのとき、ＣＭＯＳ信号のバイパスが禁止される。

分周回路１３ａは、ＲＳＤＳレシーバ１１ａから出力されるクロック信号ＣＫを２分周して１本線で出力する。各分周回路１３ｂは、各ＲＳＤＳレシーバ１１ｂから出力され、２ビット分の表示データを同一配線に時間多重化された表示データＤ００−Ｄ０１，Ｄ０２−Ｄ０３，…，Ｄ２４−Ｄ２５を２分周で１ビットずつのデータＤ００，Ｄ０１，…，Ｄ２４，Ｄ２５に分離して２本線で出力する。

データ反転信号生成回路１４は、データ反転検出回路１７と、第１判定回路１８と、第２判定回路１９とを有している。データ反転検出回路１７は、Ｒ，Ｇ，Ｂの各６ビットの表示データＤＡごとに対応するため、３個を有している。各データ反転検出回路１７は、６ビットの各ビットの前後での変化を検出するために、各ビットに対応して、図５に示すように、２段カスケード接続のフリップフロップと、各段の出力の排他的論理和を出力するＥＸＯＲ回路からなる。ＥＸＯＲ回路からは、前後で変化がないビットでは"Ｌ"レベルを出力し、変化があるビットでは"Ｈ"を出力する。２段目のフリップフロップからは、表示データＤＡが出力される。第１判定回路１８は、各データ反転検出回路１７に対応するため３個を有し、ＩＦＭ端子＝"Ｈ"レベルのとき、判定可能とする動作状態となり、ＩＦＭ端子＝"Ｌ"レベルのとき、不動作状態にして消費電流を低減するようにしている。各第１判定回路１８は、６ビットのうち変化したビット数を検出し、例えば、４ビット以上の場合、"Ｈ"レベルを出力する。第２判定回路１９は、３個の第１判定回路１８の出力のうち"Ｈ"レベルの出力数を検出し、２出力以上の場合、"Ｈ"を出力する。第２判定回路１９の出力がデータ反転信号ＩＮＶとなる。

データ１次反転回路１５は、ＥＸＯＲ回路からなり、ＩＦＭ端子＝"Ｈ"レベルのとき、データ反転信号生成回路１４からの表示データＤＡをデータ反転信号生成回路１４からのデータ反転信号ＩＮＶにより反転制御する。

セレクタ１６ａは、ＩＦＭ端子＝"Ｈ"レベルのとき、分周回路１３ａからのクロック信号ＣＫを選択出力し、ＩＦＭ端子＝"Ｌ"レベルのとき、バイパス回路１２ａからのクロック信号ＣＫを選択出力する。セレクタ１６ｂは、ＩＦＭ端子＝"Ｈ"レベルのとき、データ反転信号生成回路１４からのデータ反転信号ＩＮＶを選択出力し、ＩＦＭ端子＝"Ｌ"レベルのとき、バイパス回路１２ａからのデータ反転信号ＩＮＶを選択出力する。セレクタ１６ｃは、ＩＦＭ端子＝"Ｈ"レベルのとき、データ１次反転回路１５からの表示データＤ００−Ｄ０１，Ｄ０２−Ｄ０３，…，Ｄ２４−Ｄ２５を選択出力し、ＩＦＭ端子＝"Ｌ"レベルのとき、バイパス回路１２ｂからの表示データＤ００−Ｄ０１，Ｄ０２−Ｄ０３，…，Ｄ２４−Ｄ２５を選択出力する。

ＩＦＭ端子＝"Ｈ"レベルのときのレシーバ１０の動作について説明する。各ＲＳＤＳレシーバ１１ａ，１１ｂは動作状態となり、バイパス回路１２ａ，１２ｂはＣＭＯＳ信号のバイパスを禁止される。セレクタ１６ａは分周回路１３ａ出力を選択し、セレクタ１６ｂはデータ反転信号生成回路１４出力を選択し、セレクタ１６ｃはデータ１次反転回路１５出力を選択する。これらの動作により、図６に示すように、レシーバ１０はＲＳＤＳレシーバとして機能する。従って、このとき、レシーバ１０にクロック信号ＣＫＮ／ＣＫＰおよび表示データＤＮ／ＤＰが入力されると、各ＲＳＤＳレシーバ１１ａ，１１ｂはこれらを受信し、レシーバ１０からは、分周回路１３ａからのクロック信号ＣＫが出力されるとともに、データ１次反転回路１５からの表示データＤＡが出力される。

次に、ＩＦＭ端子＝"Ｌ"レベルのときのレシーバ１０の動作について説明する。各ＲＳＤＳレシーバ１１ａ，１１ｂは不動作状態となり、各バイパス回路１２ａ，１２ｂはクロック信号ＣＫ、データ反転信号ＩＮＶおよび表示データＤＡをバイパスさせる。セレクタ１６ａはバイパス回路１２ａのクロック信号出力を選択し、セレクタ１６ｂはバイパス回路１２ａのデータ反転信号出力を選択し、セレクタ１６ｃはバイパス回路１２ｂ出力を選択する。これらの動作により、図７に示すように、レシーバ１０はＣＭＯＳレシーバとして機能する。従って、このとき、レシーバ１０にクロック信号ＣＫ、データ反転信号ＩＮＶおよび表示データＤＡが入力されると、各バイパス回路１２ａ，１２ｂはそれらのＣＭＯＳ信号をバイパスさせ、レシーバ１０からは、バイパス回路１２ａからのクロック信号ＣＫおよびデータ反転信号ＩＮＶが出力されるとともに、バイパス回路１２ｂからの表示データＤＡが出力される。

図２に戻り、シフトレジスタ２０、データ取り込み回路３０、ラッチ４０、レベルシフタ５０、Ｄ／Ａコンバータ６０およびボルテージフォロア出力回路７０について説明する。シフトレジスタ２０は、データ線３８４本に対応して、１２８ビット（１ビットでデータ線Ｒ，Ｇ，Ｂの３本分を分担）からなり、液晶パネル１の複数走査線のうち１走査線を走査する１水平期間ごとに、クロック信号ＣＫの前エッジおよび後エッジのタイミングでスタート信号ＳＴＨの"Ｈ"レベルを読込み、データ取込み用の制御信号Ｃ１、Ｃ２、…、Ｃ１２８を順次生成し、データ取り込み回路３０に供給する。

データ取り込み回路３０は、図８に示すように、表示データＤＡの内部配線３１と、データ反転信号ＩＮＶの内部配線３２と、データ２次反転回路３３と、データレジスタ３４とを有している。内部配線３１は、レシーバ１０の表示データＤＡ出力端とＯＤ００−ＯＤ０５，ＯＤ１０−ＯＤ１５，ＯＤ２０−ＯＤ２５端子間を接続している。内部配線３２は、レシーバ１０のデータ反転信号ＩＮＶ出力端とＯＩＮＶ端子間を接続している。データ２次反転回路３３は、データ線３８４本に対応して、６ビット×３ドット（Ｒ、Ｇ、Ｂ）の１８ビット幅×１２８ビットのＥＸＯＲ回路からなり、データレジスタ３２の表示データ入力の直前位置に配置され、ＥＸＯＲ回路の一方の入力端に内部配線３１から表示データＤＡが入力され、ＥＸＯＲ回路の他方の入力端に内部配線３２からデータ反転信号ＩＮＶが入力される。データレジスタ３４は、データ線３８４本に対応して、１水平期間ごとに、６ビット×３ドット（Ｒ、Ｇ、Ｂ）の１８ビット幅×１２８ビットでデータ２次反転回路３３から供給される１走査線分の表示データＤＡをシフトレジスタ２０の制御信号Ｃ１、Ｃ２、…、Ｃ１２８の後エッジのタイミングで取込む。

ラッチ４０は、１水平期間ごとに、データレジスタ３４に取込まれた表示データＤＡをラッチ信号ＳＴＢの前エッジのタイミングで保持するとともにレベルシフタ５０に一括供給する。レベルシフタ５０は、ラッチ４０からの表示データＤＡを電圧レベルを高めてＤ／Ａコンバータ６０に供給する。Ｄ／Ａコンバータ６０は、レベルシフタ５０からの表示データＤＡにより、データ線３８４本のそれぞれに対応した６ビットの表示データＤＡごとに、６４階調のうち、その表示データＤＡの論理に対応した１つの階調電圧をボルテージフォロア出力回路７０に供給する。ボルテージフォロア出力回路７０は、Ｄ／Ａコンバータ６０からの階調電圧を駆動能力を高めてラッチ信号ＳＴＢの後エッジのタイミングで出力Ｓ１〜Ｓ３８４として出力する。

図１に示す液晶表示モジュールのコントローラ２とデータドライバ４間および各データドライバ４間の各種信号の転送について、コントローラ２と、データドライバ４と、コントローラ２からデータドライバ４への各種信号線とを図９に示して説明する。スタート信号ＳＴＨおよびラッチ信号ＳＴＢは、ＣＭＯＳ信号でコントローラ２からデータドライバ４−１に転送され、データドライバ４−１からカスケード接続された各データドライバ４−２，４−３，…，４−１０に順次転送されていく。

クロック信号ＣＬＫ、表示データＤＡＴＡおよびデータ反転信号ＩＮＶの転送について説明する。データドライバ４−１のＩＦＭ端子の電位レベルは"Ｈ"レベルに設定され、データドライバ４−２、４−３、・・・、４−１０のＩＦＭ端子の電位レベルは"Ｌ"レベルに設定される。これにより、データドライバ４−１の各ＲＳＤＳレシーバ１１ａ，１１ｂが動作状態となり、図６に示したように、データドライバ４−１のレシーバ１０はＲＳＤＳレシーバとして機能し、コントローラ２の図示しないＲＳＤＳトランスミッタと、データドライバ４−１のレシーバ１０とでＲＳＤＳインタフェースを構成する。従って、コントローラ２からクロック信号ＣＫＮ／ＣＫＰおよび表示データＤＮ／ＤＰが、ＲＳＤＳインタフェースを介してデータドライバ４−１へ転送される。

データドライバ４−１内において、クロック信号ＣＫＮ／ＣＫＰはレシーバ１０でクロック信号ＣＫに変換され、シフトレジスタ２０を介してＯＣＫ端子に転送される。表示データＤＮ／ＤＰはレシーバ１０で表示データＤＡに変換される。レシーバ１０のデータ反転信号生成回路１４で、表示データＤＡのビットごとに前後での反転を検出しその反転ビット数に応じたデータ反転信号ＩＮＶが生成される。表示データＤＡは、レシーバ１０のデータ１次反転回路１５でデータ反転信号ＩＮＶに応じて１次反転制御され、データ反転信号ＩＮＶとともにデータ取り込み回路３０に転送される。データ取り込み回路３０に転送された表示データＤＡおよびデータ反転信号ＩＮＶは、内部配線３１，３２を介して、ＯＤ００−ＯＤ０５，ＯＤ１０−ＯＤ１５，ＯＤ２０−ＯＤ２５端子およびＯＩＮＶ端子に転送されるとともに、データ２次反転回路３３に転送される。表示データＤＡは、データ２次反転回路３３でデータ反転信号ＩＮＶに応じて２次反転制御され、データレジスタ３４に転送される。このとき、表示データＤＡは、データレジスタ３４に入力される直前で、データ反転信号ＩＮＶに応じた２次反転制御がなされるため、内部配線３１における表示データＤＡの反転頻度が少なくなり内部配線３１でのＥＭＩノイズや消費電流を低減できる。

データドライバ４−２の各ＲＳＤＳレシーバ１１ａ，１１ｂが不動作状態となりバイパスされて、図７に示すように、データドライバ４−２のレシーバ１０はＣＭＯＳレシーバとして機能する。従って、データドライバ４−１からクロック信号ＣＫ、データ反転信号ＩＮＶおよび表示データＤＡが、データドライバ４−２へ転送される。データドライバ４−２内において、クロック信号ＣＫは、シフトレジスタ２０を介してＯＣＫ端子に転送される。表示データＤＡは、データ反転信号ＩＮＶとともにデータ取り込み回路３０に転送される。データ取り込み回路３０に転送された表示データＤＡおよびデータ反転信号ＩＮＶは、データドライバ４−１と同様に、ＯＤ００−ＯＤ０５，ＯＤ１０−ＯＤ１５，ＯＤ２０−ＯＤ２５端子およびＯＩＮＶ端子に転送されるとともに、データ２次反転回路３３に転送される。表示データＤＡは、データドライバ４−１と同様に、データレジスタ３４に転送され、内部配線３１でのＥＭＩノイズや消費電流を低減できる。

３段目以降のデータドライバ４−３、・・・、４−１０についても、データドライバ４−２と同様に機能し、クロック信号ＣＫおよび表示データＤＡが、データドライバ４−３、・・・、４−１０へＣＭＯＳインタフェース回路を介して順次転送されていく。また、2段目以降のデータドライバ４−２、４−３、・・・、４−１０の各ＲＳＤＳレシーバ１１ａ，１１ｂは不動作状態となっているので、これらのレシーバでの消費電流を低減できる。

次に、データドライバ４−３用の表示データＤＡＴＡがデータドライバ４−１に入力され、データドライバ４−３に転送されるまでのタイミング動作について、図１０を参照して説明する。データドライバ４−１には、例えば、７５ＭＨｚのＲＳＤＳ信号として、クロック信号ＣＫＮ／ＣＫＰが図１０（ａ）に示すタイミングで入力され、クロック信号ＣＫＮ／ＣＫＰに同期して表示データＤＮ／ＤＰが図１０（ｃ）に示すタイミングで入力される。図１０（ａ）に示す２５９番目のクロック信号ＣＫＮ／ＣＫＰに対応して、図１０（ｃ）に示すデータドライバ４−３の出力Ｓ１〜Ｓ３用の表示データＤＮ／ＤＰが入力され、同様に、２６０番目のクロック信号ＣＫＮ／ＣＫＰに対応して、データドライバ４−３の出力Ｓ４〜Ｓ６用の表示データＤＮ／ＤＰが入力される。また、データドライバ４−１には、図示より先のタイミングでスタート信号ＳＴＨ１が入力されており、図１０（ｂ）では、ＩＳＴＨ端子は"Ｌ"レベルである。

クロック信号ＣＫＮ／ＣＫＰは、データドライバ４−１内のレシーバ１０で２分周されて３７．５ＭＨｚのクロック信号ＣＫ１（図示せず）となり、データドライバ４−１内を転送され、クロック信号ＣＫ２として、図１０（ｄ）に示すように、クロック信号ＣＫＮ／ＣＫＰからｔ＝ｔ_Ｐ１（例えば、ｔ_Ｐ１＝１５ｎｓ）の遅延でデータドライバ４−２に入力される。表示データＤＮ／ＤＰは、データドライバ４−１内のレシーバ１０で２分周されて３７．５ＭＨｚの表示データＤ００−Ｄ０５，Ｄ１０−Ｄ１５，Ｄ２０−Ｄ２５（図示せず）となり、データドライバ４−１内を転送され、図１０（ｆ）に示すように、クロック信号ＣＫ２からｔ＝ｔ_ＰＬＨ２（ｔ_ＰＨＬ２）の遅延（例えば、ｔ_ＰＬＨ２，ｔ_ＰＨＬ２＝−３〜＋１ｎｓ）でデータドライバ４−２に入力される。図１０（ｄ）に示す２−１番目のクロック信号ＣＫ２に対応して、図１０（ｆ）に示すデータドライバ４−３の出力Ｓ１〜Ｓ３，Ｓ４〜Ｓ６用の表示データＤＡが入力され、同様に、２−２番目のクロック信号ＣＫ２に対応して、データドライバ４−３の出力Ｓ７〜Ｓ９，Ｓ１０〜Ｓ１２用の表示データＤＡが入力される。また、スタート信号ＳＴＨ１は、データドライバ４−１内を転送され、スタート信号ＳＴＨ２として、データドライバ４−２に、図示より先のタイミングで入力されており、図１０（ｅ）では、ＩＳＴＨ端子は"Ｌ"レベルである。

クロック信号ＣＫ２は、データドライバ４−２内を転送され、クロック信号ＣＫ３として、図１０（ｇ）に示すように、クロック信号ＣＫ２からｔ＝ｔ_Ｐ２（例えば、ｔ_Ｐ２＝１５ｎｓ）の遅延でデータドライバ４−３に入力される。スタート信号ＳＴＨ２は、データドライバ４−２内を転送され、スタート信号ＳＴＨ３として、３−１番目のクロック信号ＣＫ３の後エッジからｔ＝ｔＰＬＨ１の遅延（例えば、ｔＰＬＨ１＝−３〜＋１ｎｓ）の前エッジおよび３−２番目のクロック信号ＣＫ３の後エッジからｔ＝ｔＰＨＬ１の遅延（例えば、ｔＰＨＬ１＝−３〜＋１ｎｓ）の前エッジで入力される。表示データＤＡは、データドライバ４−２内を転送され、図１０（ｉ）に示すように、クロック信号ＣＫ３からｔ＝ｔ_ＰＬＨ２（ｔ_ＰＨＬ２）の遅延でデータドライバ４−３に入力される。図１０（ｇ）に示す３−３番目のクロック信号ＣＫ３に対応して、図１０（ｇ）に示すデータドライバ４−３の出力Ｓ１〜Ｓ３，Ｓ４〜Ｓ６用の表示データＤＡが入力され、同様に、３−４番目のクロック信号ＣＫ３に対応して、データドライバ４−３の出力Ｓ７〜Ｓ９，Ｓ１０〜Ｓ１２用の表示データＤＡが入力される。

以上に説明したように、ＲＳＤＳ信号からなる表示データＤＮ／ＤＰが入力されるデータドライバ４−１では、表示データＤＮ／ＤＰはレシーバ１０でＣＭＯＳ信号からなる表示データＤＡに変換される。そして、内部のレシーバ１０でデータ反転信号ＩＮＶが生成されるとともに、ＣＭＯＳ信号に変換された表示データＤＡがそのデータ反転信号ＩＮＶに応じて１次反転制御されてからデータ取り込み回路３０へ転送される。１次反転制御された表示データＤＡは、内部配線３１を転送され、データレジスタ３４に入力される直前で、元の論理に復帰させるためにデータ反転信号ＩＮＶに応じた２次反転制御がなされる。これにより、内部配線３１における表示データＤＡの反転頻度が少なくなり内部配線３１でのＥＭＩノイズや消費電流を低減できる。

ＣＭＯＳ信号からなる表示データＤＡが入力されるデータドライバ４−２，４−３，・・・，４−１０では、データドライバ４−１で１次反転制御された表示データＤＡがそのままレシーバ１０を介してデータ取り込み回路３０へ転送される。データ取り込み回路３０へ転送された表示データＤＡは、内部配線３１を転送され、データレジスタ３４に入力される直前で、元の論理に復帰させるためにデータドライバ４−１で生成されたデータ反転信号ＩＮＶに応じた２次反転制御がなされる。これにより、データドライバ４−２，４−３，・・・，４−１０においても、内部配線３１における表示データＤＡの反転頻度が少なくなり内部配線３１でのＥＭＩノイズや消費電流を低減できる。

つぎに、本発明の第２の実施形態について、図１１を参照して説明する。尚、図１と同一のものについては同一符号を付して、その説明を省略する。図１の液晶表示装置と異なる点は、コントローラ２およびデータドライバ４の替わりにコントローラ１０２およびデータドライバ１０４を有し、コントローラ１０２から初段のデータドライバ１０４−１には、小振幅差動信号方式のインタフェースとして、ＲＳＤＳインタフェースの替わりに、ｍｉｎ−ＬＶＤＳ（TEXAS INSTRUMENTS社の商標登録）方式のインターフェースを用いてｍｉｎ−ＬＶＤＳ信号からなる表示データＤＮ／ＤＰおよびクロック信号ＣＫＮ／ＣＫＰが転送される点である。データドライバ１０４は、図２に示したデータドライバ４とは、レシーバ１０のＲＳＤＳレシーバ１１ａ，１１ｂの替わりにｍｉｎ−ＬＶＤＳレシーバが用いられる点を除いて同様の回路構成を用いることができ、動作についても同様であり、図示および説明を省略する。

つぎに、本発明の第３の実施形態について、図１２を参照して説明する。尚、図１と同一のものについては同一符号を付して、その説明を省略する。図１の液晶表示装置と異なる点は、コントローラ２およびデータドライバ４の替わりにコントローラ２０２およびデータドライバ２０４を有し、コントローラ２０２から初段のデータドライバ２０４−１には、小振幅差動信号方式のインタフェースとして、ＲＳＤＳインタフェースの替わりに、ＣＭＡＤＳ（Current Mode Advanced Differential Signaling：日本電気（株）の商標登録）方式のインターフェースを用いてＣＭＡＤＳ信号からなる表示データＤＮ／ＤＰおよびクロック信号ＣＫＮ／ＣＫＰが転送される点である。データドライバ２０４は、図２に示したデータドライバ４とは、レシーバ１０のＲＳＤＳレシーバ１１ａ，１１ｂの替わりにＣＭＡＤＳレシーバが用いられる点を除いて同様の回路構成を用いることができ、動作についても同様であり、図示および説明を省略する。

尚、上記第１〜第３の実施形態では、データドライバとして、表示データ入力がＲＳＤＳ信号、ｍｉｎ−ＬＶＤＳまたはＣＭＡＤＳ信号のうちの１つの小振幅差動信号入力とＣＭＯＳ信号入力との切り替え可能なものを例に説明したが、これに限定されず、ＲＳＤＳ信号、ｍｉｎ−ＬＶＤＳまたはＣＭＡＤＳ信号のうちの１つのみ入力可能なものやＣＭＯＳ信号のみ入力可能なものであってもよい。ＲＳＤＳ信号、ｍｉｎ−ＬＶＤＳまたはＣＭＡＤＳ信号のうちの１つのみ入力可能なデータドライバの場合、データドライバのレシーバを図６に示すレシーバ１０のＩＦＭ＝"Ｈ"のときの等価回路と同様に、データ反転信号生成回路とデータ１次反転回路を有する回路構成とすればよい。ＣＭＯＳ信号のみ入力可能なデータドライバの場合、データドライバのレシーバを図７に示すレシーバ１０のＩＦＭ＝"Ｌ"のときの等価回路と同様に、データ反転信号ＩＮＶの生成とデータ１次反転制御はデータドライバの外部で行い、データ２次反転制御のためのデータ反転信号ＩＮＶの入力端を有する回路構成とすればよい。この場合、データ反転信号ＩＮＶの生成とデータ１次反転制御はコントローラで行えばよい。ＲＳＤＳ信号、ｍｉｎ−ＬＶＤＳまたはＣＭＡＤＳ信号のうちの１つのみ入力可能なデータドライバやＣＭＯＳ信号のみ入力可能なデータドライバを用いた液晶表示装置では、上述のチップ間データ転送方式だけでなく、コントローラからの表示データを各データドライバに並列に転送する方式を用いることもできる。また、ＲＳＤＳ信号、ｍｉｎ−ＬＶＤＳおよびＣＭＡＤＳ信号の替わりに他の小振幅差動信号を適用可能である。また、液晶表示装置を例として説明したが、これに限定されることなく、表示データが内部配線を転送されデータレジスタに取込まれる他の表示装置にも用いることができる。また、さらに、表示装置に限定されることなく、データが内部配線を転送されデータレジスタに取込まれる他の電子装置にも用いることができる。

本発明の一実施形態の液晶表示モジュールの概略構成を示すブロック図。図１に示す液晶表示モジュールに用いられるデータドライバ４の概略構成を示すブロック図。図２に示すデータドライバ４に用いられるレシーバ１０を示す回路図。図３に示すレシーバ１０に用いられるバイパス回路１２を示す回路図。図３に示すレシーバ１０に用いられるデータ反転信号生成回路１４を示す回路図。図３に示すレシーバ１０のＩＦＭ＝"Ｈ"のときの動作状態を示す図。図３に示すレシーバ１０のＩＦＭ＝"Ｌ"のときの動作状態を示す図。図２に示すデータドライバ４に用いられるデータ取り込み回路３０を示す回路図。図１に示すコントローラ２とデータドライバ４間の各種信号の転送を説明する図。図９に示すデータドライバ間におけるクロック信号や表示データのチップ間転送を説明するタイミングチャート。本発明の第２の実施形態の液晶表示モジュールの概略構成を示すブロック図。本発明の第３の実施形態の液晶表示モジュールの概略構成を示すブロック図。

符号の説明

１液晶パネル
２、１０２、２０２コントローラ（制御回路；第１の半導体集積回路装置）
４、１０４、２０４データドライバ（データ側駆動回路；第２の半導体集積回路装置）
１０レシーバ（受信部）
１１ａ，１１ｂＲＳＤＳレシーバ
１２ａ，１２ｂバイパス回路
１３ａ，１３ｂ分周回路
１４データ反転信号生成回路
１５データ１次反転回路
１６ａ，１６ｂ，１６ｃセレクタ
１７データ反転検出回路
１８第１判定回路
１９第２判定回路

Claims

第１の半導体集積回路装置と、複数の第２の半導体集積回路装置と、を備える電子装置であって、
前記各第２の半導体集積回路装置は前記第１の半導体集積回路装置からのデータが順次転送されるようにカスケード接続され、
初段の前記第２の半導体集積回路装置には、前記第１の半導体集積回路装置からの差動信号からなるデータが転送され、２段目以降の前記第２の半導体集積回路装置には、前段に接続された前記第２の半導体集積回路装置からのＣＭＯＳ信号からなるデータが転送され、
前記各第２の半導体集積回路装置は、
前記第１の半導体集積回路装置または前段に接続された前記第２の半導体集積回路装置からのＣＭＯＳ信号または差動信号からなるデータのどちらか一方を選択する機能を備え、差動信号が選択されたとき、前記第１の半導体集積回路装置から受信する差動信号からなるデータをＣＭＯＳ信号からなるデータに変換するとともに前記転送するＣＭＯＳ信号の１ビット前のデータと１ビット後のデータとの反転するビット数を１ビットのデータ毎に検出しその反転ビット数に応じたデータ反転信号を生成し、そのデータ反転信号に応じてデータの論理を１次反転させ、ＣＭＯＳ信号が選択されたとき、前記データ反転信号が前段に接続された前記第２の半導体集積回路装置から入力される受信部と、
前記１次反転されたデータを取り込むデータ取り込み回路と、
を有し、
前記データ取り込み回路は、データの内部配線と、データレジスタと、データレジスタのデータ入力の直前位置に配置され、前記内部配線を介して前記受信部から入力された前記１次反転されたデータを前記データ反転信号に基いて２次反転させて前記１次反転前の元の論理に復帰させて前記データレジスタにデータとして入力させるデータ２次反転回路とを有し、
前記受信部が、差動信号が選択されたとき１対で少なくとも２ビット分のデータを含む差動信号が受信され前記少なくとも２ビット分のデータを同一配線に時間多重化されたＣＭＯＳ信号として出力する差動信号レシーバと、ＣＭＯＳ信号が選択されたとき受信されるＣＭＯＳ信号を差動信号レシーバからバイパスさせるバイパス回路とを有することを特徴とする電子装置。
前記受信部が、前記差動信号レシーバからのＣＭＯＳ信号を差動信号に対して少なくとも２分周させて１ビットずつのパラレルのＣＭＯＳ信号として出力する分周回路を有することを特徴とする請求項１記載の電子装置。
さらに、前記受信部が前記データ反転信号を生成するデータ反転信号生成回路と、前記分周回路からのデータを前記１次反転するデータ１次反転回路とを有することを特徴とする請求項２記載の電子装置。
前記差動信号がＲＳＤＳ信号、ｍｉｎ−ＬＶＤＳ信号またはＣＭＡＤＳ信号のうちの１つであることを特徴とする請求項１〜３のいずれか１項に記載の電子装置。
表示装置として用いられ、前記第１の半導体集積回路装置が制御回路であり、前記第２の半導体集積回路装置がデータ側駆動回路であることを特徴とする請求項１〜４のいずれか１項に記載の電子装置。
液晶表示装置として用いられることを特徴とする請求項５記載の電子装置。