JP5289855B2 - 半導体集積回路 - Google Patents

Description

本発明は半導体集積回路に関し、特に一つのワード線（Ｗ線）に接続されたメモリセルが同時に多数ビット読み出されるときに動作するセンスアンプ（以下ＳＡと記す）を備える半導体集積回路に関する。

従来の１本のＷ線に接続された多数のセルを同時出力する場合のＳＡの動作について、特許文献１〜３に記載されている。特許文献１では、セルを複数のグループに分けて複数のＳＡ群を構成している。これらのＳＡ群は、同時に動作を開始するのではなく、動作開始時間をずらしている。これによってＳＡ動作時のピーク電流を低減している。特許文献２においても、複数のＳＡ群に分けて、それぞれのＳＡ群の動作タイミングをクロックに合わせてずらしている。このようにすることで、ＳＡ動作時のピーク電流を低減している。

一方、出力回路そのものの電流削減方法として、受信側とのインターフェースに応じて、出力データを反転させて相手側（受信側）に送る技術が知られている。このようなデータ伝送のうち、「Ｈ」か「Ｌ」のどちらかを優先して伝達する技術として、送り手側の端子をターミネートしておく技術が知られている。

このような場合、出力データの「反転」は、例えば、バス（出力端子）が「Ｈ」側にプルアップされている時の伝送においては、送るデータは「１」が多いほど動作電流が少なくて済む。そのため、「０」が多い場合は、「１」にデータ反転して送ることになる。その際に、データ反転したことを示す＜フラグデータ：１ビット＞を同時に送り、受け手側に反転データが送られてきたことを通知する。送るデバイス側にはフラグデータ伝送用の端子が一つ必要になる。このような技術は特許文献３に記載されている。

また、データ反転の技術に関して、送るべきデータを分割してデータ反転を行う技術が特許文献４に記載されている。特許文献５には、当該サイクルのデータを前サイクルの出力データと比較し、全ビットのうちの多数のビットが反転する場合に、当該サイクルのデータを反転して出力する技術が記載されている。

従来の技術では、多数ビットの同一読み出し時の動作電流低減方法として、ＳＡの分割動作や出力データのデータ反転の技術など個々の回路または動作における動作電流低減技術が知られている。しかし、読み出し動作全体を通しての動作電流の低減技術はない。

例えば、選択されたＷ線に多数のセルがあり、これを同時に読み出す場合、すなわち、同時に出力端子から多数ビットを送信する場合には、ＳＡをどのように分割動作させ、分割動作させたＳＡからのデータをどのようにデータ反転処理させるのか明確になっていない。また、どのようにすれば、全体として最適な構成になるかわかっていない。
特開２００３−２７２３９０号公報 特開２００７−１５７２８３号公報 特開平８−０９５６８６号公報 特開平９−２５１３３６号公報 特開２００４−１３３９６１号公報

このように、従来の技術では、読み出し動作全体を通しての動作電流の低減技術がなかった。

本発明の一態様に係る半導体集積回路は、一本のワード線に接続されたＫ個（Ｋは２以上の自然数）のメモリセルと、前記メモリセルが接続され、Ｎ個（Ｎは２以上の自然数）のグループにグループ分けされた複数のセンスアンプ回路と、Ｎ個の各グループのセンスアンプから読み出されたデータがそれぞれ入力される、Ｎ個のデータ反転処理回路とを備え、第１グループのセンスアンプ回路が動作を終了した後に、当該第１グループと異なる第２グループのセンスアンプ回路が動作し、前記Ｎ個のデータ反転処理回路は、各グループからのデータに基づいてそれぞれのデータの反転処理を行い、出力端子に出力するものである。

これにより、センスアンプの安定動作時に複数のセンスアンプ群が同時に動作しないため、重畳電流の発生を防止することができる。また、データ反転処理は、ＳＡの分割動作単位（ＳＡ群単位）のデータに対して行われる。このため、所望のデータの「発現率」が高くなり、全ビット同時にデータ反転処理を行う場合に比べて、平均して出力回路電流を低減することができる。

本発明によれば、読み出し動作全体を通して動作電流を低減することができる半導体集積回路を提供することができる。

実施の形態１．
本発明の実施の形態１に係る半導体集積回路の構成について、図１を参照して説明する。図１は、本実施の形態に係る半導体集積回路１０の構成を示す図である。ここでは、１本のワード線（Ｗ線）に１２８セル（ビット）が接続されているメモリセルアレイの例を示す。なお、図１では、セルを個々に表示していない。ＤＲＡＭの場合、メモリセル数はセンスアンプ数と同数である。

本実施の形態に係る半導体集積回路１０は、Ｗ線ドライバ回路１１、Ｗ線１２、ビット線１３、メモリセルＭＣ１〜ＭＣ１２８、センスアンプＳＡ１〜ＳＡ１２８を備える。Ｗ線ドライバ回路１１は、Ｗ線１２に接続されている。Ｗ線１２と複数のビット線１３は互いに交差して配置される。図１では、メモリセル数に合わせて１２８本のビット線１３が設けられている。

Ｗ線１２とビット線１３の交差部には、それぞれＭＣ１〜ＭＣ１２８が配置されている。メモリセルは、一つのトランジスタと一つのキャパシタからなる。そのトランジスタのゲートにはＷ線１２が接続され、ソースドレインのいずれか一方にビット線１３が接続され、他方にキャパシタが接続される。これらのメモリセルを便宜上、Ｗ線ドライバ回路１１に近い側からＭＣ１、ＭＣ２、・・・ＭＣ１２８と呼ぶこととする。ビット線１３には、それぞれセンスアンプＳＡ１〜ＳＡ１２８が接続されている。

本実施の形態では、３２セルを１組のＳＡ群として、４つのＳＡ群（グループ）が構成されている。このＳＡ群をＷ線ドライバ回路１１に近い側からＳＡｇ１、ＳＡｇ１、ＳＡｇ２、ＳＡｇ３、ＳＡｇ４と呼ぶ。ＳＡｇ１にはＭＣ１〜ＭＣ３２が、ＳＡｇ２にはＭＣ３３〜６４が、ＳＡｇ３にはＭＣ６５〜ＭＣ９６が、ＳＡｇ４にはＭＣ９７〜ＭＣ１２８がそれぞれ接続されている。ＳＡｇ１〜ＳＡｇ４内の複数のＳＡは、それぞれ、ＳＡ活性化信号ＳＥｇ１〜ＳＥｇ４によって独立に活性化される。

各ＳＡ群は、活性化信号に応じてデータを読み出す。各ＳＡ群の活性化方法は、まず、ＳＡｇ１を活性化させて読み出しを行う。そして、ＳＡｇ１のデータ読み出しが終了した後、ＳＡｇ２を活性化させて読み出しを行う。以下、同様に、前のＳＡ群の活性化が終了した後に、次のＳＡｇ３、ＳＡｇ４がそれぞれ活性化される。

このように、本実施の形態に係る半導体集積回路１０においては、ひとつのＳＡｇ（ＳＡ群）だけが順次活性化される。すなわち、複数のＳＡ群が同時に活性化される期間が発生しない。このため、ひとつのＳＡ群の活性化時のピーク動作電流と動作安定電流だけが消費される。これにより、ピーク電流もＳＡ動作安定電流も同時に低減できる。

このようにＷ線ドライバ回路１１に近い側のＳＡ群であるＳＡｇ１から順に遠い側に進むように動作を開始させる理由としては、以下の通りである。多数のセルが接続されたＷ線を選択した直後には、Ｗ線ドライバ回路１１に近い側とＷ線ドライバ回路１１に遠い側では、Ｗ線１２の電位の差が生じる。Ｗ線１２の電位は、選択トランジスタのゲート電位であるので、所定の電位であることが望ましい。Ｗ線ドライバ回路１１側の近傍のＷ線１２の電位は、Ｗ線ドライバ回路１１から遠い部分より先に所定の電位に達する。このため、ＳＡでデータを読み出す場合には、Ｗ線ドライバ回路１１に近いから読み出すことにより、安定した読み出しができる。

各ＳＡ群から出力されたデータは、データ反転処理回路（以下ＬＤと記す）に各々出力される。データ判定処理回路は、入力されるデータの論理数を判定し、以下に説明するようにデータの反転処理を行う。図１に示すように、本実施の形態では、４つのＬＤ（ＬＤ１〜ＬＤ４）が搭載されている。ＳＡｇ１がＬＤ１に、ＳＡｇ２がＬＤ２に、ＳＡｇ３がＬＤ３に、ＳＡｇ４がＬＤ４にそれぞれ接続されている。

各ＬＤでは、入力されたデータの「１」が多いか、「０」が多いかを判定し、判定結果に基づいてあらかじめ決めておいた規則で処理する。ここでは、データ伝送バスがプルアップされており、出力端子の終端レベルが「Ｈ」であり、「１」を多くする処理を行うこととする。

具体的には、各ＳＡ群において、３２ビット中に「１」がｎビットあり、残りが「０」（３２−ｎビット）とすると、ｎ≧３２−ｎならばデータ反転処理をしない。一方、ｎ＜３２−ｎならばデータ反転する。このように、データ反転処理を複数のグループに分けて行うことで、所望のデータ（この例では「１」）の「発現率」が高くなる。すなわち、メモリセル全体の１２８ビット中の所望のデータの数に応じてデータ反転処理を行う場合よりも、複数のグループに分けたほうが所望のデータに反転処理が行われる確率が高くなる。

ＬＤ１からは、データ判定処理後のデータ３２ビットとデータ反転フラグビットの１ビット、合計で３３ビットのデータが出力される。他のＬＤ２〜ＬＤ４からも、これと同様に処理され、３３ビットのデータがそれぞれ出力される。

フラグビットは、例えばデータ反転があれば「１」を送信し、データ反転がなければ「０」を送信するように決めておくことができる。半導体集積回路１０全体としては、（３２＋１）×４＝１３２ビットが出力される。この場合には、当該デバイスには、出力端子数として１２８＋４端子有することになる。

ここで、図２を参照して、データ反転処理回路（ＬＤ）の構成について説明する。図２は、本実施の形態に係る半導体集積回路に用いられるＬＤ１の構成を示す図である。なお、ＬＤ２〜ＬＤ４はＬＤ１と同一の構成であるため、説明を省略する。

図２に示すように、ＬＤ１は、多数決回路１４、データ反転フラグ生成回路１５、データ反転回路１６を備える。多数決回路１４には、ＳＡ１〜ＳＡ３２からの出力信号ＳＡＯ１〜ＳＡＯ３２が入力される。多数決回路１４は、入力される出力信号ＳＡＯ１〜ＳＡＯ３２のうち、１が多いか、０が多いかを判定する。すなわち、ハイレベルである「１」の出力信号の数が３２／２＝１６以上か否かを判定し、判定信号Ｍ１を出力する。

多数決回路１４での判定信号Ｍ１は、データ反転フラグ生成回路１５に入力される。データ反転フラグ生成回路１５は、判定信号Ｍ１に基づいて、反転信号ＩＶ１をデータ反転回路１６に伝送するとともに、フラグ信号Ｆ１を発生する。

上述のように、出力端子の終端レベルが「Ｈ」である場合、「１」のほうが動作電流が少ない。データ反転フラグ生成回路１５は、動作電流が少なくなるように、ＳＡ群毎にｎ＜３２−ｎ、すなわち、「１」の数が「０」の数よりも少ない場合はデータ反転する。一方、ＳＡ群毎にｎ≧３２−ｎ、すなわち、「１」の数が、「０」の数以上である場合には、データ反転処理をしない。データ反転回路１６は、入力される反転信号ＩＶ１に応じて出力信号ＳＡＯ１〜ＳＡＯ３を反転処理し、Ｉ／Ｏ１〜Ｉ／Ｏ３２を出力する。

なお、データ伝送バスがプルダウンされており、出力端子の終端レベルが「Ｌ」の場合には、「０」のほうが消費電力が少なくなる。この場合には、「０」が多くなるように、出力信号ＳＡＯ１〜ＳＡＯ３の反転処理を行う。

ここで、図３を参照して本実施の形態に係る半導体集積回路の動作について詳細に説明する。図３は、本実施の形態に係る半導体集積回路のデータ反転処理回路内のタイミングチャートである。なお、図３に示す例では、出力端子の終端レベルが「Ｌ」であり、「０」が多くなるように反転処理を行うものとする。

まず、図３に示すＳＡｇ１の活性時（Ｈレベルの期間）に、図２のＳＡ１〜ＳＡ３２は活性してデータ出力をはじめる。この出力信号ＳＡＯ１〜ＳＡＯ３２は、多数決回路１４に入力される。多数決回路１４では、この出力信号ＳＡＯ１〜ＳＡＯ３２が、１が多いか、０が多いかの判定が行われる。

図３では、出力信号ＳＡＯ１〜ＳＡＯ３２中に１が多い場合を示している。ここでは、上述のように、出力端子の終端レベルが「Ｌ」であり、「１」が多い場合には、「０」が多くなるような反転処理を行う。多数決回路１４では、出力信号ＳＡＯ１〜ＳＡＯ３２中に「１」が多いことを示す判定信号Ｍ１（Ｈレベル信号）が出力される。判定信号Ｍ１がデータ判定フラグ発生回路１５に入力されると、データ判定フラグ発生回路１５は反転信号ＩＶ１をデータ反転回路１６に伝送するとともに、フラグ信号Ｆ１を発生する。

そして、データ反転回路１６は、入力される反転信号ＩＶ１に応じて出力信号ＳＡＯ１〜ＳＡＯ３２を反転処理し、Ｉ／Ｏ１〜Ｉ／Ｏ３２を出力する。ＳＡｇ１の活性が終わると、次に、ＳＡｇ２が活性化される。図３に示すように、出力信号ＳＡＯ３３〜ＳＡＯ６４では、「０」の数が「１」以上である場合には、判定信号Ｍ２はＨレベルとならない。このため、フラグ信号ＩＶ２もＨレベルとならない。この場合には、反転処理は行われず、出力信号ＳＡＯ３３〜ＳＡＯ６４がＩ／Ｏ３３〜Ｉ／Ｏ６４として出力される。以下同様に、出力信号の判定を行い、反転処理、フラグ信号の発生が行われる。

なお、一つのＳＡ群に含まれるセル数（ＤＲＡＭの場合はＳＡ数と同数）は、製品スペックに合わせて、動作開始時のピーク電流と安定動作時の電流から決定する。本実施の形態では、ＳＡ群を４つとしたがこれに限定されない。ＳＡ群の数を増やすとアクセス速度が遅くなるが、低消費電力になる。ＳＡ群の数を少なくするとアクセス速度が速くなるが、消費電力が増える。どのような構成にするかは、１本のＷ線１２に接続された同時読み出しセル数や、製品のアクセススピードや消費電力などのスペックなどから決定することができる。

また、データ反転処理を行うグループ（回路数）を増やすと、所望の論理データの「発現率」が上昇して、出力回路電流をより低減できる。しかし、データ反転フラグビット端子も増やさなければならなくなる。また、端子数の増加に伴い、チップ面積も増加する。このため、端子数の増加、チップ面積の増加等を考慮して、データ反転処理回路数を決定する必要がある。

次に、データ反転処理の効率について説明する。まず、出力電流削減の観点からは、なるべく、「１」又は「０」をいつもできるだけ多く伝送したい。全ビット同時にデータ反転処理を行うより、所定数ビットに分割してデータ反転処理を行ったほうが「１」又は「０」を多く出せる確率（発現率）が増す。このため、平均すると出力回路動作時電流が低減できる。

１Ｗ線１２に１２８ビットのＤＲＡＭセルがあり、これを４グループに分けて読み出す場合、上述の例のように各グループを３２ビットにすると、データ反転処理後に「１」と「０」が同数になることがある。そこで、各グループに属するメモリセル数を奇数にする。これにより、必ず「１」又は「０」のどちらかの論理データが多くなる。

例えば、同じ４グループに分けるとしても、３１ビットのグループを２つ、３３ビットのグループを２つとする。すなわち、メモリセルの個数Ｋとセンスアンプが分割されるグループ数Ｎが、Ｋ／Ｎ＝Ｐ（Ｐは自然数）と表されるとき、Ｐが偶数の場合には、各グループに接続されたメモリセル数を、Ｐ−１個又はＰ＋１個のいずれかとし、Ｐ−１個のメモリセルが接続されたグループとＰ＋１個のメモリセルが接続されたグループを同数とする。これにより、各グループ単位でデータ反転処理後に論理数が同数になることはない。このようにすることで、より出力電流を低減できる。なお、Ｐが奇数の場合には、各グループに接続されたメモリセル数はＰ個とすることができる。

また、Ｋ／Ｎ＝ＱＮ＋ｒ（Ｑ、ｒは自然数、ｒ＜Ｎ）と表されるとき、Ｑが奇数の場合には、Ｎ−１個のグループにはＱ個のメモリセルを接続し、残りの１つのグループにはＱ＋ｒ個のメモリセルを接続することができる。一方、Ｑが偶数である場合には、各グループのうち、［（Ｎ−１）／２］のグループにはＱ−１個のメモリセルを接続し、［Ｎ／２］のグループには、Ｑ＋１個のメモリセルを接続する。さらに、残りの１つのグループには、Ｑ＋ｒ個のメモリセルを接続することができる。ここで、［Ａ］はガウス記号であり、Ａを超えない最大の整数を表すものとする。

例えば、グループ数Ｎ＝６であるとすると、［（６−１）／２］＝２個のグループには、Ｑ＋１個のメモリセルを接続し、［６／２］＝３のグループには、Ｑ＋１個のメモリセルを接続する。さらに、残りの１つのグループには、Ｑ＋ｒ個のメモリセルを接続することができる。同様に、グループ数Ｎが７の場合には、［（７−１）／２］＝３、［７／２］＝３となり、残りの１つのグループについて、メモリセルを各グループのＳＡに接続することができる。このように、各グループのうち、奇数個のメモリセルが接続されるグループが偶数個のメモリセルが接続されるグループよりも多くすることで、出力電流を低減することができる。

以上説明したように、本発明においては、一つのＷ線１２から同時に読み出すセルが多数ある場合に、同時に動作させるセンスアンプを複数のグループに分割している。そして、一つのセンスアンプグループの動作が終わった後に、次のセンスアンプグループを動作させる。このため、本発明によれば、複数のセンスアンプグループが同時に活性化されない。これにより、読み出し電流を低減させることができる。

また、データ反転処理は、ＳＡの分割動作単位（ＳＡ群単位）のデータに対して行われる。このため、全ビット同時にデータ反転処理を行う場合に比べて、平均して出力回路電流を低減することができる。もちろん、データ反転処理を全ビット同時に行う場合に比べて、データ反転を分割処理する方が動作電流が少ないことは言うまでもない。

また、データ反転処理を奇数データの組で行う。これにより、出力電流をより低減することが可能である。さらに、各センスアンプグループの活性化順は、Ｗ線ドライバ回路１１に近い側から遠い側の順に動作させる。これにより、各メモリセルからの読み出しを安定化させることができる。

実施の形態１に係る半導体集積回路の構成を示す図である。 実施の形態１に係る半導体集積回路の構成の一部を示す断面図である。 実施の形態１に係る半導体集積回路の動作を説明するためのタイミングチャートである。

符号の説明

１０ 半導体集積回路
１１ Ｗ線ドライバ回路
１２ Ｗ線
１３ ビット線
１４ 多数決回路
１５ データ反転フラグ生成回路
１６ データ反転回路
ＳＡ１〜ＳＡ１２８ センスアンプ
ＳＡｇ１〜ＳＡｇ４ センスアンプ群
ＭＣ１〜ＭＣ１２８ メモリセル
ＬＤ１〜ＬＤ４ データ反転処理回路

Claims (5)

1. 一本のワード線に接続されたＫ個（Ｋは２以上の自然数）のメモリセルと、
   前記メモリセルが接続され、Ｎ個（Ｎは２以上の自然数）のグループにグループ分けされた複数のセンスアンプ回路と、
   Ｎ個の各グループのセンスアンプ回路から読み出されたデータがそれぞれ入力される、Ｎ個のデータ反転処理回路とを備え、
   第１グループのセンスアンプ回路が動作を終了した後に、当該第１グループと異なる第２グループのセンスアンプ回路が動作し、以下順に第Ｎグループのセンスアンプ回路が動作し、
   前記Ｎ個のデータ反転処理回路は、前記各グループのセンスアンプから読み出されるデータに基づいてそれぞれのデータの反転処理を行い、それぞれの出力端子に出力し、
   前記メモリセルの個数Ｋと前記センスアンプ回路が分割されるグループ数Ｎが、Ｋ／Ｎ＝Ｐ（Ｐは自然数）と表されるとき、
   Ｐが奇数の場合には、前記各グループに接続されたメモリセル数はＰ個であり、
   Ｐが偶数の場合には、前記各グループに接続されたメモリセル数は、Ｐ−１個又はＰ＋１個のいずれかであり、Ｐ−１個のメモリセルが接続されたグループとＰ＋１個のメモリセルが接続されたグループは同数であることを特徴とする半導体集積回路。
2. 前記データ反転処理回路は、
   前記出力端子の終端レベルが「Ｈ」レベルの場合、前記センスアンプ回路から読み出されるデータが「１」が「０」よりも多くなるようにデータ反転処理を行い、
   前記出力端子の終端レベルが「Ｌ」レベルの場合、前記センスアンプ回路から読み出されるデータが「０」が「１」よりも多くなるようにデータ反転処理を行うことを特徴とする請求項１に記載の半導体集積回路。
3. 前記データ反転処理回路は、それぞれのデータが反転された場合に、データが反転されたことを示す反転信号を生成する機能を有する請求項１又は２に記載の半導体集積回路。
4. 前記反転信号は、前記出力端子とは別のＮ個の出力端子にそれぞれ伝送されることを特徴とする請求項３に記載の半導体集積回路。
5. 前記ワード線に接続されたワード線ドライバ回路をさらに備え、
   前記第１グループのセンスアンプ回路に接続されたメモリセルは、前記第２グループのセンスアンプ回路に接続されたメモリセルよりも前記ワード線ドライバ回路に近い側に位置することを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路。

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