JP4330396B2 - 半導体記憶装置 - Google Patents
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Description
図1は、この発明の実施の形態1による半導体記憶装置1Aの概略的な構成を示したブロック図である。
図13は、この発明の実施の形態2による半導体記憶装置1Bの概略的な構成を示したブロック図である。
Claims (7)
- 行列状に配置される複数のメモリセルを含むメモリセルアレイと、
データ信号を入力し、前記データ信号においてローレベルの論理値の数がハイレベルの論理値の数より多い場合に前記データ信号を反転し、反転または非反転の前記データ信号および前記データ信号が反転および非反転のいずれであるかを示す前記データ信号のフラグ信号を前記メモリセルに書き込むデータ入力回路と、
反転または非反転の前記データ信号および該データ信号の前記フラグ信号を前記メモリセルから読み出し、前記フラグ信号が反転を示す場合、反転または非反転の前記データ信号を再度反転するデータ出力回路とを備え、
前記複数のメモリセルの各々は、
第1の記憶ノードと第2の記憶ノードとの間に互いに環状に接続された第1のインバータと第2のインバータとを有し、データを記憶保持するデータ記憶部と、
前記データ記憶部からデータを読み出す読出ポート部と、
前記データ記憶部にデータを書き込む書込ポート部とを含み、
前記読出ポート部は、
行方向に配置される読出ワード線と、
列方向に配置される読出ビット線と、
第1の電源線と前記読出ビット線との間に直列に接続され、ゲートが前記第1の記憶ノードに接続される第1のトランジスタと、
前記第1のトランジスタに接続され、ゲートが前記読出ワード線に接続される第2のトランジスタとを有し、
前記書込ポート部は、
行方向に配置される第1の書込ビット線と、
列方向に配置される第2の書込ビット線と、
列方向に配置される書込ワード線と、
前記第1の記憶ノードと前記第1の書込ビット線との間に接続され、ゲートが前記書込ワード線に接続される第3のトランジスタと、
前記第2の記憶ノードと前記第2の書込ビット線との間に接続され、ゲートが前記書込ワード線に接続される第4のトランジスタとを有し、
前記データ記憶部は、
前記論理値がローレベルの場合に、前記第1の記憶ノードが第1の電位レベルで、前記第2の記憶ノードが前記第1の電位レベルよりも低い第2の電位レベルで、データをそれぞれ記憶保持し、
前記論理値がハイレベルの場合は、前記第1の記憶ノードが前記第2の電位レベルで、前記第2の記憶ノードが前記第1の電位レベルで、データをそれぞれ記憶保持し、
前記読出ビット線は、読出し動作時に前記第1の電位レベルにプリチャージされ、前記第1の記憶ノードの電位レベルに応じてその電位レベルが維持または低下される、半導体記憶装置。 - 前記データ入力回路は、
前記データ信号におけるローレベルの論理値の数とハイレベルの論理値の数とを比較し、該比較結果に応じて前記フラグ信号を反転または非反転とする多数決論理判定回路と、
前記フラグ信号に応じて、前記データ信号の反転信号および非反転信号のいずれか一方を選択するセレクタ回路と、
書込制御信号に応じて、前記セレクタ回路からの出力信号を前記メモリセルに書き込む書込みドライバ回路とを含む、請求項1に記載の半導体記憶装置。 - 前記データ出力回路は、
前記メモリセルから読み出されるデータがローレベルの論理値であるかハイレベルの論理値であるかを逐次判定するセンスアンプ回路と、
前記フラグ信号に応じて、前記センスアンプ回路からの出力信号の反転信号および非反転信号のいずれか一方を選択するセレクタ回路と、
データ出力制御信号に応じて、前記セレクタ回路からの出力信号をデータ出力信号として出力するバッファ回路とを含む、請求項1に記載の半導体記憶装置。 - 前記データ入力回路は、前記データ信号のビット分割を行い、該ビット分割に応じて前記フラグ信号のフラグビットを複数設ける、請求項1に記載の半導体記憶装置。
- 前記データ入力回路は、
クロック信号に同期して、前記データ信号をラッチするとともに、多数決線対の電位レベルを制御する複数のフリップフロップ回路と、
前記多数決線対の電位レベルに応じて、多数決論理判定信号を出力するセンスアンプ回路と、
前記多数決論理判定信号に応じて、前記複数のフリップフロップ回路からの出力信号の反転信号および非反転信号のいずれか一方を選択する複数のセレクタ回路と、
書込制御信号に応じて、前記複数のセレクタ回路からの出力信号を前記メモリセルに書き込む複数の書込みドライバ回路とを含む、請求項1に記載の半導体記憶装置。 - 行列状に配置され、それぞれが、第1の記憶ノードと第2の記憶ノードとの間に互いに環状に接続された第1のインバータと第2のインバータとを有し、データを記憶保持するデータ記憶部と、前記データ記憶部からデータを読み出す読出ポート部と、前記データ記憶部にデータを書き込む書込ポート部とを含む、複数のデータを記憶するデータビット用メモリセルと、行ごとに設けられ前記データビット用メモリセルの記憶データの反転情報を記憶するフラグビット用メモリセルとを有するメモリセルアレイと、
前記メモリセルアレイの行方向に行ごとに前記データビット用メモリセルの読出ポートおよび前記フラグビット用メモリセルに接続される複数の読出ワード線と、
前記メモリセルアレイの列方向に列ごとに前記メモリセルの読出ポートに接続される複数の読出ビット線と、
前記データビット用メモリセルに書き込まれるデータ入力信号において、ローレベルの論理値がハイレベルの論理値に比較し読み出し時にメモリセルに流れる電流が多いものであり、一方の論理値の数が他方の論理値の数より多い行がある場合、その行のフラグビット用メモリセルにその行の前記データビット用メモリセルのデータが反転データである旨を示すデータを書き込み、その行の前記データ入力信号を反転したデータをその行のデータビット用メモリセルに書き込むデータ入力回路と、
前記フラグビット用メモリセルのデータが反転である旨を示すデータである場合、対応の行の前記データビット用メモリセルのデータを反転して読み出すデータ出力回路とを備え、
前記書込ポート部は、
行方向に配置される第1の書込ビット線と、
列方向に配置される第2の書込ビット線と、
列方向に配置される書込ワード線とを有し、
前記データ記憶部は、
前記論理値がローレベルの場合に、前記第1の記憶ノードが第1の電位レベルで、前記第2の記憶ノードが前記第1の電位レベルよりも低い第2の電位レベルで、データをそれぞれ記憶保持し、
前記論理値がハイレベルの場合は、前記第1の記憶ノードが前記第2の電位レベルで、前記第2の記憶ノードが前記第1の電位レベルで、データをそれぞれ記憶保持し、
前記読出ビット線は、読出し動作時に前記第1の電位レベルにプリチャージされ、前記第1の記憶ノードの電位レベルに応じてその電位レベルが維持または低下される、半導体記憶装置。 - 前記データ入力回路は、
前記データ入力信号におけるローレベルの論理値の数とハイレベルの論理値の数とを比較し、該比較結果に応じて、対応行の前記フラグビット用メモリセルの信号を反転または非反転を示すデータとする多数決論理判定回路と、
前記フラグビット用メモリセルの信号に応じて、前記データ入力信号の反転信号および非反転信号のいずれか一方を選択するセレクタ回路と、
書込制御信号に応じて、前記セレクタ回路からの出力信号を前記メモリセルに書き込む書込みドライバ回路とを含む、請求項6に記載の半導体記憶装置。
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