JP2001035167A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2001035167A JP2001035167A JP20795599A JP20795599A JP2001035167A JP 2001035167 A JP2001035167 A JP 2001035167A JP 20795599 A JP20795599 A JP 20795599A JP 20795599 A JP20795599 A JP 20795599A JP 2001035167 A JP2001035167 A JP 2001035167A
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Abstract
(57)【要約】
【課題】 複数のセンスアンプを備えた半導体集積回路
において、複数のセンスアンプが同時に駆動されて大き
なピーク電流が流れると、電源ノイズの発生および電源
電圧の低下を招くという課題があった。 【解決手段】 メモリセルアレイ１と、複数のワード線
２と、複数のビット線８と、セレクタ回路３と、複数の
センスアンプ４とを有する半導体集積回路において、複
数のセンスアンプのそれぞれに個別に接続される複数の
センスアンプイネーブル信号線５と、複数のセンスアン
プイネーブル信号線５に接続されて、独立的に任意のタ
イミングでセンスアンプイネーブル信号を出力するセン
スアンプ活性化信号発生回路６とを備える。
において、複数のセンスアンプが同時に駆動されて大き
なピーク電流が流れると、電源ノイズの発生および電源
電圧の低下を招くという課題があった。 【解決手段】 メモリセルアレイ１と、複数のワード線
２と、複数のビット線８と、セレクタ回路３と、複数の
センスアンプ４とを有する半導体集積回路において、複
数のセンスアンプのそれぞれに個別に接続される複数の
センスアンプイネーブル信号線５と、複数のセンスアン
プイネーブル信号線５に接続されて、独立的に任意のタ
イミングでセンスアンプイネーブル信号を出力するセン
スアンプ活性化信号発生回路６とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
に係り、特にメモリセルからデータを読み出すために接
続されているセンスアンプのピーク電流を抑えた半導体
集積回路に関するものである。
に係り、特にメモリセルからデータを読み出すために接
続されているセンスアンプのピーク電流を抑えた半導体
集積回路に関するものである。
【０００２】
【従来の技術】図６は従来のプリチャージ方式のメモリ
データの読み出し回路を示す概略図である。図におい
て、２１はメモリセルアレイ、２２はワード線、２３は
セレクタ回路、２４はセンスアンプ、２５はセンスアン
プイネーブル信号線である。また、２６はセンスアンプ
２４とセレクタ回路２３とをそれぞれ接続するように設
けられたビット線、２７はメモリセルアレイブロックか
ら延びる複数のビット線を集合的に示したものである。
データの読み出し回路を示す概略図である。図におい
て、２１はメモリセルアレイ、２２はワード線、２３は
セレクタ回路、２４はセンスアンプ、２５はセンスアン
プイネーブル信号線である。また、２６はセンスアンプ
２４とセレクタ回路２３とをそれぞれ接続するように設
けられたビット線、２７はメモリセルアレイブロックか
ら延びる複数のビット線を集合的に示したものである。
【０００３】次に動作について説明する。図７はメモリ
セルアレイからデータを読み出す際に、センスアンプイ
ネーブル信号線２５からそれぞれのセンスアンプ２４，
２４，…に出力されるセンスアンプイネーブル信号の波
形を示す図である。まず、センスアンプイネーブル信号
を“Ｈ”レベルにして、センスアンプに接続されたビッ
ト線のプリチャージを実施する。次に、検出対象のメモ
リセルが接続されたワード線２２を“Ｈ”レベルにする
とともに、セレクタ回路２３により検出対象のメモリセ
ルが接続されたビット線２７とビット線２６とを接続し
て、検出対象のメモリセルの電荷に基づいてビット線上
の電荷の再配分を実施する。そして、閾値となる電位レ
ベルとの比較により、検出対象のメモリセルの論理デー
タ、すなわち“０”または“１”が確定される。また、
“Ｈ”レベルのセンスアンプイネーブル信号により活性
化されたセンスアンプ２４が電荷の再配分を実施する際
には、センスアンプ動作時電流が流れ、図２に示される
ように各センスアンプ２４に対するセンスアンプイネー
ブル信号は同時に“Ｈ”レベルとなるので、各センスア
ンプ動作時電流が合成される。
セルアレイからデータを読み出す際に、センスアンプイ
ネーブル信号線２５からそれぞれのセンスアンプ２４，
２４，…に出力されるセンスアンプイネーブル信号の波
形を示す図である。まず、センスアンプイネーブル信号
を“Ｈ”レベルにして、センスアンプに接続されたビッ
ト線のプリチャージを実施する。次に、検出対象のメモ
リセルが接続されたワード線２２を“Ｈ”レベルにする
とともに、セレクタ回路２３により検出対象のメモリセ
ルが接続されたビット線２７とビット線２６とを接続し
て、検出対象のメモリセルの電荷に基づいてビット線上
の電荷の再配分を実施する。そして、閾値となる電位レ
ベルとの比較により、検出対象のメモリセルの論理デー
タ、すなわち“０”または“１”が確定される。また、
“Ｈ”レベルのセンスアンプイネーブル信号により活性
化されたセンスアンプ２４が電荷の再配分を実施する際
には、センスアンプ動作時電流が流れ、図２に示される
ように各センスアンプ２４に対するセンスアンプイネー
ブル信号は同時に“Ｈ”レベルとなるので、各センスア
ンプ動作時電流が合成される。
【０００４】
【発明が解決しようとする課題】従来のセンスアンプを
備えた半導体集積回路は以上のように構成されているの
で、例えば１６ビットマイコンの場合には、メモリデー
タを読み出す際には１６ビット同時に読み出しが実施さ
れ、１６個のセンスアンプが同時に動作する。このよう
な場合、読み出されるメモリについてのレベル確定の為
の閾値によって異なるが、通常は瞬間的にセンスアンプ
１個当たり１ｍＡ程度のピーク電流が流れ、１６ビット
では１６ｍＡのピーク電流が流れることになる。このよ
うに急激な電流変化が生じると、電流変化ｄｉ／ｄｔ
と、メモリチップ内の配線等に存在するインダクタンス
成分Ｌとの積で表される電圧が過渡的に発生して、電源
ノイズの発生および電源電圧の低下を招くという課題が
あった。
備えた半導体集積回路は以上のように構成されているの
で、例えば１６ビットマイコンの場合には、メモリデー
タを読み出す際には１６ビット同時に読み出しが実施さ
れ、１６個のセンスアンプが同時に動作する。このよう
な場合、読み出されるメモリについてのレベル確定の為
の閾値によって異なるが、通常は瞬間的にセンスアンプ
１個当たり１ｍＡ程度のピーク電流が流れ、１６ビット
では１６ｍＡのピーク電流が流れることになる。このよ
うに急激な電流変化が生じると、電流変化ｄｉ／ｄｔ
と、メモリチップ内の配線等に存在するインダクタンス
成分Ｌとの積で表される電圧が過渡的に発生して、電源
ノイズの発生および電源電圧の低下を招くという課題が
あった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、電源ノイズの発生および電源電圧
の低下を抑制する半導体集積回路を得ることを目的とす
る。
めになされたもので、電源ノイズの発生および電源電圧
の低下を抑制する半導体集積回路を得ることを目的とす
る。
【０００６】
【課題を解決するための手段】この発明に係る半導体集
積回路は、複数のセンスアンプのそれぞれに個別に接続
されてセンスアンプを活性化するためのセンスアンプイ
ネーブル信号を伝達する複数のセンスアンプイネーブル
信号線と、当該複数のセンスアンプイネーブル信号線に
接続されて、それぞれのセンスアンプイネーブル信号線
に独立的に任意のタイミングでセンスアンプイネーブル
信号を出力するセンスアンプ活性化信号発生回路とを備
えるようにしたものである。
積回路は、複数のセンスアンプのそれぞれに個別に接続
されてセンスアンプを活性化するためのセンスアンプイ
ネーブル信号を伝達する複数のセンスアンプイネーブル
信号線と、当該複数のセンスアンプイネーブル信号線に
接続されて、それぞれのセンスアンプイネーブル信号線
に独立的に任意のタイミングでセンスアンプイネーブル
信号を出力するセンスアンプ活性化信号発生回路とを備
えるようにしたものである。
【０００７】この発明に係る半導体集積回路は、センス
アンプ活性化信号発生回路内に、任意の数のセンスアン
プを同時に活性化させるように活性化対象のセンスアン
プに接続されたセンスアンプイネーブル信号線に同じタ
イミングでセンスアンプイネーブル信号を出力させるた
めの内部レジスタを備えるようにしたものである。
アンプ活性化信号発生回路内に、任意の数のセンスアン
プを同時に活性化させるように活性化対象のセンスアン
プに接続されたセンスアンプイネーブル信号線に同じタ
イミングでセンスアンプイネーブル信号を出力させるた
めの内部レジスタを備えるようにしたものである。
【０００８】この発明に係る半導体集積回路は、任意の
数のセンスアンプを同時に活性化させるように活性化対
象のセンスアンプに接続されたセンスアンプイネーブル
信号線に同じタイミングでセンスアンプイネーブル信号
を出力させるために、センスアンプイネーブル信号線に
おけるセンスアンプイネーブル信号の出力タイミングを
それぞれ調整する外部ピンを備えるようにしたものであ
る。
数のセンスアンプを同時に活性化させるように活性化対
象のセンスアンプに接続されたセンスアンプイネーブル
信号線に同じタイミングでセンスアンプイネーブル信号
を出力させるために、センスアンプイネーブル信号線に
おけるセンスアンプイネーブル信号の出力タイミングを
それぞれ調整する外部ピンを備えるようにしたものであ
る。
【０００９】この発明に係る半導体集積回路は、セレク
タ回路からメモリセルアレイブロック毎に延びるビット
線と、該ビット線に対応してそれぞれのセンスアンプか
ら延びるビット線との接続および切り離しをビット線毎
に制御するメモリセル選択制御回路を備えるようにした
ものである。
タ回路からメモリセルアレイブロック毎に延びるビット
線と、該ビット線に対応してそれぞれのセンスアンプか
ら延びるビット線との接続および切り離しをビット線毎
に制御するメモリセル選択制御回路を備えるようにした
ものである。
【００１０】この発明に係る半導体集積回路は、セレク
タ回路からメモリセルアレイブロック毎に延びるビット
線が共通に接続され得る１つのセンスアンプと、当該１
つのセンスアンプに接続されてセンスアンプを活性化す
るためのセンスアンプイネーブル信号を伝達するセンス
アンプイネーブル信号線と、セレクタ回路からメモリセ
ルアレイブロック毎に延びるビット線と前記１つのセン
スアンプから延びるビット線との接続および切り離しを
ビット線毎に制御するメモリセル選択制御回路とを備え
るようにしたものである。
タ回路からメモリセルアレイブロック毎に延びるビット
線が共通に接続され得る１つのセンスアンプと、当該１
つのセンスアンプに接続されてセンスアンプを活性化す
るためのセンスアンプイネーブル信号を伝達するセンス
アンプイネーブル信号線と、セレクタ回路からメモリセ
ルアレイブロック毎に延びるビット線と前記１つのセン
スアンプから延びるビット線との接続および切り離しを
ビット線毎に制御するメモリセル選択制御回路とを備え
るようにしたものである。
【００１１】この発明に係る半導体集積回路は、セレク
タ回路からメモリセルアレイブロック毎に延びるビット
線が共通に接続され得る複数のセンスアンプと、前記複
数のセンスアンプに共通に接続されてセンスアンプを活
性化するためのセンスアンプイネーブル信号を伝達する
センスアンプイネーブル信号線と、セレクタ回路からメ
モリセルアレイブロック毎に延びるビット線と前記複数
のセンスアンプから延びるビット線との接続および切り
離しをビット線毎に制御するメモリセル選択制御回路
と、前記複数のセンスアンプのうちから適切なセンスア
ンプを選択するセンスアンプ選択回路とを備えるように
したものである。
タ回路からメモリセルアレイブロック毎に延びるビット
線が共通に接続され得る複数のセンスアンプと、前記複
数のセンスアンプに共通に接続されてセンスアンプを活
性化するためのセンスアンプイネーブル信号を伝達する
センスアンプイネーブル信号線と、セレクタ回路からメ
モリセルアレイブロック毎に延びるビット線と前記複数
のセンスアンプから延びるビット線との接続および切り
離しをビット線毎に制御するメモリセル選択制御回路
と、前記複数のセンスアンプのうちから適切なセンスア
ンプを選択するセンスアンプ選択回路とを備えるように
したものである。
【００１２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路の構成を示す図である。図において、１は
メモリセルがアレイ状に配置されて幾つかのブロック
（以後、メモリセルアレイブロックと称す）に区画され
ているメモリセルアレイ、２はメモリセルアレイ内で行
方向に隣接するメモリセルを接続して延び、行方向のメ
モリセルを選択的に活性化するワード線、３は指定され
たアドレスに対応して各メモリセルアレイブロックから
延びる複数のビット線から特定のビット線を選択して後
述するセンスアンプに接続するセレクタ回路である。４
0 ，４1 ，…，４nはワード線方向に各メモリセルアレ
イブロック毎に配置されて、特定のビット線に接続され
た検出対象のメモリセルの論理レベル、すなわち“０”
または“１”のデータを確定するセンスアンプ、５0 ，
５1 ，…，５n は、対応するセンスアンプ４0 ，４1 ，
…，４n にそれぞれ個別に接続されてセンスアンプを活
性化するためのセンスアンプイネーブル信号を伝達する
センスアンプイネーブル信号線、６はセンスアンプ４
0 ，４1 ，…，４n をそれぞれ個別に活性化するよう
に、センスアンプイネーブル信号線５0 ，５1 ，…，５
n に任意のタイミングで選択的に信号を出力するセンス
アンプ活性化信号発生回路である。７0 ，７1 ，…，７
n は、それぞれ対応するセンスアンプ４0 ，４1 ，…，
４n とセレクタ回路３とを接続するように設けられたビ
ット線、８0 ，８1 ，…，８n は、それぞれのメモリセ
ルアレイブロックから延びるビット線を集合的に示した
ものである。ここで、ＳＡＥＮ（０）〜ＳＡＥＮ（ｎ）
は、センスアンプイネーブル信号線 ５ 0 ，５1 ，…，
５n に出力されるセンスアンプイネーブル信号を示し、
ｎはメモリセルアレイにおけるブロック数を示すもので
ある。
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路の構成を示す図である。図において、１は
メモリセルがアレイ状に配置されて幾つかのブロック
（以後、メモリセルアレイブロックと称す）に区画され
ているメモリセルアレイ、２はメモリセルアレイ内で行
方向に隣接するメモリセルを接続して延び、行方向のメ
モリセルを選択的に活性化するワード線、３は指定され
たアドレスに対応して各メモリセルアレイブロックから
延びる複数のビット線から特定のビット線を選択して後
述するセンスアンプに接続するセレクタ回路である。４
0 ，４1 ，…，４nはワード線方向に各メモリセルアレ
イブロック毎に配置されて、特定のビット線に接続され
た検出対象のメモリセルの論理レベル、すなわち“０”
または“１”のデータを確定するセンスアンプ、５0 ，
５1 ，…，５n は、対応するセンスアンプ４0 ，４1 ，
…，４n にそれぞれ個別に接続されてセンスアンプを活
性化するためのセンスアンプイネーブル信号を伝達する
センスアンプイネーブル信号線、６はセンスアンプ４
0 ，４1 ，…，４n をそれぞれ個別に活性化するよう
に、センスアンプイネーブル信号線５0 ，５1 ，…，５
n に任意のタイミングで選択的に信号を出力するセンス
アンプ活性化信号発生回路である。７0 ，７1 ，…，７
n は、それぞれ対応するセンスアンプ４0 ，４1 ，…，
４n とセレクタ回路３とを接続するように設けられたビ
ット線、８0 ，８1 ，…，８n は、それぞれのメモリセ
ルアレイブロックから延びるビット線を集合的に示した
ものである。ここで、ＳＡＥＮ（０）〜ＳＡＥＮ（ｎ）
は、センスアンプイネーブル信号線 ５ 0 ，５1 ，…，
５n に出力されるセンスアンプイネーブル信号を示し、
ｎはメモリセルアレイにおけるブロック数を示すもので
ある。
【００１３】次に動作について説明する。図２はメモリ
セルアレイからデータを読み出す際のそれぞれのセンス
アンプ４ 0 ，４1 ，…，４n に接続されたセンスアンプ
イネーブル信号線５0 ，５1 ，…，５n における信号出
力波形を示す図である。センスアンプ活性化信号発生回
路６を制御して、図２に示されるようにセンスアンプイ
ネーブル信号の“Ｈ”レベル出力をずらして発生させる
ことで、センスアンプ４0 ，４1 ，…，４n を逐次的に
１ビット単位で駆動する。
セルアレイからデータを読み出す際のそれぞれのセンス
アンプ４ 0 ，４1 ，…，４n に接続されたセンスアンプ
イネーブル信号線５0 ，５1 ，…，５n における信号出
力波形を示す図である。センスアンプ活性化信号発生回
路６を制御して、図２に示されるようにセンスアンプイ
ネーブル信号の“Ｈ”レベル出力をずらして発生させる
ことで、センスアンプ４0 ，４1 ，…，４n を逐次的に
１ビット単位で駆動する。
【００１４】以上のように、この実施の形態１によれ
ば、センスアンプ４0 ，４1 ，…，４ n が１ビット単位
で駆動されて、ピーク電流を分散することができるか
ら、急激な電流変化を抑えて、電源ノイズの発生および
電源電圧の低下を抑制することができるという効果を奏
する。
ば、センスアンプ４0 ，４1 ，…，４ n が１ビット単位
で駆動されて、ピーク電流を分散することができるか
ら、急激な電流変化を抑えて、電源ノイズの発生および
電源電圧の低下を抑制することができるという効果を奏
する。
【００１５】実施の形態２．この発明の実施の形態２
は、基本的には図１に示された実施の形態１と同じ構成
を有しており、センスアンプ活性化信号発生回路６内
に、複数のビット単位でのデータの読み出しを指示する
内部レジスタが設けられる点で実施の形態１と相違す
る。
は、基本的には図１に示された実施の形態１と同じ構成
を有しており、センスアンプ活性化信号発生回路６内
に、複数のビット単位でのデータの読み出しを指示する
内部レジスタが設けられる点で実施の形態１と相違す
る。
【００１６】次に動作について説明する。上記のような
内部レジスタを備えることで、所定のビット数毎にセン
スアンプのグループを形成して、同一のグループ内のセ
ンスアンプに対しては、同じタイミングで“Ｈ”レベル
のセンスアンプイネーブル信号を出力して、センスアン
プ４0 ，４1 ，…，４n を複数ビット単位で駆動する。
内部レジスタを備えることで、所定のビット数毎にセン
スアンプのグループを形成して、同一のグループ内のセ
ンスアンプに対しては、同じタイミングで“Ｈ”レベル
のセンスアンプイネーブル信号を出力して、センスアン
プ４0 ，４1 ，…，４n を複数ビット単位で駆動する。
【００１７】また、内部レジスタに代えて、センスアン
プイネーブル信号の出力タイミングをそれぞれ調整する
複数の外部ピンを設けて、これら外部ピンを適宜設定す
ることで、センスアンプ４0 ，４1 ，…，４n を複数ビ
ット単位で駆動することも可能である。
プイネーブル信号の出力タイミングをそれぞれ調整する
複数の外部ピンを設けて、これら外部ピンを適宜設定す
ることで、センスアンプ４0 ，４1 ，…，４n を複数ビ
ット単位で駆動することも可能である。
【００１８】以上のように、この実施の形態２によれ
ば、センスアンプ４0 ，４1 ，…，４ n を任意の複数ビ
ット単位で駆動して、読み出し速度を可変にすることが
できるので、電源ノイズの発生等の抑制と読み出し速度
の高速化というトレードオフの関係にある２つの技術的
課題事項について、各半導体集積回路の特性に応じて最
適な設定を実施できるという効果を奏する。
ば、センスアンプ４0 ，４1 ，…，４ n を任意の複数ビ
ット単位で駆動して、読み出し速度を可変にすることが
できるので、電源ノイズの発生等の抑制と読み出し速度
の高速化というトレードオフの関係にある２つの技術的
課題事項について、各半導体集積回路の特性に応じて最
適な設定を実施できるという効果を奏する。
【００１９】また、センスアンプイネーブル信号の出力
タイミングをそれぞれ調整する複数の外部ピンを設ける
ように構成したので、電源ノイズの発生等の抑制および
読み出し速度の高速化等についての最適な設定を、マニ
ュアルで簡単に実施することができるという効果を奏す
る。
タイミングをそれぞれ調整する複数の外部ピンを設ける
ように構成したので、電源ノイズの発生等の抑制および
読み出し速度の高速化等についての最適な設定を、マニ
ュアルで簡単に実施することができるという効果を奏す
る。
【００２０】実施の形態３．図３はこの発明の実施の形
態３による半導体集積回路の構成を示す図である。図３
において、図１と同一符号は同一または相当部分を示す
のでその説明を省略する。図３において、９0 ，９1 ，
…，９n は対応するセンスアンプ４0 ，４1，…４n に
対してそれぞれ個別に配置されたトランスミッションゲ
ート、１０0，１０1 ，…，１０n はセンスアンプ４
0 ，４1 ，…４n と、対応するトランスミッションゲー
ト９0 ，９1 ，…，９n とをそれぞれ個別に接続するビ
ット線、１１0 ，１１1 ，…，１１n はトランスミッシ
ョンゲート９0 ，９1 ，…，９nとセレクタ回路３とを
接続するビット線、１２0 ，１２1 ，…，１２n はトラ
ンスミッションゲート９0 ，９1 ，…，９n にそれぞれ
個別に接続された制御線、１３は複数のトランスミッシ
ョンゲートおよび制御線等から構成されるメモリセル選
択制御回路、１４はワード線方向に並べられたセンスア
ンプ４0 ，４1 ，…，４n に共通に接続されて全てのセ
ンスアンプを活性化するためのセンスアンプイネーブル
信号を伝達するセンスアンプイネーブル信号線である。
態３による半導体集積回路の構成を示す図である。図３
において、図１と同一符号は同一または相当部分を示す
のでその説明を省略する。図３において、９0 ，９1 ，
…，９n は対応するセンスアンプ４0 ，４1，…４n に
対してそれぞれ個別に配置されたトランスミッションゲ
ート、１０0，１０1 ，…，１０n はセンスアンプ４
0 ，４1 ，…４n と、対応するトランスミッションゲー
ト９0 ，９1 ，…，９n とをそれぞれ個別に接続するビ
ット線、１１0 ，１１1 ，…，１１n はトランスミッシ
ョンゲート９0 ，９1 ，…，９nとセレクタ回路３とを
接続するビット線、１２0 ，１２1 ，…，１２n はトラ
ンスミッションゲート９0 ，９1 ，…，９n にそれぞれ
個別に接続された制御線、１３は複数のトランスミッシ
ョンゲートおよび制御線等から構成されるメモリセル選
択制御回路、１４はワード線方向に並べられたセンスア
ンプ４0 ，４1 ，…，４n に共通に接続されて全てのセ
ンスアンプを活性化するためのセンスアンプイネーブル
信号を伝達するセンスアンプイネーブル信号線である。
【００２１】次に動作について説明する。センスアンプ
イネーブル信号線１４に“Ｈ”レベルのセンスアンプイ
ネーブル信号を出力すると、全てのセンスアンプ４0 ，
４1 ，…４n が活性化されてプリチャージが実施され
る。次に、任意の１つまたは複数の制御線１２i ，１２
j ，…に“Ｈ”レベルの信号を入力することでビット線
１１i ，１１j ，…に現れていたメモリセルの論理レベ
ルがビット線１０i ，１０j ，…に現れて、メモリデー
タの読み出しを１ビット単位に逐次的に、または実施の
形態２と同様に複数ビット単位に実施する。
イネーブル信号線１４に“Ｈ”レベルのセンスアンプイ
ネーブル信号を出力すると、全てのセンスアンプ４0 ，
４1 ，…４n が活性化されてプリチャージが実施され
る。次に、任意の１つまたは複数の制御線１２i ，１２
j ，…に“Ｈ”レベルの信号を入力することでビット線
１１i ，１１j ，…に現れていたメモリセルの論理レベ
ルがビット線１０i ，１０j ，…に現れて、メモリデー
タの読み出しを１ビット単位に逐次的に、または実施の
形態２と同様に複数ビット単位に実施する。
【００２２】以上のようにこの実施の形態３によれば、
全てのセンスアンプ４0 ，４1 ，…４n が同時に活性化
されて、ビット線のプリチャージを一度で済ますことが
できるので、読み出し速度の高速化を実現することがで
きるという効果を奏する。
全てのセンスアンプ４0 ，４1 ，…４n が同時に活性化
されて、ビット線のプリチャージを一度で済ますことが
できるので、読み出し速度の高速化を実現することがで
きるという効果を奏する。
【００２３】実施の形態４．図４はこの発明の実施の形
態４による半導体集積回路の構成を示す図である。図４
において、図３と同一符号は同一または相当部分を示す
のでその説明を省略する。実施の形態４は、実施の形態
３と比較すると、ビット線１０0 ，１０1 ，…，１０n
が共通に１つのセンスアンプに接続される点で相違す
る。図４において、１５は１つだけ設けられたセンスア
ンプ、１６はセンスアンプ１５に接続されてセンスアン
プイネーブル信号を伝達するセンスアンプイネーブル信
号線である。
態４による半導体集積回路の構成を示す図である。図４
において、図３と同一符号は同一または相当部分を示す
のでその説明を省略する。実施の形態４は、実施の形態
３と比較すると、ビット線１０0 ，１０1 ，…，１０n
が共通に１つのセンスアンプに接続される点で相違す
る。図４において、１５は１つだけ設けられたセンスア
ンプ、１６はセンスアンプ１５に接続されてセンスアン
プイネーブル信号を伝達するセンスアンプイネーブル信
号線である。
【００２４】次に動作について説明する。センスアンプ
イネーブル信号線１６に“Ｈ”レベルのセンスアンプイ
ネーブル信号を出力すると、センスアンプ１５が活性化
されてプリチャージが実施される。次に、任意の１つの
制御線１２i に“Ｈ”レベルの信号を入力することで、
ビット線１１i に現れていたメモリセルの論理レベルが
ビット線１０に現れて、当該メモリセルに対するデータ
の読み出しが実施される。したがって、制御線１２ 0 ，
１２1 ，…，１２n に逐次的に“Ｈ”レベルの信号を入
力して、メモリデータの読み出しを１ビット単位で逐次
的に実施する。
イネーブル信号線１６に“Ｈ”レベルのセンスアンプイ
ネーブル信号を出力すると、センスアンプ１５が活性化
されてプリチャージが実施される。次に、任意の１つの
制御線１２i に“Ｈ”レベルの信号を入力することで、
ビット線１１i に現れていたメモリセルの論理レベルが
ビット線１０に現れて、当該メモリセルに対するデータ
の読み出しが実施される。したがって、制御線１２ 0 ，
１２1 ，…，１２n に逐次的に“Ｈ”レベルの信号を入
力して、メモリデータの読み出しを１ビット単位で逐次
的に実施する。
【００２５】以上のように、この実施の形態４によれ
ば、１つのセンスアンプを用いて統一的にメモリセルの
論理レベルを検出することができるので、センスアンプ
の性能のバラツキに起因する検出ミスを防止することが
できるという効果を奏する。また、センスアンプを１つ
しか設けないので、半導体集積回路を小型化できるとい
う効果を奏する。
ば、１つのセンスアンプを用いて統一的にメモリセルの
論理レベルを検出することができるので、センスアンプ
の性能のバラツキに起因する検出ミスを防止することが
できるという効果を奏する。また、センスアンプを１つ
しか設けないので、半導体集積回路を小型化できるとい
う効果を奏する。
【００２６】実施の形態５．図５はこの発明の実施の形
態５による半導体集積回路の構成を示す図である。図５
において、図４と同一符号は同一または相当部分を示す
のでその説明を省略する。実施の形態５は、実施の形態
４と比較すると、共通に接続されたビット線１０が性能
の異なる複数のセンスアンプに接続され、活性化させる
センスアンプを選択する点で相違する。図５において、
１７0 ，１７1 ，…，１７m は性能の異なる複数のセン
スアンプ、１８は複数のセンスアンプ１７0 ，１７1 ，
…，１７m のうちから適切なセンスアンプを選択するセ
ンスアンプ選択回路である。ここで、ｍは性能の異なる
センスアンプの数を示すものである。
態５による半導体集積回路の構成を示す図である。図５
において、図４と同一符号は同一または相当部分を示す
のでその説明を省略する。実施の形態５は、実施の形態
４と比較すると、共通に接続されたビット線１０が性能
の異なる複数のセンスアンプに接続され、活性化させる
センスアンプを選択する点で相違する。図５において、
１７0 ，１７1 ，…，１７m は性能の異なる複数のセン
スアンプ、１８は複数のセンスアンプ１７0 ，１７1 ，
…，１７m のうちから適切なセンスアンプを選択するセ
ンスアンプ選択回路である。ここで、ｍは性能の異なる
センスアンプの数を示すものである。
【００２７】次に動作について説明する。センスアンプ
選択回路１８でデータの読み取り用途に応じた性能を有
する特定のセンスアンプ１７i を選択した後に、センス
アンプイネーブル信号１６に“Ｈ”レベルのセンスアン
プイネーブル信号を出力すると、選択されたセンスアン
プ１７i が活性化されてプリチャージが実施される。次
に、任意の１つの制御線１２i に“Ｈ”レベルの信号を
入力することで、ビット線１１i に現れていたメモリセ
ルの論理レベルがビット線１０に現れて、対応するメモ
リセルに対するデータの読み出しがセンスアンプ１７i
を介して実施される。したがって、制御線１２0 ，１２
1 ，…，１２n に逐次的に“Ｈ”レベルの信号を入力
し、データ読み取り用途に応じて選択されたセンスアン
プ１７i を介して、メモリデータの読み出しを１ビット
単位で逐次的に実施する。
選択回路１８でデータの読み取り用途に応じた性能を有
する特定のセンスアンプ１７i を選択した後に、センス
アンプイネーブル信号１６に“Ｈ”レベルのセンスアン
プイネーブル信号を出力すると、選択されたセンスアン
プ１７i が活性化されてプリチャージが実施される。次
に、任意の１つの制御線１２i に“Ｈ”レベルの信号を
入力することで、ビット線１１i に現れていたメモリセ
ルの論理レベルがビット線１０に現れて、対応するメモ
リセルに対するデータの読み出しがセンスアンプ１７i
を介して実施される。したがって、制御線１２0 ，１２
1 ，…，１２n に逐次的に“Ｈ”レベルの信号を入力
し、データ読み取り用途に応じて選択されたセンスアン
プ１７i を介して、メモリデータの読み出しを１ビット
単位で逐次的に実施する。
【００２８】以上のように、この実施の形態５によれ
ば、性能の異なる複数のセンスアンプ１７0 ，１７1 ，
…，１７m を配置して、センスアンプ選択回路１８によ
り使用するセンスアンプを自由に選択できるので、デー
タ読み取り用途に応じた適切な性能のセンスアンプを用
いてメモリデータの読み出しを実施することができるた
め、より信頼性の高い読み出し回路を得ることができる
という効果を奏する。
ば、性能の異なる複数のセンスアンプ１７0 ，１７1 ，
…，１７m を配置して、センスアンプ選択回路１８によ
り使用するセンスアンプを自由に選択できるので、デー
タ読み取り用途に応じた適切な性能のセンスアンプを用
いてメモリデータの読み出しを実施することができるた
め、より信頼性の高い読み出し回路を得ることができる
という効果を奏する。
【００２９】
【発明の効果】以上のように、この発明によれば、複数
のセンスアンプのそれぞれに個別に接続されてセンスア
ンプを活性化するためのセンスアンプイネーブル信号を
伝達する複数のセンスアンプイネーブル信号線と、当該
複数のセンスアンプイネーブル信号線に接続されて、そ
れぞれのセンスアンプイネーブル信号線に独立的に任意
のタイミングでセンスアンプイネーブル信号を出力する
センスアンプ活性化信号発生回路とを備えるように構成
したので、センスアンプを1ビット単位で駆動してピー
ク電流を分散することができるため、急激な電流変化を
抑えて、電源ノイズの発生および電源電圧の低下を抑制
することができるという効果を奏する。
のセンスアンプのそれぞれに個別に接続されてセンスア
ンプを活性化するためのセンスアンプイネーブル信号を
伝達する複数のセンスアンプイネーブル信号線と、当該
複数のセンスアンプイネーブル信号線に接続されて、そ
れぞれのセンスアンプイネーブル信号線に独立的に任意
のタイミングでセンスアンプイネーブル信号を出力する
センスアンプ活性化信号発生回路とを備えるように構成
したので、センスアンプを1ビット単位で駆動してピー
ク電流を分散することができるため、急激な電流変化を
抑えて、電源ノイズの発生および電源電圧の低下を抑制
することができるという効果を奏する。
【００３０】この発明によれば、センスアンプ活性化信
号発生回路内に、任意の数のセンスアンプを同時に活性
化させるように活性化対象のセンスアンプに接続された
センスアンプイネーブル信号線に同じタイミングでセン
スアンプイネーブル信号を出力させるための内部レジス
タを備えるように構成したので、センスアンプを任意の
複数ビット単位で駆動して読み出し速度を可変にするこ
とができるため、電源ノイズの発生等の抑制と読み出し
速度の高速化というトレードオフの関係にある２つの技
術的課題事項について、各半導体集積回路の特性に応じ
て最適な設定を実施できるという効果を奏する。
号発生回路内に、任意の数のセンスアンプを同時に活性
化させるように活性化対象のセンスアンプに接続された
センスアンプイネーブル信号線に同じタイミングでセン
スアンプイネーブル信号を出力させるための内部レジス
タを備えるように構成したので、センスアンプを任意の
複数ビット単位で駆動して読み出し速度を可変にするこ
とができるため、電源ノイズの発生等の抑制と読み出し
速度の高速化というトレードオフの関係にある２つの技
術的課題事項について、各半導体集積回路の特性に応じ
て最適な設定を実施できるという効果を奏する。
【００３１】この発明によれば、任意の数のセンスアン
プを同時に活性化させるように活性化対象のセンスアン
プに接続されたセンスアンプイネーブル信号線に同じタ
イミングでセンスアンプイネーブル信号を出力させるた
めに、センスアンプイネーブル信号線におけるセンスア
ンプイネーブル信号の出力タイミングをそれぞれ調整す
る外部ピンを備えるように構成したので、電源ノイズの
発生等の抑制および読み出し速度の高速化等についての
最適な設定を、マニュアルで簡単に実施することができ
るという効果を奏する。
プを同時に活性化させるように活性化対象のセンスアン
プに接続されたセンスアンプイネーブル信号線に同じタ
イミングでセンスアンプイネーブル信号を出力させるた
めに、センスアンプイネーブル信号線におけるセンスア
ンプイネーブル信号の出力タイミングをそれぞれ調整す
る外部ピンを備えるように構成したので、電源ノイズの
発生等の抑制および読み出し速度の高速化等についての
最適な設定を、マニュアルで簡単に実施することができ
るという効果を奏する。
【００３２】この発明によれば、セレクタ回路からメモ
リセルアレイブロック毎に延びるビット線と、該ビット
線に対応してそれぞれのセンスアンプから延びるビット
線との接続および切り離しをビット線毎に制御するメモ
リセル選択制御回路を備えるように構成したので、全て
のセンスアンプを同時に活性化してビット線のプリチャ
ージを一度で済ますことができるため、読み出し速度の
高速化を実現することができるという効果を奏する。
リセルアレイブロック毎に延びるビット線と、該ビット
線に対応してそれぞれのセンスアンプから延びるビット
線との接続および切り離しをビット線毎に制御するメモ
リセル選択制御回路を備えるように構成したので、全て
のセンスアンプを同時に活性化してビット線のプリチャ
ージを一度で済ますことができるため、読み出し速度の
高速化を実現することができるという効果を奏する。
【００３３】この発明によれば、セレクタ回路からメモ
リセルアレイブロック毎に延びるビット線が共通に接続
され得る１つのセンスアンプと、当該１つのセンスアン
プに接続されてセンスアンプを活性化するためのセンス
アンプイネーブル信号を伝達するセンスアンプイネーブ
ル信号線と、セレクタ回路からメモリセルアレイブロッ
ク毎に延びるビット線と前記１つのセンスアンプから延
びるビット線との接続および切り離しをビット線毎に制
御するメモリセル選択制御回路とを備えるように構成し
たので、１つのセンスアンプを用いて統一的にメモリセ
ルの論理レベルを検出することができるため、センスア
ンプの性能のバラツキに起因する検出ミスを防止するこ
とができるという効果を奏する。また、センスアンプを
１つしか設けないので、半導体集積回路を小型化できる
という効果を奏する。
リセルアレイブロック毎に延びるビット線が共通に接続
され得る１つのセンスアンプと、当該１つのセンスアン
プに接続されてセンスアンプを活性化するためのセンス
アンプイネーブル信号を伝達するセンスアンプイネーブ
ル信号線と、セレクタ回路からメモリセルアレイブロッ
ク毎に延びるビット線と前記１つのセンスアンプから延
びるビット線との接続および切り離しをビット線毎に制
御するメモリセル選択制御回路とを備えるように構成し
たので、１つのセンスアンプを用いて統一的にメモリセ
ルの論理レベルを検出することができるため、センスア
ンプの性能のバラツキに起因する検出ミスを防止するこ
とができるという効果を奏する。また、センスアンプを
１つしか設けないので、半導体集積回路を小型化できる
という効果を奏する。
【００３４】この発明によれば、前記セレクタ回路から
メモリセルアレイブロック毎に延びるビット線が共通に
接続され得る複数のセンスアンプと、前記複数のセンス
アンプに共通に接続されてセンスアンプを活性化するた
めのセンスアンプイネーブル信号を伝達するセンスアン
プイネーブル信号線と、前記セレクタ回路からメモリセ
ルアレイブロック毎に延びるビット線と前記複数のセン
スアンプから延びるビット線との接続および切り離しを
ビット線毎に制御するメモリセル選択制御回路と、前記
複数のセンスアンプのうちから適切なセンスアンプを選
択するセンスアンプ選択回路とを備えるように構成した
ので、性能の異なる複数のセンスアンプを配置して、セ
ンスアンプ選択回路により使用するセンスアンプを自由
に選択できるので、データ読み取り用途に応じた適切な
性能のセンスアンプを用いてメモリデータの読み出しを
実施でき、より信頼性の高い読み出し回路を得ることが
できるという効果を奏する。
メモリセルアレイブロック毎に延びるビット線が共通に
接続され得る複数のセンスアンプと、前記複数のセンス
アンプに共通に接続されてセンスアンプを活性化するた
めのセンスアンプイネーブル信号を伝達するセンスアン
プイネーブル信号線と、前記セレクタ回路からメモリセ
ルアレイブロック毎に延びるビット線と前記複数のセン
スアンプから延びるビット線との接続および切り離しを
ビット線毎に制御するメモリセル選択制御回路と、前記
複数のセンスアンプのうちから適切なセンスアンプを選
択するセンスアンプ選択回路とを備えるように構成した
ので、性能の異なる複数のセンスアンプを配置して、セ
ンスアンプ選択回路により使用するセンスアンプを自由
に選択できるので、データ読み取り用途に応じた適切な
性能のセンスアンプを用いてメモリデータの読み出しを
実施でき、より信頼性の高い読み出し回路を得ることが
できるという効果を奏する。
【図１】 この発明の実施の形態１による半導体集積回
路の構成を示す図である。
路の構成を示す図である。
【図２】 この発明の実施の形態１のセンスアンプイネ
ーブル信号線における信号出力波形を示す図である。
ーブル信号線における信号出力波形を示す図である。
【図３】 この発明の実施の形態３による半導体集積回
路の構成を示す図である。
路の構成を示す図である。
【図４】 この発明の実施の形態４による半導体集積回
路の構成を示す図である。
路の構成を示す図である。
【図５】 この発明の実施の形態５による半導体集積回
路の構成を示す図である。
路の構成を示す図である。
【図６】 従来のプリチャージ方式の半導体集積回路の
構成を示す図である。
構成を示す図である。
【図７】 従来のセンスアンプイネーブル信号線におけ
る信号出力波形を示す図である。
る信号出力波形を示す図である。
１ メモリセルアレイ、２ ワード線、３ セレクタ回
路、４，１５，１７センスアンプ、５，１４，１６ セ
ンスアンプイネーブル信号線、６ センスアンプ活性化
信号発生回路、７，８，１０，１１ ビット線、９ ト
ランスミッションゲート、１２ 制御線、１３ メモリ
セル選択制御回路、１８ センスアンプ選択回路。
路、４，１５，１７センスアンプ、５，１４，１６ セ
ンスアンプイネーブル信号線、６ センスアンプ活性化
信号発生回路、７，８，１０，１１ ビット線、９ ト
ランスミッションゲート、１２ 制御線、１３ メモリ
セル選択制御回路、１８ センスアンプ選択回路。
フロントページの続き Ｆターム(参考） 5B015 HH01 JJ12 KA33 KA38 KB22 KB23 KB85 5B024 AA03 AA07 AA15 BA05 BA07 BA09 BA21 CA07 CA11 5B025 AD05 AD06 AD11 AD15 AE05
Claims (6)
- 【請求項１】 メモリセルがアレイ状に配置されて幾つ
かのブロックに区画されているメモリセルアレイと、該
メモリセルアレイ内で一の方向に隣接するメモリセルを
接続して延び、当該一の方向のメモリセルを選択的に活
性化させる複数のワード線と、該ワード線と直交する他
の方向に隣接するメモリセルを接続して延びる複数のビ
ット線と、指定されたアドレスに基づいて各メモリセル
アレイブロック毎に前記複数のビット線から特定のビッ
ト線を選択するセレクタ回路と、各メモリセルアレイブ
ロック毎に配置されて前記セレクタ回路により選択され
た前記特定のビット線が接続される複数のセンスアンプ
とを有する半導体集積回路において、 前記複数のセンスアンプのそれぞれに個別に接続されて
センスアンプを活性化するためのセンスアンプイネーブ
ル信号を伝達する複数のセンスアンプイネーブル信号線
と、該複数のセンスアンプイネーブル信号線に接続され
て、それぞれのセンスアンプイネーブル信号線に独立的
に任意のタイミングでセンスアンプイネーブル信号を出
力するセンスアンプ活性化信号発生回路とを備えること
を特徴とする半導体集積回路。 - 【請求項２】 センスアンプ活性化信号発生回路内に、
任意の数のセンスアンプを活性化させるように活性化対
象のセンスアンプに接続されたセンスアンプイネーブル
信号線に同じタイミングでセンスアンプイネーブル信号
を出力させるための内部レジスタを備えることを特徴と
する請求項１記載の半導体集積回路。 - 【請求項３】 任意の数のセンスアンプを活性化させる
ように活性化対象のセンスアンプに接続されたセンスア
ンプイネーブル信号線に同じタイミングでセンスアンプ
イネーブル信号を出力させるために、センスアンプイネ
ーブル信号線におけるセンスアンプイネーブル信号の出
力タイミングをそれぞれ調整する外部ピンを備えること
を特徴とする請求項１記載の半導体集積回路。 - 【請求項４】 メモリセルがアレイ状に配置されて幾つ
かのブロックに区画されているメモリセルアレイと、該
メモリセルアレイ内で一の方向に隣接するメモリセルを
接続して延び、当該一の方向のメモリセルを選択的に活
性化させる複数のワード線と、該ワード線と直交する他
の方向に隣接するメモリセルを接続して延びる複数のビ
ット線と、指定されたアドレスに基づいて各メモリセル
アレイブロック毎に前記複数のビット線から特定のビッ
ト線を選択するセレクタ回路と、各メモリセルアレイブ
ロック毎に配置されて前記セレクタ回路により選択され
た前記特定のビット線が接続され得る複数のセンスアン
プと、前記複数のセンスアンプに共通に接続されてセン
スアンプを活性化するためのセンスアンプイネーブル信
号を伝達するセンスアンプイネーブル信号線とを有する
半導体集積回路において、 前記セレクタ回路からメモリセルアレイブロック毎に延
びるビット線と、該ビット線に対応してそれぞれの前記
センスアンプから延びるビット線との接続および切り離
しをビット線毎に制御するメモリセル選択制御回路を備
えることを特徴とする半導体集積回路。 - 【請求項５】 メモリセルがアレイ状に配置されて幾つ
かのブロックに区画されているメモリセルアレイと、該
メモリセルアレイ内で一の方向に隣接するメモリセルを
接続して延び、当該一の方向のメモリセルを選択的に活
性化させる複数のワード線と、該ワード線と直交する他
の方向に隣接するメモリセルを接続して延びる複数のビ
ット線と、指定されたアドレスに基づいて各メモリセル
アレイブロック毎に前記複数のビット線から特定のビッ
ト線を選択するセレクタ回路とを有する半導体集積回路
において、 前記セレクタ回路からメモリセルアレイブロック毎に延
びるビット線が共通に接続され得る１つのセンスアンプ
と、前記１つのセンスアンプに接続されてセンスアンプ
を活性化するためのセンスアンプイネーブル信号を伝達
するセンスアンプイネーブル信号線と、前記セレクタ回
路からメモリセルアレイブロック毎に延びるビット線と
前記１つのセンスアンプから延びるビット線との接続お
よび切り離しをビット線毎に制御するメモリセル選択制
御回路とを備えることを特徴とする半導体集積回路。 - 【請求項６】 メモリセルがアレイ状に配置されて幾つ
かのブロックに区画されているメモリセルアレイと、該
メモリセルアレイ内で一の方向に隣接するメモリセルを
接続して延び、当該一の方向のメモリセルを選択的に活
性化させる複数のワード線と、該ワード線と直交する他
の方向に隣接するメモリセルを接続して延びる複数のビ
ット線と、指定されたアドレスに基づいて各メモリセル
アレイブロック毎に前記複数のビット線から特定のビッ
ト線を選択するセレクタ回路とを有する半導体集積回路
において、 前記セレクタ回路からメモリセルアレイブロック毎に延
びるビット線が共通に接続され得る複数のセンスアンプ
と、前記複数のセンスアンプに共通に接続されてセンス
アンプを活性化するためのセンスアンプイネーブル信号
を伝達するセンスアンプイネーブル信号線と、前記セレ
クタ回路からメモリセルアレイブロック毎に延びるビッ
ト線と前記複数のセンスアンプから延びるビット線との
接続および切り離しをビット線毎に制御するメモリセル
選択制御回路と、前記複数のセンスアンプのうちから適
切なセンスアンプを選択するセンスアンプ選択回路とを
備えることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20795599A JP2001035167A (ja) | 1999-07-22 | 1999-07-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20795599A JP2001035167A (ja) | 1999-07-22 | 1999-07-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001035167A true JP2001035167A (ja) | 2001-02-09 |
Family
ID=16548312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20795599A Pending JP2001035167A (ja) | 1999-07-22 | 1999-07-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001035167A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002133853A (ja) * | 2000-10-26 | 2002-05-10 | Asahi Kasei Microsystems Kk | 半導体記憶装置 |
| WO2003073430A1 (fr) * | 2002-02-28 | 2003-09-04 | Renesas Technology Corp. | Memoire a semi-conducteurs non volatile |
| JP2007012239A (ja) * | 2005-06-29 | 2007-01-18 | Hynix Semiconductor Inc | プログラム動作時のエラー発生比率を減少させるフラッシュメモリ装置およびそのプログラム動作制御方法 |
| JP2010040142A (ja) * | 2008-08-07 | 2010-02-18 | Nec Electronics Corp | 半導体集積回路 |
| JP2010040143A (ja) * | 2008-08-07 | 2010-02-18 | Nec Electronics Corp | 半導体集積回路 |
| US7957200B2 (en) | 2008-11-07 | 2011-06-07 | Renesas Electronics Corporation | Semiconductor memory device and read access method thereof |
-
1999
- 1999-07-22 JP JP20795599A patent/JP2001035167A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7085189B2 (en) | 2002-02-28 | 2006-08-01 | Renesas Technology Corp. | Nonvolatile semiconductor storage device |
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| JP2010040143A (ja) * | 2008-08-07 | 2010-02-18 | Nec Electronics Corp | 半導体集積回路 |
| CN101645296B (zh) * | 2008-08-07 | 2015-02-04 | 瑞萨电子株式会社 | 半导体集成电路 |
| US7957200B2 (en) | 2008-11-07 | 2011-06-07 | Renesas Electronics Corporation | Semiconductor memory device and read access method thereof |
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