JP2007157283A

JP2007157283A - 半導体記憶装置

Info

Publication number: JP2007157283A
Application number: JP2005353556A
Authority: JP
Inventors: Kouho Shimada; 幸峰嶋田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2005-12-07
Filing date: 2005-12-07
Publication date: 2007-06-21

Abstract

【課題】高速性を損なわずに、ピーク電流を抑制することにより誤動作を生じさせることがない半導体記憶装置を提供する。
【解決手段】複数個のメモリセルが配置されたメモリセルアレイ１と、前記複数個のメモリセルの内の読み出し対象として選択された選択メモリセルに記憶されたデータを検知するとともに、検知したデータを保持する複数個のセンスアンプとを備え、複数アドレスのデータを連続的に読み出すシンクロナス読み出し機能を有する半導体記憶装置であって、前記複数個のメモリセルを少なくとも２つのメモリセル群にグループ分けするとともに、前記メモリセル群の数に対応する所定組のセンスアンプ回路群４ａ、４ｂに前記複数個のセンスアンプをグループ分けし、前記各センスアンプ回路群４ａ、４ｂの動作期間をずらして順次活性化させるタイミング発生回路６を備えたことを特徴とする。
【選択図】図１

Description

本発明は、シンクロナス読み出し機能を有する半導体記憶装置に関し、より詳細には、データの読み出し時のピーク電流を抑制する機能を有する半導体記憶装置に関する。

近年、汎用半導体記憶装置において、マイクロプロセッサ等の高速化に伴い、高速動作を行うものがますます要望されるようになってきた。そこで、通常のランダムアクセスを高速化するとともに、アクセス方法は多少制限されるが、さらに高速の読み出しを可能にした高速読み出しモードであるシンクロナス読み出し機能を有する半導体記憶装置が開発されている。

このシンクロナス方式における読み出し動作は、アドレス信号のカラムアドレスとローアドレスとに応じてメモリセルアレイの複数個のメモリセルを同時に選択して、複数個のデータをページデータとしてセンスアンプまで出力した状態で、複数個のメモリセルに記憶されたデータを順次読み出すものである。

図４は、従来のシンクロナス方式の半導体記憶装置（以下、適宜「従来装置」と略称する）の構成を説明するためのブロック図であり、図５は、従来装置における読み出し動作の一例を説明するためのタイミング波形図である。

従来装置は、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬとが配設され、ワード線ＷＬとビット線ＢＬとの各交差部にメモリセルＭ０が配置されたメモリセルアレイ１を有する。さらに、従来装置は、ワード線ＷＬの選択を行うワード線選択手段であるローデコーダ２と、ビット線ＢＬの選択を行うビット線選択手段であるカラムデコーダ３と、カラムデコーダ３に接続され各メモリセルＭ０に記憶されたデータを検知するとともに、検知したデータを保持するセンスアンプ回路部４と、センスアンプ回路部４に保持したデータを出力データとして順次読み出すセンスアンプ出力選択回路７とを備える。
なお、センスアンプ回路部４は、８個のセンスアンプからなる１組のセンスアンプ回路群で構成されている。

また、ローデコーダ２とカウンタ回路５とが接続されているアドレス入力バッファ回路８と、カラムデコーダ３とセンスアンプ回路部４が接続されているタイミング発生回路６と、センスアンプ出力選択回路７とが接続されているカウンタ回路５とを備える。

次に、従来装置における動作について説明する。
従来装置においては、外部からクロック信号ＣＬＫがカウンタ回路５に常に入力されている。また、外部からアドレス取込信号ＡＤＶ＃がアドレス入力バッファ回路８に入力され、アドレス信号Ａｄｄの取り込みを行う。そして、時刻ｔ０にアドレス信号Ａｄｄの入力を確定する。

次に、アドレス信号Ａｄｄが取り込まれたアドレス入力バッファ回路８によって、ローアドレス信号ＲＡがローデコーダ２に出力されるとともに、カラムアドレス信号ＣＡがカウンタ回路５に出力される。

ローアドレス信号ＲＡが入力されたローデコーダ２によりメモリセルアレイ１内の１行分のメモリセルＭ０が選択される。このとき、ローアドレス信号ＲＡはローデコーダ２によりデコードされ、１本のワード線ＷＬをアクティブとする。そして、１本のワード線ＷＬによって選択された各メモリセルＭ０に記憶されたデータが、それぞれビット線ＢＬに読み出される。

一方、カラムアドレス信号ＣＡが入力されたカウンタ回路５は、カラム制御信号をカラムデコーダ３に出力する。まず、カラム制御信号が入力されたカラムデコーダ３により１ページ目の複数のビット線ＢＬが選択される。このとき、カラム制御信号は、カラムデコーダ３によりデコードされ、１ページ目の複数のビット線ＢＬをアクティブとする。
なお、カラム制御信号は、８クロック後に１ページ目の複数のビット線ＢＬを非アクティブとし、且つ、２ページ目の複数のビット線ＢＬをアクティブとするように、クロック信号ＣＬＫに同期して複数のビット線を順次選択していく。

アクティブとなった１ページ目の複数のビット線ＢＬは、センスアンプ回路部４に接続される。センスアンプ回路部４は、タイミング発生回路６からセンスアンプ起動信号が入力されることにより、図５に示された起動時刻ｔ１で活性化される。
そして、８クロックの期間で８アドレス分のメモリセルＭ０に記憶されたデータＤＡＴＡ１〜８を検知するとともに、該検知したデータＤＡＴＡ１〜８を保持する。その後、センスアンプ回路部４と１ページ目の複数のビット線ＢＬとは切り離される。

次に、センスアンプ出力選択回路７は、カウンタ回路５から制御信号が入力されることにより、８クロックの期間でセンスアンプ回路部４に保持したデータＤＡＴＡ１〜８を時刻ｔ３から出力データとして順次読み出す。

このとき、ＤＡＴＡ１〜８が８クロックの期間で出力データとして読み出されることと並行して、同じ８クロックの期間でデータＤＡＴＡ９〜１６を検出するとともに保持する。よって、カラムデコーダ３によりセンスアンプ回路部４と１ページ目のビット線ＢＬとを切り離した後に、２ページ目の複数のビット線ＢＬをアクティブとする。

アクティブとなった２ページ目の複数のビット線ＢＬは、センスアンプ回路部４に接続される。センスアンプ回路部４は、タイミング発生回路６からセンスアンプ起動信号が入力されることにより、図５に示された起動時刻ｔ２で活性化される。
そして、８クロックの期間で８アドレス分のメモリセルＭ０に記憶されたデータＤＡＴＡ９〜１６を検知するとともに、該検知したデータＤＡＴＡ９〜１６を保持する。その後、センスアンプ回路部４と２ページ目の複数のビット線ＢＬとは切り離される。

また、データＤＡＴＡ１〜８を出力データとして読み出しを終了するが、センスアンプ出力選択回路７は、カウンタ回路５から制御信号が入力されることにより、センスアンプ回路部４に保持したデータＤＡＴＡ９〜１６を時刻ｔ４から出力データとして順次読み出す。

以上のようにして、クロック信号ＣＬＫに同期して間断なくデータを順次読み出すことができる（例えば、特許文献１参照）。

ここで、従来装置では、ビット線ＢＬをアクティブとした時刻からセンスアンプ出力選択回路７がセンスアンプ回路部４に保持したデータを出力データとして読み出すまでに必要なアクセスタイムとして、８クロックの期間を必要としている。よって、上述したように、８クロックの期間で読み出されるデータ数である８アドレス分のメモリセルＭ０に記憶されたデータを１ページデータとして検知するとともに保持する。つまり、同時に、８個のセンスアンプにより８アドレス分のメモリセルＭ０に記憶されたデータを検知するとともに保持することになる。

また、メモリセルアレイとセンスアンプ部とを２つにグループ分けして、データの検知とデータの読み出しとを同時に行う方法がある（例えば、特許文献２参照）。

特開平５−１４４２５５号公報特開平８−６３９９０号公報

しかしながら、従来装置では、同時に、８個のセンスアンプにより８アドレス分のメモリセルＭ０に記憶されたデータを検知するとともに保持していた。よって、同時に８個のセンスアンプを活性化させるために、ピーク電流が非常に大きくなるので、ノイズが発生していた。このようなノイズは、誤動作の原因となるうえ、センスアンプ自体の感度を落としてしまい、特性の悪化につながっていた。

そこで、本発明は、上記従来の課題を解決するもので、高速性を損なわずに、ピーク電流を抑制することにより誤動作を生じさせることがない半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、複数個のメモリセルが配置されたメモリセルアレイと、前記複数個のメモリセルの内の読み出し対象として選択された選択メモリセルに記憶されたデータを検知するとともに、検知したデータを保持する複数個のセンスアンプとを備え、複数アドレスのデータを連続的に読み出すシンクロナス読み出し機能を有する半導体記憶装置であって、前記複数個のメモリセルを少なくとも２つのメモリセル群にグループ分けするとともに、前記メモリセル群の数に対応する所定組のセンスアンプ回路群に前記複数個のセンスアンプをグループ分けし、前記センスアンプ回路群は、クロック信号に同期して複数個の前記メモリセルに記憶されたデータを検知するとともに、検知したデータを保持し、前記タイミング発生回路は、前記各センスアンプ回路群の動作期間を前記各センスアンプ回路群内の前記センスアンプの数と同数のクロック数だけずらして順次活性化させることを特徴とする。

また、本発明の半導体記憶装置は、互いに交差する複数のワード線と複数のビット線とが配設され、前記ワード線と前記ビット線との各交差部にメモリセルが配置されたメモリセルアレイと、前記ワード線の選択を行うワード線選択手段と、前記ビット線の選択を行うビット線選択手段と、前記複数のビット線の全部または一部にそれぞれ接続し、且つ、複数個の前記メモリセルに記憶されたデータを検知するとともに、検知したデータを保持する複数個のセンスアンプとを備え、複数アドレスのデータを連続的に読み出すシンクロナス読み出し機能を有する半導体記憶装置であって、前記複数のビット線を少なくとも２つのビット線群にグループ分けするとともに、前記ビット線群の数に対応する所定組のセンスアンプ回路群に前記複数個のセンスアンプをグループ分けし、前記センスアンプ回路群は、クロック信号に同期して複数個の前記メモリセルに記憶されたデータを検知するとともに、検知したデータを保持し、前記タイミング発生回路は、前記各センスアンプ回路群の動作期間を前記各センスアンプ回路群内の前記センスアンプの数と同数のクロック数だけずらして順次活性化させることを特徴とする。

また、本発明の半導体記憶装置においては、前記各センスアンプ回路群の数が、２組以上であることが好ましい。

本発明装置によれば、各センスアンプ回路群の動作期間をずらして順次活性化させることによって、各センスアンプ回路群を活性化させる際に生じるピーク電流の最大値が重ならず、全体でピーク電流の値を分散することが可能となる。したがって、ノイズの発生が大幅に抑制されるので、データの読み出しを安定的に実行することができる。
また、各センスアンプ回路群の動作期間を所定数のクロックずらすことによって、高速性を全く損なわずにピーク電流を抑制することが可能となる。

以下、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
図１は、本発明装置の構成を説明するためのブロック図であり、図２は、本発明装置における読み出し動作の一例を説明するためのタイミング波形図である。また、図３は、本発明装置におけるセンスアンプ回路群とビット線ＢＬとの回路構成図の一例である。
なお、図４及び図５に示す従来装置と同一の部分は同一符号を用いて説明する。

本発明装置は、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬとが配設され、ワード線ＷＬとビット線ＢＬとの各交差部にメモリセルＭ０が配置されたメモリセルアレイ１を有する。さらに、本発明装置は、ワード線ＷＬの選択を行うワード線選択手段であるローデコーダ２と、ビット線ＢＬの選択を行うビット線選択手段であるカラムデコーダ３と、カラムデコーダ３に接続され各メモリセルＭ０に記憶されたデータを検知するとともに、検知したデータを保持するセンスアンプ回路部４と、センスアンプ回路部４に保持したデータを出力データとして順次読み出すセンスアンプ出力選択回路７とを備える。

ここで、センスアンプ回路部４は、２組のセンスアンプ回路群４ａ、４ｂで構成されている。つまり、センスアンプ回路群４ａは、４個のセンスアンプＳＡ０〜３からなり、且つ、センスアンプ回路群４ｂは、４個のセンスアンプＳＡ４〜７からなるように構成されている。このとき、２組のセンスアンプ回路群４ａ、４ｂに対応して、複数のビット線ＢＬも２組にグループ分けされて構成されている。

例えば、図３に示すようにセンスアンプ回路群４ａ、４ｂとビット線ＢＬとは接続されている。第１グループとして、センスアンプＳＡ０〜３はビット線ＢＬ０〜３、８〜１１、・・・に接続されている。一方、第２グループとして、センスアンプＳＡ４〜７はビット線ＢＬ４〜７、１２〜１５、・・・に接続されている。

次に、本発明装置における動作について説明する。
（１）時刻ｔ０
本発明装置においては、外部からクロック信号ＣＬＫがカウンタ回路５に常に入力されている。また、外部からアドレス取込信号ＡＤＶ＃がアドレス入力バッファ回路８に入力され、アドレス信号Ａｄｄの取り込みを行う。そして、時刻ｔ０にアドレス信号Ａｄｄの入力を確定する。

ローアドレス信号ＲＡが入力されたローデコーダ２によりメモリセルアレイ１内の１行分のメモリセルＭ０が選択される。このとき、ローアドレス信号ＲＡはローデコーダ２によりデコードされ、１本のワード線ＷＬをアクティブとする。そして、アクティブとなったワード線ＷＬによって選択された各メモリセルＭ０に記憶されたデータが、それぞれビット線ＢＬに読み出される。

（２）時刻ｔ1
カラムアドレス信号ＣＡが入力されたカウンタ回路５は、カラム制御信号をカラムデコーダ３に出力する。まず、カラム制御信号が入力されたカラムデコーダ３により１ページ目の複数のビット線ＢＬ０〜３が選択される。このとき、カラム制御信号は、カラムデコーダ３によりデコードされ、ビット線ＢＬ０〜３をアクティブとする。
なお、カラム制御信号は、１ページ目の複数のビット線ＢＬ０〜３をアクティブとし、更にその４クロック後に２ページ目の複数のビット線ＢＬ４〜７をアクティブとし、更にその４クロック後に１ページ目の複数のビット線ＢＬ０〜３を非アクティブとするとともに、更にその４クロック後に２ページ目の複数のビット線ＢＬ４〜７を非アクティブとするように、カラムデコーダ３に指示する信号である。

アクティブとなったビット線ＢＬ０〜３は、センスアンプ回路群４ａに接続される。センスアンプ回路群４ａは、タイミング発生回路６からセンスアンプ起動信号が入力されることにより、図２に示された起動時刻ｔ１で活性化される。
そして、８クロックの期間で４アドレス分のメモリセルＭ０に記憶されたデータＤＡＴＡ１〜４を検知するとともに、該検知したデータＤＡＴＡ１〜４を保持する。

（３）時刻ｔ1’
一方、センスアンプ回路群４ａが活性化した４クロック後の時刻ｔ1’に、カラムデコーダ３により２ページ目の複数のビット線ＢＬ４〜７が選択される。このとき、ビット線ＢＬ４〜７をアクティブとする。
アクティブとなったビット線ＢＬ４〜７は、センスアンプ回路群４ｂに接続される。センスアンプ回路群４ｂは、タイミング発生回路６からセンスアンプ起動信号が入力されることにより、図２に示された起動時刻ｔ１’で活性化される。
そして、８クロックの期間で４アドレス分のメモリセルＭ０に記憶されたデータＤＡＴＡ５〜８を検知するとともに、該検知したデータＤＡＴＡ５〜８を保持する。このとき、センスアンプ回路群４ｂの動作期間は、センスアンプ回路群４ａの動作期間に４クロック遅れて活性化されることになる。

（４）時刻ｔ２
センスアンプ回路群４ａが活性化された８クロック後の時刻ｔ２に、センスアンプ回路群４ａの動作期間が終了する。このとき、センスアンプ回路群４ａとビット線ＢＬ０〜３とは切り離される。外部からアドレス取込信号ＡＤＶ＃がアドレス入力バッファ回路８に入力されることによって、外部から入力されるアドレス信号Ａｄｄで定まるカラムアドレス信号ＣＡをカウンタ回路５に出力し、カウンタ回路５はカラム制御信号をカラムデコーダ３に出力する。このとき、カラム制御信号は、カラムデコーダ３によりカラムアドレス信号ＣＡからデコードされ、３ページ目の複数のビット線ＢＬ８〜１１をアクティブとする。アクティブとなったビット線ＢＬ８〜１１は、センスアンプ回路群４ａに接続される。センスアンプ回路群４ａは、タイミング発生回路６からセンスアンプ起動信号が入力されることにより、図２に示された起動時刻ｔ２で活性化される。

（５）時刻ｔ３
次に、センスアンプ出力選択回路７は、カウンタ回路５から制御信号が入力されることにより、センスアンプ回路群４ａに保持したデータＤＡＴＡ１〜４を時刻ｔ３から４クロックの期間で出力データとして順次読み出す。

また、データＤＡＴＡ１〜４を出力データとして読み出すことと並行して、センスアンプ回路群４ａは８クロックの期間でデータＤＡＴＡ９〜１２を検知するとともに、該検知したデータＤＡＴＡ９〜１２を保持する。

（６）時刻ｔ２’
センスアンプ回路群４ｂが活性化された８クロック後（センスアンプ回路群４ａが活性化された４クロック後）に、センスアンプ回路群４ｂの動作期間が終了する。このとき、センスアンプ回路群４ｂはビット線ＢＬ４〜７と切り離されるとともに、次のビット線ＢＬ１２〜１５と接続される。

（７）時刻ｔ３’
次に、センスアンプ出力選択回路７は、カウンタ回路５から制御信号が入力されることにより、センスアンプ回路群４ｂに保持したデータＤＡＴＡ５〜８を時刻ｔ３’から４クロックかけて出力データとして順次読み出す。つまり、センスアンプ回路群４ｂの動作期間が終了する４クロック前に、センスアンプ回路群４ａの動作期間を終了させ、その後センスアンプ回路群４ａに保持したデータＤＡＴＡ１〜４を４クロックかけて出力データとして順次読み出しているので、このときデータＤＡＴＡ５〜８をデータＤＡＴＡ１〜４に続けて出力データとして読み出すことができる。
なお、データＤＡＴＡ５〜８を出力データとして読み出すことと並行して、上述したことと同様にセンスアンプ回路群４ｂは８クロックの期間でデータＤＡＴＡ１３〜１６を検知する。

（８）時刻ｔ４
センスアンプ回路群４ａが活性化された８クロック後（センスアンプ回路群４ｂが活性化された４クロック後）に、センスアンプ回路群４ａの動作期間が終了する。このとき、センスアンプ回路群４ａはビット線ＢＬ８〜１１と切り離されるとともに、次のビット線群と接続される。

（９）時刻ｔ５
次に、センスアンプ出力選択回路７は、カウンタ回路５から制御信号が入力されることにより、センスアンプ回路群４ａに保持したデータＤＡＴＡ９〜１２を時刻ｔ５から４クロックかけて出力データとして順次読み出す。つまり、センスアンプ回路群４ａの動作期間が終了する４クロック前に、センスアンプ回路群４ｂの動作期間を終了させ、その後センスアンプ回路群４ｂに保持したデータＤＡＴＡ５〜８を４クロックかけて出力データとして順次読み出しているので、このときデータＤＡＴＡ９〜１２をデータＤＡＴＡ５〜８に続けて出力データとして読み出すことができる。
なお、データＤＡＴＡ９〜１２を出力データとして読み出していることと並行して、上述したことと同様にセンスアンプ回路群４ａは８クロックの期間でデータＤＡＴＡ１７〜２０を検知するとともに保持する。

以上のようにして、クロック信号ＣＬＫに同期して間断なくデータを順次読み出すことができる。

ここで、本発明装置でも、ビット線ＢＬをアクティブとした時刻からセンスアンプ出力選択回路７がセンスアンプ回路群４ａまたはセンスアンプ回路群４ｂに保持したデータを出力データとして読み出すまでに必要なアクセスタイムとして、８クロックの期間を必要としている。しかし、センスアンプ回路群４ａ、４ｂの動作期間をずらして順次活性化させているために、センスアンプ回路群４ａまたはセンスアンプ回路群４ｂは４アドレス分のメモリセルＭ０に記憶されたデータを１ページデータとして検知するとともに保持する。

よって、本発明装置では、同時に４個のセンスアンプからなるセンスアンプ回路群により、４アドレス分のメモリセルに記憶されたデータを、８クロックの期間内で検知するとともに保持することになる。つまり、従来装置と比較して、同時に１／２のアドレス分のメモリセルに記憶されたデータを、１／２のセンスアンプ数で活性化させることになる。また、データＤＡＴＡ１は同じ時刻ｔ３から出力データとして読み出されている。
したがって、本発明装置によれば、高速性を全く損なわずに、ピーク電流の最大値を約１／２にすることが可能となる。

なお、上述した本発明装置では、センスアンプ回路群の数が２組であるようにしているが、センスアンプ回路群の数は２組以上であってもよい。例えば、タイミング発生回路は、２個のセンスアンプからなる４組のセンスアンプ回路群の動作期間を２クロックだけずらして順次活性化させるようにする構成としてもよい。
また、上述した本発明装置では、８個のセンスアンプが複数のビット線にそれぞれ接続されている装置に適用しているが、センスアンプの数は特に限定されず、さらに複数のビット線と同数のセンスアンプを備え、各センスアンプが１本のビット線にそれぞれ接続されている装置に適用してもよい。

本発明装置の構成を説明するためのブロック図である。本発明装置における読み出し動作の一例を説明するためのタイミング波形図である。本発明装置におけるセンスアンプ回路群とビット線ＢＬとの回路構成図の一例である。従来装置の構成を説明するためのブロック図である。従来装置における読み出し動作の一例を説明するためのタイミング波形図である。

符号の説明

１：メモリセルアレイ
２：ローデコーダ
３：カラムデコーダ
４：センスアンプ回路部
４ａ、４ｂ：センスアンプ回路群
５：カウンタ回路
６：タイミング発生回路
７：センスアンプ出力選択回路
Ａｄｄ：アドレス信号
ＡＤＶ＃：アドレス取込信号
ＣＬＫ：クロック信号
ＣＡ：カラムアドレス信号
ＲＡ：ローアドレス信号
ＳＡ０〜ＳＡ３：センスアンプ
ＳＡ４〜ＳＡ７：センスアンプ
ＢＬ０〜ＢＬ１５：ビット線
ＷＬ０〜ＷＬｉ：ワード線
Ｍ０：メモリセル
ＤＡＴＡ１〜ＤＡＴＡ１６：データ

Claims

複数個のメモリセルが配置されたメモリセルアレイと、
前記複数個のメモリセルの内の読み出し対象として選択された選択メモリセルに記憶されたデータを検知するとともに、検知したデータを保持する複数個のセンスアンプとを備え、
複数アドレスのデータを連続的に読み出すシンクロナス読み出し機能を有する半導体記憶装置であって、
前記複数個のメモリセルを少なくとも２つのメモリセル群にグループ分けするとともに、前記メモリセル群の数に対応する所定組のセンスアンプ回路群に前記複数個のセンスアンプをグループ分けし、
前記センスアンプ回路群は、クロック信号に同期して複数個の前記メモリセルに記憶されたデータを検知するとともに、検知したデータを保持し、
前記タイミング発生回路は、前記各センスアンプ回路群の動作期間を前記各センスアンプ回路群内の前記センスアンプの数と同数のクロック数だけずらして順次活性化させることを特徴とする半導体記憶装置。
互いに交差する複数のワード線と複数のビット線とが配設され、前記ワード線と前記ビット線との各交差部にメモリセルが配置されたメモリセルアレイと、
前記ワード線の選択を行うワード線選択手段と、
前記ビット線の選択を行うビット線選択手段と、
前記複数のビット線の全部または一部にそれぞれ接続し、且つ、複数個の前記メモリセルに記憶されたデータを検知するとともに、検知したデータを保持する複数個のセンスアンプとを備え、
複数アドレスのデータを連続的に読み出すシンクロナス読み出し機能を有する半導体記憶装置であって、
前記複数のビット線を少なくとも２つのビット線群にグループ分けするとともに、前記ビット線群の数に対応する所定組のセンスアンプ回路群に前記複数個のセンスアンプをグループ分けし、
前記センスアンプ回路群は、クロック信号に同期して複数個の前記メモリセルに記憶されたデータを検知するとともに、検知したデータを保持し、
前記タイミング発生回路は、前記各センスアンプ回路群の動作期間を前記各センスアンプ回路群内の前記センスアンプの数と同数のクロック数だけずらして順次活性化させることを特徴とする半導体記憶装置。
前記各センスアンプ回路群の数が、２組以上であることを特徴とする請求項１または２に記載の半導体記憶装置。