JP6006911B2 - 半導体記憶装置 - Google Patents
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Description
一方、パラレルテストの読み出し動作においては、複数もしくは全てのバンクを同時に活性化し、各バンクにおいて複数のメモリセルから複数のメインIO線へ多くのデータを同時に出力する。このデータをメインアンプで増幅し、出力結果を縮約回路において縮約した後、縮約データをデータバスRWBUSを介して出力バッファ部へ出力する構成をとっている。
従って、時刻t1において、次のREADコマンドが入力された場合、外部クロック信号CKの次の1周期である時刻t1から時刻t2の間に、上述の動作を別のメモリセルに対して繰り返し行いデータ出力する必要がある。
すなわち、従来の半導体記憶装置においてはパラレルテストをCL=1(READコマンド入力後1番目の外部クロック信号CKの立ち上がりエッジ,立ち下がりエッジに同期する制御信号により回路を制御する)で行っているため、クロック周期がtAA(READコマンドによりYアドレスを取り込んでからデータ出力端子からデータ出力されるまでの時間)により律速され、クロック周期を短くすることが困難であり、パラレルテストに要する時間を短縮することができない。
従って、テスト用出力端子を減らし出力バッファ回路の出力を4出力から2出力へと変更した場合、同時測定可能なチップを増やすことはできるが、データ出力を行うのに必要なクロック数は増えることになる。一方、クロック周期は上述の4データ出力の場合と同じく、tAAにより律速される。
すなわち、Burst長が長くなった場合、クロック数が増える一方でクロック周期は短くならないので、パラレルテストに要する時間を短縮することができない。
これにより、Yアドレス切り替わりから縮約回路によるデータバスへの出力までの動作と出力バッファ回路制御動作を、別々の外部クロック信号の入力期間において行うことができる。
すなわち、ラッチ回路によるデータラッチから出力バッファによる出力までの動作に要する時間分だけクロック周期を短くすることができ、パラレルテストによる検査時間の短縮を行うことができる。
図2において、外部クロック信号CKは外部クロック端子114に時系列に入力する外部クロック信号を連続して示しており、以下の説明ではREADコマンドが入力される外部クロック信号を第1の外部クロック信号とし、以下順に第2の外部クロック信号、第3の外部クロック信号とする。また、主要信号の波形を結ぶ線は、信号間の同期関係を示している。例えば、ラッチ回路制御信号LSFCLTは第2の外部クロック信号CKの立ち上がり(時刻t1)に同期して発生し、ラッチ回路出力信号ERRはラッチ回路制御信号LSFCLTの立ち上がりに同期して発生する関係を示している。
以下、本発明の実施形態について図1及び図2を用いて説明する。
図1においては、出力端子113が1端子の場合の読出動作を概念的に示すため、読出動作に関わる回路を示しており、書込動作に関わる回路は省略している。また、DRAMにおいては複数のバンク構成をとるものが多いが、本発明の実施形態においてはバンク1の場合について説明する。
図1において、メモリセルアレイ101は、Xデコーダ102で選択されるワード線WLとビット線対(BLT,BLB)の交差する点それぞれに配置された複数のメモリセル103から成り立っている。ビット線対(BLT,BLB)はセンスアンプ104に接続される。図2において、半導体記憶装置にACTコマンドが入力されると、Xデコーダー選択用Xアドレスが取り込まれ、このXアドレスに該当するワード線WLがハイレベルになる。このワード線WLに接続されたメモリセル103が選択され、メモリセルからデータが読み出されることにより、ビット線対(BLT,BLB)に差電位が生じ、センスアンプ104が増幅を行う。この後、図2において時刻t0にREADコマンドが入力されると、Yデコーダ選択用のYアドレスが取り込まれ、Yデコーダ105によりYアドレスに該当するYスイッチ信号YSWが選択される。次に、Yスイッチ信号YSWが入力するYスイッチ106が開き、ビット線対(BLT,BLB)とローカルIO線対(LIOT,LIOB)が接続される。
メインアンプ108は、メインアンプ活性化信号MAEにより活性化される。通常動作においては、複数のメインIO線のうち外部から取り込んだYアドレスに対応したメインIO線のデータを選択的にメインアンプ出力信号TDATAとして出力する。一方、パラレルテスト時においては、複数のセルアレイからデータを受けとりメインアンプ出力信号TDATA<i>として出力する。本実施形態においては、メインIO線が2本の場合を示しており、2ビット分のメインアンプ出力信号TDATA<2>が出力される。
次に、セルアレイ及びメインアンプ近傍に設けられた縮約回路109は、2ビットのメインアンプ出力信号TDATA<2>を縮約制御信号TCMPにより取り込み、縮約結果をデータバスRWBUSへと出力する。図2において、縮約制御信号TCMPは、第1の外部クロック信号の立ち上がりエッジ(時刻t0)に同期して生成される信号である。なお、通常動作においては、縮約する必要はなく、前述のメインアンプ出力信号TDATAがそのままデータバスRWBUSへ出力される。
図1において、出力バッファ回路112は、ラッチ回路出力信号ERRを受け取り、出力バッファ制御信号QCLKにより出力端子113へ縮約結果の出力を行う回路である。
出力バッファ制御信号QCLKは、後述のCL制御回路115において第3の外部クロック信号の立ち上がりエッジ(時刻t2)に同期して発生する制御信号である。
図2に示すように、第2の外部クロック信号の立ち上がり(時刻t1)に同期するラッチ回路制御信号LSFCLT、第3の外部クロック信号の立ち上がりエッジ(時刻t2)に同期する出力バッファ制御信号QCLKは本回路において生成される信号である。
また、本実施形態による半導体記憶装置は、複数のメモリセルを有し、データ縮約回路が外部クロック端子(外部クロック端子114)から入力されるn番目(n=1)の外部クロック信号(外部クロック信号CK)に同期して(時刻t0)複数のメモリセルから読み出したデータを縮約する縮約回路(縮約回路109)と、縮約回路(縮約回路109)の縮約データを伝送するデータバス(データバスRWBUS)と、データバス(データバスRWBUS)に接続され縮約データをn+1番目(n=1)の外部クロック信号に同期してラッチする回路(ラッチ回路110)と、ラッチ回路(ラッチ回路110)のラッチデータ(ラッチ回路出力信号ERR)をn+2番目(n=1)の外部クロック信号に同期して出力端子(出力端子113)へ出力する出力バッファ回路とを有する半導体記憶装置である。
これにより、Yアドレス切り替わりから縮約回路(縮約回路109)によるデータバスへ(データバスRWBUS)の出力までの動作と出力バッファ回路制御動作を、別々の外部クロック信号の入力期間において行うことができる。
すなわち、ラッチ回路(ラッチ回路110)によるデータラッチから出力バッファ回路(出力バッファ回路112)による出力までの動作に要する時間分だけクロック周期を短くすることができ、パラレルテストによる検査時間の短縮を行うことができる。
なお、本実施形態の説明においては1バンクの場合を説明したが、複数バンクを有する半導体記憶装置に本発明を適用しても同様の効果を奏することができる。例えば、2バンクを有する半導体記憶装置において、各バンクにおいてセルから読み出したデータを縮約回路で縮約し、それぞれのデータバスRWBUSに出力する。ラッチ回路110においては、2バンク分のデータをラッチし、出力バッファ回路は、出力バッファ制御信号QCLKの立ち上がりエッジで一方のバンクの縮約データを出力し、立ち下がりエッジで他方のバンクの縮約データを出力する構成をとってもよい。
本実施形態では、図3に示す512ビットパラレルテスト回路を備えた半導体記憶装置に本発明を適用した場合について説明する。図3においては、データ出力に関する部分を説明するために、メインIOにメモリセルのデータが出力された以降の読み出し動作に関する主要部のみを代表的に示している。
図3において、本実施形態の半導体記憶装置はバンク0〜7の8バンクで構成されており、各バンクには32のメモリセルアレイが存在する。また、各セルアレイにメインIO線(MI/O)は2本存在する。すなわち、各セルアレイからはメインIO線(MI/O)に2ビット分の出力があり、縮約回路に入力するデータは64ビットである。
また、各バンク毎に縮約回路109が設けられており、データを縮約し、縮約後のデータをデータバスRWBUSを介して、ラッチ回路110へと送る構成となっている。
従って、本実施形態の半導体記憶装置のパラレルテストは、8バンクで合計512ビットのテストする場合を表す。
また、出力バッファ回路112は、8バンクのパラレルテストの結果を4つの出力端子DQ0〜3へ出力する構成となっているが、2DQ制御信号TDQFによりデータ出力を4台の出力バッファ回路で行うモード(4DQモード)と、2台の出力バッファ回路で行うモード(2DQモード)に対応できる。
図4及び図5は、図3の半導体記憶装置における各種信号の動作タイミングを表す図であり、ぞれぞれ4DQモードと2DQモードにおける各主要信号の動作タイミングを表している。
図4及び図5において、外部クロック信号CKは外部クロック端子(図示せず)に時系列に入力する外部クロック信号を連続して示しており、以下の説明ではREADコマンドが入力される外部クロック信号を第1の外部クロック信号とし、以下順に第2の外部クロック信号、第3の外部クロック信号、第4の外部クロック信号とする。また、各外部クロック信号の立ち上がりエッジ時刻をそれぞれ時刻t0、時刻t1、時刻t2、時刻t3とする。
時刻t0は、READコマンドが入力される時刻であり、Yアドレスを取り込んだ時刻に相当する。メインアンプ(MA)108は、第1の外部クロック信号の立ち上がりエッジに同期するメインアンプ活性化信号MAEにより、取り込んだYアドレスに相当するメモリセルからの読み出しデータを縮約回路109へと出力する。各バンクの縮約回路109は、32台のメインアンプ108から2ビットずつ計64ビットのメインアンプ出力信号TDATA<i>(i=0〜63)を受け取る。図4及び図5においては、メインアンプ出力信号TDATA<511:0>のタイミングを示しているが、<511:0>は8バンク512ビット分のデータのタイミングを表している。
2DQコントロールを行う回路111aは、2DQ制御信号TDQF(2DQ Flag)がハイレベルの時は、図3におけるBに入力するデータが出力され、ローレベルの時はAに入力するデータが出力される回路である。すなわち、図5において2DQ制御信号TDQFがハイレベルにある期間はバンク0〜3の縮約結果を出力し、その後はバンク4〜7の結果を出力する。一方、回路111bは、2DQ制御信号TDQFのレベルに関係なく、バンク0〜3の縮約結果を出力する回路である。
図4における4DQモードの場合、出力端子DQ0に接続される出力バッファ回路112は、第3の外部クロック信号の立ち上がりエッジ(時刻t2)に同期してバンク0の縮約結果を出力し、立ち下がりエッジ(時刻t2.5)に同期してバンク1の縮約結果を出力する。同じく、出力端子DQ1に接続される出力バッファ回路112はバンク2の縮約結果,バンク3の縮約結果を、出力端子DQ2に接続される出力バッファ回路112はバンク4の縮約結果,バンク5の縮約結果を、出力端子DQ3に接続される出力バッファ回路112はバンク6の縮約結果,バンク7の縮約結果を、第3の外部クロック信号の立ち上がりエッジ(時刻t2),立ち下がりエッジ(時刻t2.5)に同期して出力する。
ラッチ回路制御信号LSFCLTは、図4及び図5に示すように、第2の外部クロック信号の立ち上がりエッジ(時刻t1)に同期する制御信号である。2DQ制御信号TDQFは2DQモードの場合に、立ち上がりが第2の外部クロック信号の立ち下がりエッジ(時刻t1.5)に同期し、立ち下がりが第3の外部クロック信号の立ち下がりエッジ(時刻t2.5)に同期する信号である。また、出力バッファ制御信号QCLKは、立ち上がりが第3、第4の外部クロック信号の立ち上がりエッジ(時刻t2、t3)に同期し、立ち下がりが第3、第4の外部クロック信号の立ち下がりエッジ(時刻t2.5、t3.5)に同期する信号である。
すなわち、ラッチ回路までの動作が完了すると同時にメインアンプは別のメインIO線のデータを縮約回路に出力することができ、縮約回路109はデータバスRWBUSへデータを出力できる。
従って、縮約データをラッチ回路に取り込んで出力バッファ回路から出力端子へ縮約結果を出力する時間分クロック周期を短くでき、クロック数が増える場合においてもパラレルテストに要する時間を短縮できる。
また、CL制御回路115をラッチ回路110,出力バッファ制御回路111及び出力バッファ回路112に隣接配置し、ラッチ回路、出力バッファ制御回路111及び出力バッファ回路のCL制御を行う構成とした場合は、CL制御に使用される信号の負荷が減少するとともに、複数台の出力バッファ回路において制御信号遅延による動作開始時刻のばらつきが生じることがなくなり、更にクロック周期を短くでき、パラレルテストによる検査時間の短縮を行うことができる。
104…センスアンプ、105…Yデコーダ、106…Yスイッチ、
107a,107b…サブアンプ、108…メインアンプ、109…縮約回路、
110…ラッチ回路、111…出力バッファ制御回路、112…出力バッファ回路、113,DQ0,DQ1,DQ2,DQ3…出力端子、
114…外部クロック端子、115…CL制御回路、
CK…外部クロック信号、
MIO…メインIO線、
MAE…メインアンプ活性化信号
TDATA…メインアンプ出力信号、
TCMP…縮約制御信号、
RWBUS…データバス、
LSFCLT…ラッチ回路制御信号、
ERR…ラッチ回路出力信号
TDQF…2DQ制御信号、
TDATAR,TDATAF…出力信号、
QCLK…出力バッファ制御信号
Claims (5)
- 複数のメモリセルと、
並列に入力される、前記メモリセルから読み出された複数データから外部クロック信号に同期して縮約データを生成し、前記外部クロック信号に同期して前記縮約データをラッチし、前記ラッチされたデータを、前記外部クロック信号に同期して出力端子へ出力する各処理を、外部クロック端子に時系列に入力される前記外部クロック信号のタイミングにより順次行う回路のセットと、を有し、
前記回路のセットは、
前記外部クロック信号のn番目のパルスに同期した第1の制御信号に応答して、前記複数のメモリセルから読み出されたデータを縮約するよう構成された縮約回路と、
前記縮約回路からの前記縮約データを伝送するデータバスと、
前記データバスに接続され、前記外部クロック信号のn+1番目のパルスに同期した第2の制御信号に応答して、前記縮約データをラッチするラッチ回路と、
前記外部クロック信号のn+2番目のパルスに同期した第3の制御信号に応答して、前記ラッチ回路にラッチされたデータを前記出力端子へ出力するよう構成された出力バッファ回路と、を備え、
前記第1、第2及び第3の制御信号は、互いに異なる信号である半導体記憶装置。 - 前記縮約回路が複数設けられており、
前記ラッチ回路は前記縮約回路の縮約データをそれぞれラッチし、
前記ラッチ回路と前記出力バッファ回路の間に接続され、前記ラッチ回路のラッチデータのいずれかを前記外部クロック信号に同期して順次選択して出力バッファ回路へ出力する出力バッファ制御回路を更に有し、
前記出力バッファ回路は前記出力バッファ制御回路の出力を受けて前記外部クロック信号に同期して前記ラッチデータを順次出力端子へ出力することを特徴とする請求項1記載の半導体記憶装置。 - 前記ラッチ回路、前記出力バッファ制御回路、前記ラッチ回路及び前記出力バッファ制御回路を制御するクロック制御回路は、前記出力バッファ回路に隣接配置されていることを特徴とする請求項2記載の半導体記憶装置。
- 前記回路のセットは、前記外部クロック信号を受けて前記第2及び第3の制御信号を生成するよう構成されたレイテンシ制御回路を備える、請求項1乃至3のいずれか一項に記載の半導体記憶装置。
- 前記レイテンシ制御回路は前記第1の制御信号を生成しない、請求項4の半導体記憶装置。
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