KR100914329B1 - 반도체 메모리 장치 및 그 테스트 방법 - Google Patents

반도체 메모리 장치 및 그 테스트 방법 Download PDF

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Abstract

반도체 메모리 장치가 제공된다. 상기 반도체 메모리 장치는 반도체 메모리 장치의 일 태양은 제1 데이터 레이트로 제1 및 제2 데이터 그룹을 출력하는 메모리 셀 어레이, 및 정상 동작 중에는 제1 데이터 레이트로 직렬로 제1 및 제2 데이터 그룹을 외부 터미널로 출력하고, 테스트 동작 중에는 테스트 모드를 변경하지 않고 제어 신호에 응답하여 제1 데이터 레이트보다 낮은 제2 데이터 레이트로 제1 데이터 그룹 또는 제2 데이터 그룹을 선택적으로 외부 터미널로 출력하는 출력 회로를 포함한다.
반도체 메모리 장치, 테스트, 테스트 시간 단축, 테스트 모드 설정

Description

반도체 메모리 장치 및 그 테스트 방법{Semiconductor memory device and test method thereof}
도 1은 종래의 DDR SDRAM의 정상 동작을 설명하기 위한 타이밍도이다.
도 2는 종래의 DDR SDRAM의 테스트 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 테스트 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 5는 도 4의 모드 설정 회로를 구체적으로 도시한 블록도이다.
도 6은 도 4의 출력 회로를 구체적으로 도시한 블록도이다.
도 7은 도 6의 선택부의 예시적 회로도이다.
도 8은 도 6의 버퍼부의 예시적 회로도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개념도이다.
도 11은 본 발명의 다른 실시예에 사용되는 모드 설정 회로를 구체적으로 도 시한 블록도이다.
도 12는 본 발명의 다른 실시예에 사용되는 선택부의 예시적 회로도이다.
(도면의 주요부분에 대한 부호의 설명)
10 : 메모리 셀 어레이 20 : 출력 회로
30 : 모드 설정 회로 40 : 외부 터미널
210 : 선택부 220 : 버퍼부
230, 240 : 출력 버퍼 250 : 연산부
232, 242 : 전달부
본 발명은 반도체 메모리 장치 및 그 테스트 방법에 관한 것이다.
반도체 메모리 장치는 여러 응용 분야에서 사용되고 있으며, 가장 널리 사용되고 있는 메모리 장치는 DRAM(Dynamic Random Access Memory)이다. 그 중, DDR SDRAM(Dual Data Rate Synchronous DRAM)은 클럭 신호의 상승 에지 및 하강 에지 모두에 응답하여 데이터를 라이트하고 리드할 수 있어, 고주파수에서 동작할 수 있도록 설계된다.
도 1은 종래의 DDR SDRAM의 정상 동작을 설명하기 위한 타이밍도이다. 도 1은 버스트 길이(burst length)가 4인 경우를 예로 들었고, 정상 동작이란 JEDEC 기준 동작을 의미한다. 도 2는 종래의 DDR SDRAM의 테스트 동작을 설명하기 위한 타 이밍도이다.
우선, 도 1을 참조하면, 리드 명령(READ)이 입력되면, 4비트의 데이터(D0~D3)의 각 비트는 클럭 신호(CLK)(더 자세하게는, 클럭 신호(CLK)로부터 발생된 데이터 스트로브 신호(DQS))의 상승 에지 및 하강 에지에 응답하여 반도체 메모리 장치로부터 출력된다.
특히, 클럭 신호(CLK)가 고속 영역으로 갈수록, 클럭 신호(CLK)의 펄스 폭이 줄어들게 되므로, 데이터(D0~D3)의 각 비트의 폭 또한 감소하게 된다. 따라서, 데이터(D0~D3)의 출력 특성을 파악하거나, 불량을 판별하는 테스트 동작시에 어려움이 발생하게 된다. 이러한 어려움을 해결하기 위해, 테스트 동작시에는 정상 동작시보다 데이터(D0~D3)의 각 비트의 폭을 2배로 증폭하여 사용하는 고속 데이터 확장 테스트 모드(HSD(High Speed Data) 테스트 모드)가 도입되었다.
도 2를 참조하여, 고속 데이터 확장 테스트 모드를 설명하면, TMRS(Test Mode Register Set)를 이용하여 첫번째 테스트 모드 설정 후 리드 명령(READ)이 입력되면, 제1 데이터 그룹(예를 들어, D0, D2, 즉, 짝수번째 데이터)이 출력되고, 두번째 테스트 모드 설정 후 리드 명령(READ)이 입력되면 제2 데이터 그룹(예를 들어, D1, D3, 즉, 홀수번째 데이터)이 출력된다. 고속 데이터 확장 테스트 모드를 사용하면, 테스트 동작시에는 정상 동작시보다 데이터의 각 비트의 폭을 2배로 증폭하였기 때문에, 테스트 동작시의 데이터 레이트(data rate)는 정상 동작시의 데이터 레이트보다 줄어들게 된다.
그런데, 제1 데이터 그룹(D0, D2)를 테스트할지, 제2 데이터 그룹(D1, D3)를 테스트할지는 TMRS를 이용한 테스트 모드 설정에 의해 결정된다. 따라서, 고속 데이터 확장 테스트 모드는 테스트의 신뢰성은 높일 수 있으나, 테스트 시간이 많이 걸리기 때문에 양산성을 저하할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 테스트 시간을 줄일 수 있는 반도체 메모리 장치에 관한 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 테스트 시간을 줄일 수 있는 반도체 메모리 장치의 테스트 방법에 관한 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 반도체 메모리 장치의 일 태양은 제1 데이터 레이트로 제1 및 제2 데이터 그룹을 출력하는 메모리 셀 어레이, 및 정상 동작 중에는 제1 데이터 레이트로 직렬로 제1 및 제2 데이터 그룹을 외부 터미널로 출력하고, 테스트 동작 중에는 테스트 모드를 변경하지 않고 제어 신호에 응답하여 제1 데이터 레이트보다 낮은 제2 데이터 레이트로 제1 데이터 그룹 또는 제2 데이터 그룹을 선택적으로 외부 터미널로 출력하는 출력 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 반도체 메모리 장치의 다른 태양은 제1 데이터 레이트로 제1 및 제2 데이터 그룹을 출력하는 메모리 셀 어레이, 및 정상 모드에서는 제1 데이터 레이트로 직렬로 제1 및 제2 데이터 그룹을 출력하고, 제1 테스트 모드에서는 제1 데이터 레이트보다 낮은 제2 데이터 레이트로 제1 데이터 그룹을 출력하고, 제2 테스트 모드에서는 제2 데이터 레이트로 제2 데이터 그룹을 출력하고, 제3 테스트 모드에서는 제2 데이터 레이트로 제1 데이터 그룹 또는 제2 데이터 그룹을 선택적으로 출력하는 출력 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 반도체 메모리 장치의 테스트 방법의 일 태양은 메모리 셀 어레이 및 출력 회로를 포함하는 반도체 메모리 장치를 제공하고, 메모리 셀 어레이는 제1 데이터 레이트로 제1 및 제2 데이터 그룹을 출력하고, 출력 회로는 테스트 모드에서 제1 데이터 레이트보다 낮은 제2 데이터 레이트로 제1 데이터 그룹을 외부 터미널로 출력하고, 테스트 모드를 변경하지 않고, 제2 데이터 레이트로 제2 데이터 그룹을 외부 터미널로 출력하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링 된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
여기서, 용어 "데이터 레이트(data rate)"는 한 클럭 싸이클 내에서 메모리 장치에 의해 외부 터미널로 또는 외부 터미널로부터 반도체 메모리 장치 내로 전달되는 비트 수를 의미한다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 테스트 동작을 설명하기 위한 타이밍도이다. 도 3은 테스트 동작시에는 정상 동작시보다 데이터의 각 비트의 폭을 2배로 증폭하여 사용하는 고속 데이터 확장 테스트 모드(HSD(High Speed Data) 테스트 모드)를 이용하여 설명한다.
도 3을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치는 테스트 동작 중에는 테스트 모드를 변경하지 않고, 제1 데이터 그룹(예를 들어, D0, D2, 즉, 짝수번째 데이터)을 출력하거나, 제2 데이터 그룹(예를 들어, D1, D3, 즉 홀수번째 데이터)을 출력할 수 있다.
구체적으로 설명하면, TMRS를 이용하여 테스트 모드를 설정한 후 리드 명령(READ)이 입력되면 제1 데이터 그룹(D0, D2)이 출력된다. 이어서, 테스트 모드의 변경이 없어도, 리드 명령(READ)이 입력되면 제2 데이터 그룹(D1, D3)이 출력될 수 있다. 본 발명의 실시예들에서는, 별도의 제어 신호(CTR)을 이용하여 제1 데이터 그룹(EDATA)이 출력될지, 제2 데이터 그룹(ODATA)이 출력될지를 결정한다. 예를 들어, 제어 신호(CTR)가 로우 레벨인 경우에는 제1 데이터 그룹(D0, D2)이 출력되고, 제어 신호(CTR)가 하이 레벨인 경우에는 제2 데이터 그룹(D1, D3)이 출력될 수 있 다.
여기서, 제어 신호(CTR)는 어드레스 신호(ADDR)를 사용할 수 있으나, 반도체 메모리 장치 내에 입력되는 다른 신호들을 사용하여도 무방하다.
이와 같이, 테스트 모드의 변경없이, 제1 데이터 그룹(D0, D2)과 제2 데이터 그룹(D1, D3)을 순차적으로 테스트할 경우 테스트 시간을 비약적으로 줄일 수 있다. 표 1은 반도체 장치가 정상 동작(도 1 참조)과 같이 동작시키면서 실시한 테스트 시간, 종래의 테스트 방법(도 2 참조)을 이용한 테스트 시간, 본 발명의 실시예들에 따른 테스트 방법(도 3 참조)을 이용한 테스트 시간을 비교한 표이다.
테스트 방법 테스트 시간 비교
1 정상 동작 2.9sec
2 종래의 테스트 방법 5.8sec 5.8/2.9=2
3 본 발명의 실시예들에 따른 테스트 방법 3.2sec 3.2/2.9=1.1
표 1을 참조하면, 종래의 테스트 방법을 이용한 테스트 시간은, 정상 동작과 같이 동작시키면서 실시한 테스트 시간보다 약 2배 증가하는 데 반해, 본 발명의 실시예들에 따른 테스트 방법은 약 1.1배 증가하였다. 본 발명의 실시예들에 따른 테스트 방법은 테스트 시간을 비약적으로 줄일 수 있다.
이하에서, 도 4 내지 도 9를 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명한다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다. 도 4의 블록도는 도 3의 타이밍도를 구현하기 위한 예시적 블록도에 블과하고, 다른 방법으로도 구현할 수 있다. 도 5는 도 4의 모드 설정 회로를 구체적으로 도시한 블록도이고, 도 6은 도 4의 출력 회로를 구체적으로 도시한 블록도이다. 도 7은 도 6의 선택부의 예시적 회로도이고, 도 8은 도 6의 버퍼부의 예시적 회로도이다. 도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
우선 도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(1)는 메모리 셀 어레이(10), 모드 설정 회로(30) 출력 회로(20), 외부 터미널(40)을 포함한다.
메모리 셀 어레이(10)는 제1 데이터 레이트(DR1)로 병렬로 제1 및 제2 데이터 그룹(EDATA, ODATA)를 출력한다. 메모리 셀 어레이(10)의 구성은 당업자에게 잘 알려진 사실이므로 상세한 설명은 생략한다.
모드 설정 회로(30)는 도 5에 도시된 바와 같이, 다수의 명령 신호(RASB, CASB, WEB, ADDR)에 응답하여, 출력 회로(20)의 테스트 모드를 결정하는 테스트 모드 신호(TM_OTFHSD)를 제공한다. 테스트 모드 신호(TM_OTFHSD)는 테스트 모드에 진입할 때, 예를 들어, 하이 레벨이 되는 신호이다.
출력 회로(20)는 정상 동작 중에는 제1 데이터 레이트(DR1)로 직렬로 제1 및 제2 데이터 그룹(EDATA, ODATA)을 외부 터미널(40)로 출력하고, 테스트 동작 중에는 테스트 모드를 변경하지 않고 제어 신호(CTR)에 응답하여 제1 데이터 레이트(DR1)보다 낮은 제2 데이터 레이트(DR2)로 제1 데이터 그룹(EDATA) 또는 제2 데이터 그룹(ODATA)을 선택적으로 외부 터미널(40)로 출력한다.
예를 들어, 제어 신호(CTR)는 어드레스 신호(ADDR)일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제어 신호(CTR)가 로우 레벨인 경우에는 제1 데이터 그룹(EDATA)이 출력되고, 제어 신호(CTR)가 하이 레벨인 경우에는 제2 데이터 그룹(ODATA)이 출력될 수 있다.
여기서 도 6을 참조하면, 출력 회로(20)는 선택부(210)와 버퍼부(220)를 포함할 수 있다.
선택부(210)는 제어 신호(CTR), 테스트 모드 신호(TM_OTFHSD) 및 내부 리드 신호(RD_HSD)를 이용하여, 제1 데이터 그룹(EDATA) 또는 제2 데이터 그룹(ODATA)을 선택하는 선택 신호(EVEN, ODD)를 제공한다. 내부 리드 신호(RD_HSD)는 상기 테스트 동작시 입력되는 리드 명령(READ)을 이용하여 생성된 신호이다. 내부 리드 신호(RD_HSD)는 리드 동작 동안 예를 들어, 하이 레벨인 신호일 수 있다.
선택부(210)는 예를 들어 도 7에서와 같이, 제1 서브 선택부(212)와 제2 서브 선택부(214)를 포함할 수 있다.
제1 서브 선택부(212)는 제어 신호(CTR)의 반전 신호, 테스트 모드 신호(TM_OTFHSD) 및 내부 리드 신호(RD_HSD)를 AND 조합한 제1 선택 신호(EVEN)를 제공한다. 제2 서브 선택부(214)는 제어 신호(CTR), 테스트 모드 신호(TM_OTFHSD) 및 내부 리드 신호(RD_HSD)를 AND 조합한 제2 선택 신호(ODD)를 제공한다.
테스트 모드 신호(TM_OTFHSD)가 하이 레벨이고, 내부 리드 신호(RD_HSD)가 하이 레벨이므로, 제어 신호(CTR)가 로우 레벨인 경우, 제1 선택 신호(EVEN)는 하이 레벨이 되고, 제2 선택 신호(ODD)는 로우 레벨이 된다. 반대로, 제어 신호(CTR)가 하이 레벨인 경우, 제1 선택 신호(EVEN)는 로우 레벨이 되고, 제2 선택 신호(ODD)는 하이 레벨이 된다.
버퍼부(220)는 상기 선택 신호(EVEN, ODD)에 대응되는 데이터 그룹(EDATA, ODATA)을 출력한다. 구체적으로, 하이 레벨의 제1 선택 신호(EVEN)를 제공받은 경우 제1 데이터 그룹(EDATA)을 제1 내부 클럭(ECLK)에 동기시켜 출력하고, 하이 레벨의 제2 선택 신호(ODD)를 제공받은 경우 제2 데이터 그룹(ODATA)을 제2 내부 클럭(OCLK)에 동기시켜 출력한다. 제1 및 제2 내부 클럭(ECLK, OCLK)의 주기는 클럭 신호(CLK)의 주기의 2배인 신호이다. 제1 및 제2 내부 클럭(OCLK)의 위상은 서로 90도만큼 차이날 수 있으나, 이에 한정되는 것은 아니다.
이와 같은 버퍼부(220)는 예를 들어, 도 8에서와 같이, 연산부(250), 제1 및 제2 출력 버퍼(230, 240), 제1 및 제2 전달부(232, 242)를 포함할 수 있다.
연산부(250)는 선택 신호(EVEN, ODD)를 이용하여, 인에이블 신호(EHSD_EN, OHSD_EN)를 생성한다. 제1 인에이블 신호(EHSD_EN)는 제1 선택 신호(EVEN)와, 제2 선택 신호(ODD)의 반전 신호를 AND 조합하여 생성할 수 있고, 제2 인에이블 신호(OHSD_EN)는 제2 선택 신호(ODD)와, 제1 선택 신호(EVEN)의 반전 신호를 AND 조합하여 생성할 수 있다.
따라서, 제1 선택 신호(EVEN)가 하이 레벨이고 제2 선택 신호(ODD)가 로우 레벨인 경우에는 제1 인에이블 신호(EHSD_EN)는 하이 레벨이 된다. 반면, 제1 선택 신호(EVEN)가 로우 레벨이고 제2 선택 신호(ODD)가 하이 레벨인 경우에는 제2 인에이블 신호(OHSD_EN)는 하이 레벨이 된다
제1 및 제2 출력 버퍼(230, 240)는 외부 터미널과 병렬로 커플링된다. 각 출력 버퍼(230, 240)는 각 데이터 그룹(EDATA, ODATA)과 대응되고, 각 출력 버퍼(230, 240)는 내부 클럭(ECLK, OCLK)에 응답하여 대응되는 데이터 그룹(EDATA, ODATA)을 출력하게 된다.
제1 및 제2 전달부(232, 242)는 각각 제1 및 제2 출력 버퍼(230, 240)의 내부 클럭 입력단과 커플링된다. 제1 및 제2 전달부(232, 242)는 인에이블 신호(EHSD_EN, OHSD_EN)에 각각 응답하여 내부 클럭(ECLK, OCLK)을 선택적으로 출력 버퍼(230, 240)에 전달하게 된다. 도면에서는 제1 및 제2 전달부(232, 242)의 예로 트랜스미션 게이트를 예로 들었으나, 이에 한정되는 것은 아니다.
제1 인에이블 신호(EHSD_EN)가 하이 레벨인 경우에는 제1 전달부(232)가 인에이블되어, 제1 내부 클럭(ECLK)이 출력 버퍼(230)로 제공되고, 출력 버퍼(230)는 제1 데이터 그룹(EDATA)을 제1 내부 클럭(ECLK)에 동기시켜 출력한다. 반면, 제2 인에이블 신호(OHSD_EN)가 하이 레벨인 경우에는 제2 전달부(242)가 인에이블되어, 제2 내부 클럭(OCLK)이 출력 버퍼(240)로 제공되고, 출력 버퍼(240)는 제2 데이터 그룹(ODATA)을 제2 내부 클럭(OCLK)에 동기시켜 출력한다.
도 9를 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명한다.
우선, 테스트 모드를 설정하기 위해, 테스트 모드 신호(TM_OTFHSD)가 하이 레벨로 활성화된다.
이어서, 리드 명령(READ)이 반도체 메모리 장치에 제공되면, 내부 리드 신호(RD_HSD)가 하이 레벨로 활성화된다. 테스트 모드 신호(TM_OTFHSD), 내부 리드 신호(RD_HSD), 제어 신호(CTR)로부터 제1 선택 신호(EVEN)가 하이 레벨로 활성화된다. 제1 선택 신호(EVEN) 및 제2 선택 신호(ODD)로부터 제1 인에이블 신호(EHSD_EN)가 하이 레벨로 활성화된다. 제1 인에이블 신호(EHSD_EN)가 활성화되면, 제1 데이터 그룹(EDATA)이 외부 터미널로 출력된다.
이어서, 리드 명령(READ)이 반도체 메모리 장치에 제공되면, 내부 리드 신호(RD_HSD)가 하이 레벨로 다시 활성화된다. 테스트 모드 신호(TM_OTFHSD), 내부 리드 신호(RD_HSD), 제어 신호(CTR)로부터 제2 선택 신호(ODD)가 하이 레벨로 활성화된다. 제1 선택 신호(EVEN) 및 제2 선택 신호(ODD)로부터 제2 인에이블 신호(OHSD_EN)가 하이 레벨로 활성화된다. 제2 인에이블 신호(OHSD_EN)가 활성화되면, 제2 데이터 그룹(ODATA)이 외부 터미널로 출력된다.
이하에서, 도 10 내지 도 12를 참조하여 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명한다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개념도이다. 도 11은 본 발명의 다른 실시예에 사용되는 모드 설정 회로를 구체적으로 도시한 블록도이고, 도 12는 본 발명의 다른 실시예에 사용되는 선택부의 예시적 회로도이다. 도 4 내지 도 9과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
우선, 도 10을 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치(2)는 도 2에서 설명된 테스트 모드를 사용할 수도 있고, 도 3에서 설명된 테스트 모드를 사용할 수도 있다. 즉, 전술한 테스트 모드들을 선택적으로 사용할 수 있다.
구체적으로, 반도체 메모리 장치(2)는 제1 데이터 레이트로 병렬로 제1 및 제2 데이터 그룹을 출력하는 메모리 셀 어레이와, 정상 모드에서는 상기 제1 데이터 레이트로 직렬로 상기 제1 및 제2 데이터 그룹을 출력하고, 테스트 동작시에는 다음과 같은 3가지 테스트 모드를 기반으로 제1 및 제2 데이터 그룹을 출력하는 출력 회로를 포함할 수 있다. 즉, 출력 회로는 도 2에서 설명된 바와 같이 제1 테스트 모드에서는 제1 데이터 레이트(DR1)보다 낮은 제2 데이터 레이트(DR2)로 제1 데이터 그룹(EDATA)을 출력하고, 제2 테스트 모드에서는 제2 데이터 레이트(DR2)로 제2 데이터 그룹(ODATA)을 출력할 수 있다. 또한, 도 3에서 설명된 바와 같이, 제3 테스트 모드에서는 제2 데이터 레이트(DR2)로 제1 데이터 그룹(EDATA) 또는 제2 데이터 그룹(ODATA)을 선택적으로 출력할 수 있다.
이와 같은 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 도 4에서 설명된 바와 같은 블록도와 유사하게 구현할 수 있다. 특히, 본 발명의 다른 실시예에 따른 반도체 메모리 장치가 일 실시예와 달라지는 점은 모드 설정 회로(도 11 참조), 선택부(도 12 참조)이다.
도 11을 참조하면, 모드 설정 회로(30b)는 다수의 명령 신호(RASB, CASB, WEB, ADDR)에 응답하여, 출력 회로의 제1 내지 제3 테스트 모드를 각각 결정하는 제1 내지 제3 테스트 모드 신호(TM_EVEN, TM_ODD, TM_OTFHSD)를 제공할 수 있다.
도 12를 참조하면, 선택부(210b)는 제어 신호(CTR), 제1 내지 제3 테스트 모드 신호(TM_EVEN, TM_ODD, TM_OTFHSD) 및 내부 리드 신호(RD_HSD)를 이용하여, 제1 데이터 그룹(EDATA) 또는 제2 데이터 그룹(ODATA)을 선택하는 선택 신호(EVEN, ODD)를 제공한다.
이러한 선택부(210b)는 제1 서브 선택부(213)와, 제2 서부 선택부(215)를 포함한다.
제1 서브 선택부(213)는 제어 신호(CTR)의 반전 신호, 제3 테스트 모드 신호(TM_OTFHSD) 및 내부 리드 신호(RD_HSD)를 AND 조합하고, AND 조합된 신호(RD_EVEN)와 제1 테스트 모드 신호(TM_EVEN)를 OR 조합하여 제1 선택 신호(EVEN)를 제공한다. 제2 서부 선택부(215)는 제어 신호(CTR), 제3 테스트 모드 신호(TM_OTFHSD) 및 내부 리드 신호(RD_HSD)를 AND 조합하고, AND 조합된 신호(TM_ODD)와 제2 테스트 모드 신호(TM_ODD)를 OR 조합하여 제2 선택 신호(ODD)를 제공한다.
따라서, 제1 선택 신호(EVEN)은 제1 테스트 모드 신호(TM_EVEN)이 하이 레벨로 활성화되는 경우에도 활성화되고, 제2 선택 신호(ODD)은 제2 테스트 모드 신호(TM_ODD)이 하이 레벨로 활성화되는 경우에도 활성화되게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 메모리 장치는 테스트 모드의 변경없이 제1 데이터 그룹과 제2 데이터 그룹을 선택적으로 외부 터미널로 출력함으로써, 테스트 시간을 비약적으로 줄일 수 있다.

Claims (19)

  1. 제1 데이터 레이트로 제1 및 제2 데이터 그룹을 출력하는 메모리 셀 어레이; 및
    정상 동작 중에는 상기 제1 데이터 레이트로 상기 제1 및 제2 데이터 그룹을 직렬로 외부 터미널로 출력하고, 테스트 동작 중에는 테스트 모드를 변경하지 않고 상기 제1 데이터 레이트보다 낮은 제2 데이터 레이트로 제어 신호에 따라 상기 제1 데이터 그룹 또는 제2 데이터 그룹을 선택적으로 상기 외부 터미널로 출력하는 출력 회로를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제어 신호는 어드레스 신호인 반도체 메모리 장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제어 신호가 제1 레벨인 경우 상기 출력 회로는 상기 제1 데이터 그룹을 출력하고, 상기 제어 신호가 제2 레벨인 경우 상기 출력 회로는 상기 제2 데이터 그룹을 출력하는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    다수의 명령 신호에 응답하여, 상기 출력 회로의 테스트 모드를 결정하는 테 스트 모드 신호를 제공하는 테스트 모드 설정 회로를 더 포함하는 반도체 메모리 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4항에 있어서, 상기 출력 회로는
    상기 제어 신호, 상기 테스트 모드 신호 및 내부 리드 신호를 이용하여, 상기 제1 데이터 그룹 또는 제2 데이터 그룹을 선택하는 선택 신호를 제공하는 선택부와,
    상기 선택 신호에 대응되는 데이터 그룹을 출력하는 버퍼부를 포함하는 반도체 메모리 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5항에 있어서, 상기 버퍼부는
    상기 선택 신호를 이용하여, 인에이블 신호를 생성하는 연산부와,
    상기 외부 터미널과 병렬로 커플링된 제1 및 제2 출력 버퍼로, 상기 각 출력 버퍼는 상기 각 데이터 그룹과 대응되고, 상기 각 출력 버퍼는 내부 클럭에 응답하여 대응되는 데이터 그룹을 출력하는 제1 및 제2 출력 버퍼와,
    제1 및 제2 전달부로, 상기 각 전달부는 상기 각 출력 버퍼의 내부 클럭 입력단과 커플링되고, 상기 인에이블 신호에 응답하여 상기 내부 클럭을 선택적으로 커플링된 상기 출력 버퍼에 전달하는 제1 및 제2 전달부를 포함하는 반도체 메모리 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    상기 선택부는 상기 제어 신호의 반전 신호, 테스트 모드 신호 및 내부 리드 신호를 AND 조합한 제1 선택 신호를 제공하는 제1 서브 선택부와, 상기 제어 신호, 테스트 모드 신호 및 내부 리드 신호를 AND 조합한 제2 선택 신호를 제공하는 제2 서브 선택부를 포함하고,
    상기 버퍼부는 상기 제1 선택 신호에 응답하여 제1 데이터 그룹을 출력하고, 상기 제2 선택 신호에 응답하여 제2 데이터 그룹을 출력하는 반도체 메모리 장치.
  8. 제1 데이터 레이트로 제1 및 제2 데이터 그룹을 출력하는 메모리 셀 어레이; 및
    정상 모드에서는 상기 제1 데이터 레이트로 상기 제1 및 제2 데이터 그룹을 직렬로 출력하고, 제1 테스트 모드에서는 상기 제1 데이터 레이트보다 낮은 제2 데이터 레이트로 상기 제1 데이터 그룹을 출력하고, 제2 테스트 모드에서는 상기 제2 데이터 레이트로 상기 제2 데이터 그룹을 출력하고, 제3 테스트 모드에서는 테스트 모드를 변경하지 않고 상기 제2 데이터 레이트로 제어 신호에 따라 상기 제1 데이터 그룹 또는 제2 데이터 그룹을 선택적으로 출력하는 출력 회로를 포함하는 반도체 메모리 장치.
  9. 삭제
  10. 제 8항에 있어서,
    상기 제어 신호는 어드레스 신호인 반도체 메모리 장치.
  11. 제 8항 또는 제 10항에 있어서,
    상기 제어 신호가 제1 레벨인 경우 상기 출력 회로는 상기 제1 데이터 그룹을 출력하고, 상기 제어 신호가 제2 레벨인 경우 상기 출력 회로는 상기 제2 데이터 그룹을 출력하는 반도체 메모리 장치.
  12. 제 8항에 있어서,
    다수의 명령 신호에 응답하여, 상기 출력 회로의 제1 내지 제3 테스트 모드를 각각 결정하는 제1 내지 제3 테스트 모드 신호를 제공하는 테스트 모드 설정 회로를 더 포함하는 반도체 메모리 장치.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12항에 있어서, 상기 출력 회로는
    상기 제1 내지 제3 테스트 모드 신호, 제어 신호 및 내부 리드 신호를 이용하여, 상기 제1 데이터 그룹 또는 제2 데이터 그룹을 선택하는 선택 신호를 제공하는 선택부와,
    상기 선택 신호에 대응되는 데이터 그룹을 출력하는 버퍼부를 포함하는 반도체 메모리 장치.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13항에 있어서, 상기 버퍼부는
    상기 선택 신호를 이용하여, 인에이블 신호를 생성하는 연산부와,
    외부 터미널과 병렬로 커플링된 제1 및 제2 출력 버퍼로, 상기 각 출력 버퍼는 상기 각 데이터 그룹과 대응되고, 상기 각 출력 버퍼는 내부 클럭에 응답하여 대응되는 데이터 그룹을 출력하는 제1 및 제2 출력 버퍼와,
    제1 및 제2 전달부로, 상기 각 전달부는 상기 각 출력 버퍼의 내부 클럭 입력단과 커플링되고, 상기 인에이블 신호에 응답하여 상기 내부 클럭을 선택적으로 커플링된 상기 출력 버퍼에 전달하는 제1 및 제2 전달부를 포함하는 반도체 메모리 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 13항에 있어서,
    상기 선택부는 상기 제어 신호의 반전 신호, 상기 제3 테스트 모드 신호 및 내부 리드 신호를 AND 조합하고 상기 AND 조합된 신호와 상기 제1 테스트 모드 신호를 OR 조합하여 제1 선택 신호를 제공하는 제1 서브 선택부와, 상기 제어 신호, 상기 제3 테스트 모드 신호 및 내부 리드 신호를 AND 조합하고 상기 AND 조합된 신호와 상기 제2 테스트 모드 신호를 OR 조합하여 제2 선택 신호를 제공하는 제2 서브 선택부를 포함하고,
    상기 버퍼부는 상기 제1 선택 신호에 응답하여 제1 데이터 그룹을 출력하고, 상기 제2 선택 신호에 응답하여 제2 데이터 그룹을 출력하는 반도체 메모리 장치.
  16. 메모리 셀 어레이 및 출력 회로를 포함하는 반도체 메모리 장치를 제공하고,
    상기 메모리 셀 어레이는 제1 데이터 레이트로 제1 및 제2 데이터 그룹을 출력하고,
    상기 출력 회로는 테스트 모드에서 상기 제1 데이터 레이트보다 낮은 제2 데이터 레이트로 상기 제1 데이터 그룹을 외부 터미널로 출력하고, 상기 테스트 모드를 변경하지 않고, 상기 제2 데이터 레이트로 상기 제2 데이터 그룹을 상기 외부 터미널로 출력하는 것을 포함하는 반도체 메모리 장치의 테스트 방법.
  17. 제 16항에 있어서,
    상기 출력 회로는 제어 신호에 응답하여 상기 제1 데이터 그룹 또는 제2 데이터 그룹을 선택적으로 출력하는 반도체 메모리 장치의 테스트 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 17항에 있어서,
    상기 제어 신호는 어드레스 신호인 반도체 메모리 장치의 테스트 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 18항에 있어서,
    상기 제어 신호가 제1 레벨인 경우 상기 출력 회로는 상기 제1 데이터 그룹을 출력하고, 상기 제어 신호가 제2 레벨인 경우 상기 출력 회로는 상기 제2 데이터 그룹을 출력하는 반도체 메모리 장치의 테스트 방법.
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