KR20020080088A - 반도체 소자의 집적 회로 - Google Patents

반도체 소자의 집적 회로 Download PDF

Info

Publication number
KR20020080088A
KR20020080088A KR1020010019257A KR20010019257A KR20020080088A KR 20020080088 A KR20020080088 A KR 20020080088A KR 1020010019257 A KR1020010019257 A KR 1020010019257A KR 20010019257 A KR20010019257 A KR 20010019257A KR 20020080088 A KR20020080088 A KR 20020080088A
Authority
KR
South Korea
Prior art keywords
signal
output
sense amplifier
unit
inverter
Prior art date
Application number
KR1020010019257A
Other languages
English (en)
Other versions
KR100370173B1 (ko
Inventor
남영준
김준호
이병재
조광래
이상권
변희진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0019257A priority Critical patent/KR100370173B1/ko
Publication of KR20020080088A publication Critical patent/KR20020080088A/ko
Application granted granted Critical
Publication of KR100370173B1 publication Critical patent/KR100370173B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명은 번-인 테스트의 신뢰성을 향상시키는데 적당한 반도체 소자의 집적 회로에 관한 것으로, 메모리셀부의 비트라인 및 상보비트라인에 연결된 센스앰프와, 비트라인 및 상보비트라인 중 하나를 선택하는 비트라인 분리신호 발생부와, 메모리셀부의 리페어 여부를 판단하는 퓨즈부와, 정상 동작 및 테스트 동작 시의 메모리셀부의 데이터를 각각 엑세스하도록 제 1, 2 워드라인을 각각 제어하는 제 1, 2 워드라인 구동부와, 메모리셀부의 데이터를 외부로 출력하도록 제어하는 제 1, 2 칼럼 구동부를 포함하고 정상 동작과 번-인 테스트 동작을 구분하여 구동하는 회로에 있어서, 상기 퓨즈부의 출력 신호에 의해 상기 비트라인 분리신호 발생부와 제 1, 2 워드라인 구동부 간의 동작 마진을 확보하기 위해 정상 동작 및 테스트 동작에 따라 각각 서로 다른 지연경로를 갖는 제 1, 2 모드 신호를 상기 제 1, 2 워드라인 구동부로 각각 출력하여 정상 동작 및 테스트 동작을 제어하는 모드 선택부와, 상기 제 1, 2 워드라인과 센스앰프 간의 동작 마진을 확보하기 위해 정상 동작 및 테스트 동작 시 각각 서로 다른 지연경로를 통해 센스앰프 활성화 신호를 출력하여 센스앰프를 제어하는 센스앰프 구동부를 포함하여 구성된다.

Description

반도체 소자의 집적 회로 {INTEGRATED CIRCUIT OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 회로에 관한 것으로 특히, 번-인 테스트(Burn-in Test)를 실시하는데 있어서 소자의 신뢰성 여부를 효과적으로 판단하는데 적당한 반도체 소자의 집적 회로에 관한 것이다.
종래의 번-인 테스트의 경우는 활성화시키는 반도체 소자 내의 내부 신호들간에 충분한 마진이 있어 게이트 산화막이나 ONO(Oxide-Nitride-Oxide)가 가지는 결함에 의한 불량을 스크린 하는데 무리가 없었으나 점차적으로 반도체 소자의 빠른 스피드 요구로 인해 내부 동작 신호들간의 마진이 정상 동작 전위에서조차 줄어들게 되어 반도체 소자의 불량 여부를 가려내는데 어려움이 있다.
또한, 반도체 소자가 가지는 내부 물성의 결함을 스크린 하기 위해 가해지는 스트레스 전압(Stress Voltage)으로 인해서 반도체 소자내의 회로들의 동작 전위가 높아지므로 이들 상호간의 마진이 정상 동작 전위에서는 문제가 되지 않던 것들이 오히려 게이트 산화막이나 ONO가 가지는 물성 결함이 스크린 되기 전에 이들 내부 신호들간의 마진 부족으로 인해 번-인 모드 테스트 시에 불량으로 처리되는 샘플(Sample)이 증가하게 되었다.
따라서, 이들 샘플이 순수 번-인 테스트 불량인지 아니면 내부 동작 신호들 자체의 마진 부족으로 불량이 된 샘플인지 여부를 가리기 위해 일련의 반도체 내부 동작 회로들간의 마진 문제를 검증하는 테스트를 추가로 진행하여 불량 여부를 가려야 하는데 소모되는 테스트 타임이 증가하게 되어 번-인 테스트 모드 즉, 테스트 타임을 줄이는 목적으로 하는 스페셜 테스트 모드(Special Test Mode)가 실효를 거두지 못하게 되었다.
이하, 종래 기술에 따른 반도체 소자의 집적 회로를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 번-인 테스트를 위한 반도체 소자의 집적 회로를 설명하기 위한 블럭도이다.
도 1에 도시한 바와 같이, 번-인 테스트를 위한 종래의 반도체 소자의 집적 회로의 구조는 메모리셀부(9)에 저장된 데이터를 감지하기 위하여 상기 메모리셀부(9)의 비트라인(B) 및 상보비트라인(B/)에 연결된 센스앰프(10)와, 외부로부터 로우 액티브(row active) 신호를 입력받아 센스앰프(10)에 공유되어 있는두 개의 비트라인 중 하나를 선택하기 위하여 비트라인 분리신호를 출력하는 비트라인 분리신호 발생부(3)와, 로우 액티브 신호 및 제 1 어드레스 신호에 의해 선택된 메모리셀부(9)의 리페어 여부를 판단하여 퓨즈 신호들 및 제 2 어드레스 신호를 출력하는 퓨즈부(8)와, 로우 액티브 신호 및 퓨즈 신호들을 입력받아 테스트 동작을 위한 제 1 모드 신호 및 정상 동작을 위한 제 2 모드 신호를 선택적으로 출력하는 모드 선택부(7)와, 로우 액티브 신호를 공통으로 입력받고 제 1, 2 모드 신호를 각각 입력받아 메모리셀부(9)의 데이터를 엑세스하기 위해 제 1, 2 워드라인(WL1)(WL2)을 각각 인에이블 하도록 제 1, 2 워드라인 구동신호를 각각 출력하는 제 1, 2 워드라인 구동부(2)(6)와, 로우 액티브 신호에 의해 센스앰프 활성화 신호를 출력하는 센스앰프 구동부(4)와, 로우 액티브 신호를 입력받아 상기 제 1, 2 워드라인(WL1)(WL2)에 각각 대응하는 메모리셀부(9)의 데이터를 외부로 출력하기 위해 제 1, 2 칼럼 액티브 신호를 각각 출력하는 제 1, 2 칼럼 구동부(1)(5)로 구성된다.
여기서, 상기 제 1 워드라인 구동부(2)는 제 1 어드레스 신호에 의해 선택된 메모리셀부(9)의 데이터를 정상적으로 센싱하기 위해 엑세스시키고, 상기 제 2 워드라인 구동부(6)는 제 2 어드레스 신호에 의해 선택된 메모리셀부(9)의 데이터를 테스트하기 위해 엑세스시킨다.
이와 같은 종래의 반도체 소자의 집적 회로의 동작을 설명하면 다음과 같다.
도 2는 종래의 반도체 소자의 집적 회로의 정상 동작을 설명하기 위한 신호 파형도이고, 도 3은 종래의 반도체 소자의 집적 회로의 테스트 동작을 설명하기 위한 신호 파형도이다.
로우 액티브 신호와 제 1 어드레스 신호를 입력받은 퓨즈부(8)는 상기 제 1 어드레스 신호에 의해 선택된 메모리셀부(9)의 워드라인 리페어 퓨즈(wordline repair fuse)의 상태 즉, 리페어 되었는지 여부를 판단하고, 상기 퓨즈브(8)의 출력 신호에 의해 모드 선택부(7)가 정상 동작 또는 테스트 동작을 결정한다.
먼저, 도 2에 도시한 바와 같이, 리페어된 메모리셀부(9)의 어드레스를 입력받은 퓨즈부(8)의 출력 신호에 의해 모드 선택부(7)가 로우 레벨의 제 2 모드 신호를 출력하여 정상 동작하는 경우, 외부로부터 로우 액티브 신호를 입력받은 비트라인 분리신호 발생부(3)는 센스앰프(10)에 공유되어 있는 두 개의 비트라인 중 하나를 선택하기 위하여 비트라인 분리신호를 출력한다.
이어, 상기 모드 선택부(7)로부터 로우 레벨의 제 2 모드 신호를 입력받은 제 2 워드라인 구동부(6)는 턴-오프되고, 하이 레벨로 유지된 제 1 모드 신호에 의해 제 1 워드라인 구동부(2)가 제 1 워드라인 구동신호를 출력하여 제 1 워드라인(WL1)을 인에이블 시키면 비트라인으로 메모리셀부(9)의 데이터가 엑세스된다.
그리고, 센스앰프 구동부(4)는 센스앰프(10)가 비트라인에 실린 메모리셀부(9)의 데이터를 센싱하도록 센스앰프 활성화 신호를 출력한다.
반대로, 도 3에 도시한 바와 같이, 리페어되지 않은 메모리셀부(9)의 어드레스를 입력받은 퓨즈부(8)의 출력 신호에 의해 모드 선택부(7)가 로우 레벨의 제 1 모드 신호를 출력하여 번-인 테스트 동작을 하는 경우, 외부로부터 로우 액티브 신호를 입력받은 비트라인 분리신호 발생부(3)는 센스앰프(10)에 공유되어 있는 두 개의 비트라인 중 하나를 선택하기 위하여 비트라인 분리신호를 출력한다.
이어, 상기 모드 선택부(7)로부터 로우 레벨의 제 1 모드 신호를 입력받은 제 1 워드라인 구동부(2)가 턴-오프되고, 하이 레벨로 유지된 제 2 모드 신호에 의해 제 2 워드라인 구동부(6)는 제 2 워드라인 구동신호를 출력하여 제 2 워드라인(WL2)이 인에이블 되면 비트라인으로 메모리셀부(9)의 데이터가 엑세스된다.
그리고, 센스앰프 구동부(4)는 센스앰프(10)가 비트라인에 실린 메모리셀부(9)의 데이터를 센싱하도록 센스앰프 활성화 신호를 출력한다.
상기와 같은 테스트 동작에서 비트라인(B)과 상보비트라인(B/)이 상기 비트라인 분리신호에 의해 선택되기 전에 제 2 워드라인(WL2)이 인에이블 되면 저장된 메모리셀부(9)의 데이터가 프리차지 전압 레벨로 천이되어 오류가 발생한다.
또한, 메모리셀부(9)의 데이터가 선택된 비트라인에 충분히 실리기 전에 센스앰프(10)가 활성화되면 데이터를 반대로 증폭하여 오류가 발생한다.
도 4는 종래 반도체 소자의 집적 회로의 모드 선택부(7)를 설명하기 위한 회로도이다.
도 4에 도시한 바와 같이, 종래의 모드 선택부(7)는 외부로부터 입력된 로우 액티브 신호를 반전시키는 제 1 인버터(21)와, 상기 제 1 인버터(21)의 출력 신호를 다시 반전시켜 출력하는 제 2 인버터(22)와, 상기 제 2 인버터(22)의 출력 신호를 지연시켜 출력하는 지연부(23)와, 상기 지연부(23)의 출력 신호를 반전시키는제 3 인버터(24)와, 상기 제 1 인버터(21)와 제 3 인버터(24)의 출력 신호를 연산하여 출력하는 제 1 NOR 게이트(25)와, 퓨즈부(8)로부터 출력된 제 1, 2, 3, 4 퓨즈 신호를 연산하여 출력하는 제 2 NOR 게이트(26)와, 상기 제 2 NOR 게이트(26)의 출력 신호를 반전시켜 출력하는 제 4 인버터(27)와, 상기 제 1 NOR 게이트(25)와 제 4 인버터(27)의 출력 신호를 연산하여 출력하는 NAND 게이트(28)와, 상기 NAND 게이트(28)의 출력 신호를 지연시켜 제 1 모드 신호를 출력하는 제 1 인버터부(29a)와, 상기 제 4 인버터(27)의 출력 신호를 지연시켜 제 2 모드 신호를 출력하는 제 2 인버터부(29b)로 구성된다.
이와 같은 종래의 모드 선택부(7)는 상기 NOR 게이트로 입력되는 상기 제 1, 2, 3, 4 퓨즈 신호가 하나라도 하이 값을 갖으면 로우 레벨의 제 1 모드 신호가 출력되어 테스트 동작을 진행하고 상기 제 1, 2, 3, 4 퓨즈 신호가 모두 로우 값을 갖으면 로우 레벨의 제 2 모드 신호를 출력하여 정상 동작을 진행한다.
그러나, 정상 동작 시, 상기 제 2 NOR 게이트(26)에 의해 연산된 퓨즈 신호가 상기 NAND 게이트(28)에 로우 액티브 신호보다 먼저 인에이블 되지 않으면 로우 레벨의 제 1 모드 신호가 출력되고, 소정 시간 경과 후 상기 퓨즈 신호가 도착하면 제 2 모드 신호가 로우 레벨로 출력되어 정상 동작을 진행하게 된다.
따라서, 한 번의 로우 액티브 주기에서 테스트 동작과 정상 동작을 진행함으로 오류가 발생하게 된다.
도 5는 종래 반도체 소자의 집적 회로의 센스앰프 구동부(4)를 설명하기 위한 회로도이고, 도 6은 종래의 센스앰프 구동부(4)의 동작을 설명하기 위한 신호파형도이다.
도 5에 도시한 바와 같이, 종래의 센스앰프 구동부(4)는 로우 액티브 신호를 각각 입력받아 소정시간 지연시켜 출력하는 제 1, 2 지연부(31)(32)와, 상기 제 1, 2 지연부(31)(32)의 출력 신호를 연산하는 NAND 게이트(33)와, 상기 NAND 게이트(33)의 출력 신호를 반전시켜 출력하는 인버터부(34)로 구성된다.
도 6에 도시한 바와 같이, 센스앰프 구동부(4)는 정상 동작 시, 제 1 워드라인(WL1)이 인에이블된 이후 메모리셀부(9)의 데이터가 비트라인에 충분히 실릴 수 있는데 소모되는 시간, 예를 들어 메모리셀부(9)의 데이터가 하이인 경우는 +100mV, 로우인 경우는 -100mV 정도로 비트라인 프리차지 레벨에서 증감하는데 소요되는 시간이 지나면 센스앰프 활성화 신호를 출력하게 된다.
그러나, 메모리셀부(9)의 데이터가 비트라인에 실리는 시간을 확보하기 위해 센스앰프 활성화 신호를 과도하게 지연시켜 출력하게 되면 소자의 동작 속도가 저하된다.
반대로, 번-인 테스트 동작 시, 제 2 워드라인(WL2)이 인에이블된 이후에 동작 전위가 높아져 센스앰프(9)의 활성화되는 시점이 빨라짐으로 메모리셀부(9) 데이터가 비트라인에 충분히 실리기 전에 센스앰프(10)를 구동하게 되므로 저장된 데이터와 반대의 데이터로 증폭이 되는 오류가 발생한다.
또한, 테스트 프로그램을 수정하여 저장된 데이터가 충분히 센싱된 이후에 출력하게 만들어 주어야하는 번거로움이 발생한다.
그러나, 상기와 같은 종래 반도체 소자의 집적 회로는 다음과 같은 문제점이 있다.
첫째, 번-인 테스트 동작 시에 정상 동작과 동일한 지연시간을 갖는 신호들을 사용함으로써 신호들 간의 마진 부족으로 인하여 정상적인 메모리셀도 불량으로 처리하게 된다.
둘째, 신호들 간의 마진 부족으로 불량 판정된 메모리셀을 재검사하기 위한 테스트 과정을 추가함으로 소요되는 테스트 시간이 길어진다.
본 발명은 이와 같은 종래 반도체 소자의 집적 회로의 문제를 해결하기 위한 것으로, 번-인 테스트 동작 및 정상 동작 시 활성화되는 신호들의 내부 지연 경로를 다르게 형성하여 동작 마진을 확보하는데 적당한 반도체 소자의 집적 회로를 제공하는데 그 목적이 있다.
도 1은 번-인 테스트를 위한 반도체 소자의 집적 회로를 설명하기 위한 블럭도
도 2는 종래 반도체 소자의 집적 회로의 정상 동작을 설명하기 위한 신호 파형도
도 3은 종래 반도체 소자의 집적 회로의 테스트 동작을 설명하기 위한 신호 파형도
도 4는 종래의 모드 선택부를 설명하기 위한 회로도
도 5는 종래의 센스앰프 구동부를 설명하기 위한 회로도
도 6은 종래의 센스앰프 구동부의 동작을 설명하기 위한 신호 파형도
도 7는 본 발명에 의한 모드 선택부를 설명하기 위한 회로도
도 8은 본 발명에 의한 센스앰프 구동부를 설명하기 위한 회로도
도 9는 본 발명에 의한 센스앰프 구동부의 동작을 설명하기 위한 신호 파형도
도 10은 본 발명에 의한 센스앰프 구동부의 동작 시점을 나타낸 도면
도면의 주요 부분에 대한 부호의 설명
1 : 제 1 칼럼 구동부 2 : 제 1 워드라인 구동부
3 : 비트라인 분리신호 발생부 4 : 센스앰프 구동부
5 : 제 2 칼럼 구동부 6 : 제 2 워드라인 구동부
7 : 모드 선택부 8 : 퓨즈부
9 : 메모리셀부 10 : 센스앰프
71,72 : 제 1, 2 지연부 73,74 : 제 1, 2 NOR 게이트
75,84 : 제 1 전송 게이트 76,85 : 제 2 전송 게이트
77 : NOR 연산부 78,87 : NAND 연산부
79a,79b : 제 1,2 모드 신호 출력단 81,82,83 : 제 1,2,3 신호 지연부
88 : 인버터부
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 집적 회로는 메모리셀부의 비트라인 및 상보비트라인에 연결된 센스앰프와, 비트라인 및 상보비트라인 중 하나를 선택하는 비트라인 분리신호 발생부와, 메모리셀부의 리페어 여부를 판단하는 퓨즈부와, 정상 동작 및 테스트 동작 시의 메모리셀부의 데이터를 각각 엑세스하도록 제 1, 2 워드라인을 각각 제어하는 제 1, 2 워드라인 구동부와, 메모리셀부의 데이터를 외부로 출력하도록 제어하는 제 1, 2 칼럼 구동부를 포함하고 정상 동작과 번-인 테스트 동작을 구분하여 구동하는 회로에 있어서, 상기 퓨즈부의 출력 신호에 의해 상기 비트라인 분리신호 발생부와 제 1, 2 워드라인 구동부간의 동작 마진을 확보하기 위해 정상 동작 및 테스트 동작에 따라 각각 서로 다른 지연경로를 갖는 제 1, 2 모드 신호를 상기 제 1, 2 워드라인 구동부로 각각 출력하여 정상 동작 및 테스트 동작을 제어하는 모드 선택부와, 상기 제 1, 2 워드라인과 센스앰프 간의 동작 마진을 확보하기 위해 정상 동작 및 테스트 동작 시 각각 서로 다른 지연경로를 통해 센스앰프 활성화 신호를 출력하여 센스앰프를 제어하는 센스앰프 구동부를 포함하여 구성되는 것을 특징으로 한다.
이하, 본 발명의 반도체 소자의 집적 회로 및 그 동작을 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 번-인 테스트를 위한 반도체 소자의 집적 회로를 설명하기 위한 블럭도이다.
도 1에 도시한 바와 같이, 본 발명에 의한 반도체 소자의 집적 회로는 메모리셀부(9)에 저장된 데이터를 감지하기 위하여 상기 메모리셀부(9)의 비트라인(B) 및 상보비트라인(B/)에 연결된 센스앰프(10)와, 외부로부터 로우 액티브 신호를 입력받아 센스앰프(10)에 공유되어 있는 두 개의 비트라인 중 하나를 선택하기 위하여 비트라인 분리신호를 출력하는 비트라인 분리신호 발생부(3)와, 로우 액티브 신호 및 제 1 어드레스 신호에 의해 선택된 메모리셀부(9)의 리페어 여부를 판단하여 퓨즈 신호들 및 제 2 어드레스 신호를 출력하는 퓨즈부(8)와, 로우 액티브 신호 및 퓨즈 신호들을 입력받아 비트라인 분리신호 발생부(3)와 워드라인 간의 동작 신호간의 마진을 확보하도록 서로 다른 지연 경로를 통해 정상 동작 및 테스트 동작을 제어하는 제 1, 2 모드 신호를 선택적으로 출력하는 모드 선택부(7)와, 로우 액티브 신호를 공통으로 입력받고 제 1, 2 모드 신호를 각각 입력받아 메모리셀부(9)의 데이터를 엑세스하기 위해 제 1, 2 워드라인(WL1)(WL2)을 각각 인에이블 하도록 제 1, 2 워드라인 구동신호를 각각 출력하는 제 1, 2 워드라인 구동부(2)(6)와, 로우 액티브 신호를 입력받아 제 1, 2 워드라인(WL1)(WL2)과 센스앰프 간의 동작 마진을 확보하기 위해 정상 동작 및 테스트 동작 시의 지연 경로를 다르게 하여 센스앰프 활성화 신호를 출력하는 센스앰프 구동부(4)와, 로우 액티브 신호를 입력받아 상기 제 1, 2 워드라인(WL1)(WL2)에 각각 대응하는 메모리셀부(9)의 데이터를 외부로 출력하기 위해 제 1, 2 칼럼 액티브 신호를 각각 출력하는 제 1, 2 칼럼 구동부(1)(5)로 구성된다.
이와 같은 본 발명에 의한 반도체 소자의 집적 회로의 동작을 설명하면 다음과 같다.
로우 액티브 신호와 제 1 어드레스 신호를 입력받은 퓨즈부(8)는 상기 제 1 어드레스 신호에 의해 선택된 메모리셀부(9)의 워드라인 리페어 퓨즈(wordline repair fuse)의 상태 즉, 리페어 되었는지 여부를 판단하고, 상기 퓨즈부(8)의 출력 신호에 의해 모드 선택부(7)가 정상 동작 또는 테스트 동작을 결정한다.
먼저, 정상 동작하는 경우, 외부로부터 로우 액티브 신호를 입력받은 비트라인 분리신호 발생부(3)는 센스앰프(10)에 공유되어 있는 두 개의 비트라인 중 하나를 선택하기 위하여 비트라인 분리신호를 출력한다.
그리고, 리페어된 메모리셀부(9)의 어드레스를 입력받은 퓨즈부(8)의 출력 신호에 의해 모드 선택부(7)는 로우 레벨의 제 2 모드 신호를 출력하여 정상 동작을 진행한다.
이어, 상기 모드 선택부(7)로부터 로우 레벨의 제 2 모드 신호를 입력받은 제 2 워드라인 구동부(6)는 턴-오프되고, 하이 레벨로 유지된 제 1 모드 신호에 의해 제 1 워드라인 구동부(2)가 제 1 워드라인 구동신호를 출력하여 제 1 워드라인(WL1)을 인에이블 시키면 비트라인으로 메모리셀부(9)의 데이터가 엑세스된다.
그리고, 센스앰프 구동부(4)는 센스앰프(10)가 비트라인에 실린 메모리셀부(9)의 데이터를 센싱하도록 센스앰프 활성화 신호를 출력하고, 제 1 칼럼 구동부(1)가 제 1 칼럼 액티브 신호를 출력하여 상기 제 1 워드라인(WL1)에 대응하는 메모리셀부(9)의 데이터를 외부로 출력하도록 제어한다.
반대로, 테스트 동작의 경우, 외부로부터 로우 액티브 신호를 입력받은 비트라인 분리신호 발생부(3)는 센스앰프(10)에 공유되어 있는 두 개의 비트라인 중 하나를 선택하기 위하여 비트라인 분리신호를 출력한다.
그리고, 리페어되지 않은 메모리셀부(9)의 어드레스를 입력받은 퓨즈부(8)의 출력 신호에 의해 모드 선택부(7)는 로우 레벨의 제 1 모드 신호를 출력하여 테스트 동작을 진행한다.
이어, 상기 퓨즈부(8)로부터 로우 레벨의 제 1 모드 신호를 입력받은 제 1 워드라인 구동부(2)가 턴-오프되고, 하이 레벨로 유지된 제 2 모드 신호에 의해 제 2 워드라인 구동부(6)는 제 2 워드라인 구동신호를 출력하여 제 2 워드라인(WL2)이 인에이블 되면 비트라인으로 메모리셀부(9)의 데이터가 엑세스된다.
그리고, 센스앰프 구동부(4)는 센스앰프(10)가 비트라인에 실린 메모리셀부(9)의 데이터를 센싱하도록 센스앰프 활성화 신호를 출력하고, 제 2 칼럼 구동부(5)가 제 2 칼럼 액티브 신호를 출력하여 상기 제 2 워드라인(WL2)에 대응하는 메모리셀부(9)의 데이터를 외부로 출력하도록 제어한다.
도 7는 본 발명에 의한 반도체 소자의 집적 회로의 모드 선택부(7)를 설명하기 위한 회로도이다.
도 7에 도시한 바와 같이, 본 발명에 의한 모드 선택부(7)는 각각 서로 다른 지연시간으로 로우 액티브 신호를 지연시켜 출력하는 테스트 동작 지연부(710) 및 정상 동작 지연부(720)와, 테스트 모드 디코더(도시하지 않음)로부터 출력된 번-인 신호와 반전된 번-인 신호에 따라 테스트 동작 지연부(710)의 출력 신호를 스위칭하는 제 1 전송 게이트(75)와, 번-인 신호와 반전된 번-인 신호에 따라 정상 동작 지연부(720)의 출력 신호를 스위칭하는 제 2 전송 게이트(76)와, 퓨즈부(8)로부터 출력된 제 1, 2, 3, 4 퓨즈 신호를 연산하여 출력하는 NOR 연산부(77)와, 상기 NOR 연산부(77)의 반전된 출력 신호와 상기 제 1, 2 전송 게이트(75)(76)의 출력 신호를 연산하여 출력하는 NAND 연산부(78)와, 상기 NAND 연산부(78)의 출력 신호를 지연시켜 제 1 모드 신호를 출력하는 제 1 모드 신호 출력단(79a)과, 상기 NOR 연산부(77)의 반전된 출력 신호를 지연시켜 제 2 모드 신호를 출력하는 제 2 모드 신호 출력단(79b)으로 구성된다.
여기서, 상기 테스트 동작 지연부(710)는 로우 액티브 신호를 반전시키는 제 1 인버터(IN1)와, 상기 제 1 인버터(IN1)의 출력 신호를 반전시키는 제 2인버터(IN2)와, 상기 제 2 인버터(IN2)의 출력 신호를 지연시키는 제 1 지연부(71)와, 상기 제 1 지연부(71)의 출력 신호를 반전시키는 제 3 인버터(IN3)와, 상기 제 1 인버터(IN1)와 제 3 인버터(IN3)의 출력 신호를 연산하여 출력하는 제 1 NOR 게이트(73)로 구성된다.
또한, 정상 동작 지연부(720)는 로우 액티브 신호를 반전시키는 제 4 인버터(IN4)와, 상기 제 4 인버터(IN4)의 출력 신호를 반전시키는 제 5 인버터(IN5)와, 상기 제 5 인버터(IN5)의 출력 신호를 지연시키는 제 2 지연부(72)와, 상기 제 2 지연부(72)의 출력 신호를 반전시키는 제 6 인버터(IN6)와, 상기 제 4 인버터(IN4)와 제 6 인버터(IN6)의 출력 신호를 연산하여 출력하는 제 2 NOR 게이트(74)로 구성된다.
이와 같은 본 발명에 의한 모드 선택부(7)는 NOR 연산부(77)로 입력되는 상기 제 1, 2, 3, 4 퓨즈 신호가 모두 로우 값을 갖으면 정상 동작을 진행하기 위해 로우 레벨의 제 2 모드 신호를 출력한다.
이때, 외부로부터 입력되는 로우 액티브 신호는 정상 동작 지연부(720)를 통해 NAND 연산부(78)로 입력되는데 상기 NOR 연산부(77)의 출력 신호보다 늦게 NAND 연산부(78)에 입력되도록 지연된다.
그리고, 상기 NOR 연산부(77)로 입력되는 상기 제 1, 2, 3, 4 퓨즈 신호가 하나라도 하이 값을 갖으면 테스트 동작을 진행하게 되는데, 이때 외부로부터 입력된 로우 액티브 신호는 테스트 동작 지연부(710)를 통해 소정 시간 지연된 후 NAND 연산부(78)로 입력되고, 상기 테스트 동작 지연부(710) 및 상기 NOR 연산부(77)의출력 신호를 입력받은 상기 NAND 연산부(78)는 로우 레벨의 제 1 모드 신호를 출력한다.
여기서, 상기 테스트 동작 지연부(710) 및 정상 동작 지연부(720)의 출력 신호는 외부에서 입력된 번-인 신호에 의해 선택적으로 출력된다.
도 8은 본 발명에 의한 반도체 소자의 집적 회로의 센스앰프 구동부()를 설명하기 위한 회로도이고, 도 9는 본 발명에 의한 센스앰프 구동부()의 동작을 설명하기 위한 신호 파형도이고, 도 10은 본 발명에 의한 센스앰프 구동부()의 동작 시점을 나타낸 도면이다.
도 8에 도시한 바와 같이, 본 발명의 센스앰프 구동부(4)는 각각 서로 다른 지연 시간으로 로우 액티브 신호를 지연시키는 제 1, 2, 3 신호 지연부(81)(82)(83)와, 번-인 신호와 반전된 번-인 신호에 따라 제 1 신호 지연부(81)의 출력 신호를 스위칭하는 제 1 전송 게이트(84)와, 번-인 신호와 반전된 번-인 신호에 따라 제 2 신호 지연부(82)의 출력 신호를 스위칭하는 제 2 전송 게이트(85)와, 상기 제 3 신호 지연부(83)와 상기 제 1, 2 전송 게이트(84)(85)의 출력 신호를 연산하여 출력하는 NAND 연산부(87)와, 상기 NAND 연산부(87)의 출력 신호를 반전시키는 인버터부(88)로 구성된다.
도 9에 도시한 바와 같이, 이와 같은 본 발명의 센스앰프 구동부(4)는 정상 동작 시, 제 1 워드라인(WL1)이 인에이블된 이후 메모리셀부(9)의 데이터가 비트라인에 충분히 실릴 수 있는데 소모되는데 소요되는 시간이 지나면 센스앰프 활성화 신호를 출력하게 된다.
이때, 외부로부터 입력된 로우 액티브 신호는 제 2 신호 지연부(82)를 통해 NAND 연산부(87)로 입력되어 센스앰프 활성화 신호를 출력한다.
반대로, 번-인 테스트 동작 시, 제 2 워드라인(WL2)이 인에이블된 이후에 동작 전위가 높아져 센스앰프(10)의 활성화되는 시점이 빨라져 메모리셀부(9) 데이터가 비트라인에 충분히 실리기 전에 센스앰프(10)를 구동하게 되므로 제 1 신호 지연부(81)를 이용하여 메모리셀부(9)의 데이터가 비트라인에 충분히 실릴 수 있도록 지연시킨 후 센스앰프 활성화 신호를 출력하게 된다.
여기서, 상기 제 1 신호 지연부(81) 및 제 2 신호 지연부(82)의 출력 신호는 외부에서 입력된 번-인 신호에 의해 선택적으로 출력된다.
상기와 같은 본 발명의 반도체 소자의 집적 회로는 다음과 같은 효과가 있다.
첫째, 정상 동작 및 테스트 동작에 따라 활성화 되는 신호들 간의 동작 마진을 다르게 확보함으로써 번-인 테스트 시 동작 마진으로 인한 불량을 방지하여 번-인 테스트의 신뢰성을 향상시킬 수 있다.
둘째, 동작 마진에 의한 번-인 테스트의 오류를 줄임으로써 재검사로 인해 추가되는 테스트 시간을 줄일 수 있다.

Claims (5)

  1. 메모리셀부의 비트라인 및 상보비트라인에 연결된 센스앰프와, 비트라인 및 상보비트라인 중 하나를 선택하는 비트라인 분리신호 발생부와, 메모리셀부의 리페어 여부를 판단하는 퓨즈부와, 정상 동작 및 테스트 동작 시의 메모리셀부의 데이터를 각각 엑세스하도록 제 1, 2 워드라인을 각각 제어하는 제 1, 2 워드라인 구동부와, 메모리셀부의 데이터를 외부로 출력하도록 제어하는 제 1, 2 칼럼 구동부를 포함하고 정상 동작과 번-인 테스트 동작을 구분하여 구동하는 회로에 있어서,
    상기 퓨즈부의 출력 신호에 의해 상기 비트라인 분리신호 발생부와 제 1, 2 워드라인 구동부 간의 동작 마진을 확보하기 위해 정상 동작 및 테스트 동작에 따라 각각 서로 다른 지연경로를 갖는 제 1, 2 모드 신호를 상기 제 1, 2 워드라인 구동부로 각각 출력하여 정상 동작 및 테스트 동작을 제어하는 모드 선택부와,
    상기 제 1, 2 워드라인과 센스앰프 간의 동작 마진을 확보하기 위해 정상 동작 및 테스트 동작 시 각각 서로 다른 지연경로를 통해 센스앰프 활성화 신호를 출력하여 센스앰프를 제어하는 센스앰프 구동부를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 집적 회로.
  2. 제 1 항에 있어서, 상기 모드 선택부는 각각 서로 다른 지연시간으로 로우 액티브 신호를 지연시키는 테스트 동작 지연부 및 정상 동작 지연부와, 외부로부터 입력된 번-인 신호와 반전된 번-인 신호에 따라 테스트 동작 지연부 및 정상 동작지연부의 출력 신호가 선택적으로 출력되도록 각각 스위칭하는 제 1, 2 전송 게이트와, 퓨즈부로부터 출력된 제 1, 2, 3, 4 퓨즈 신호를 연산하는 NOR 연산부와, 상기 NOR 연산부의 반전된 출력 신호와 상기 제 1, 2 전송 게이트의 출력 신호를 연산하는 NAND 연산부와, 상기 NAND 연산부의 출력 신호를 지연시켜 제 1 모드 신호를 출력하는 제 1 모드 신호 출력단과, 상기 NOR 연산부의 반전된 출력 신호를 지연시켜 제 2 모드 신호를 출력하는 제 2 모드 신호 출력단으로 구성되는 것을 특징으로 하는 반도체 소자의 집적 회로.
  3. 제 2 항에 있어서, 상기 테스트 동작 지연부는 로우 액티브 신호를 반전시키는 제 1 인버터와, 상기 제 1 인버터의 출력 신호를 반전시키는 제 2 인버터와, 상기 제 2 인버터의 출력 신호를 지연시키는 제 1 지연부와, 상기 제 1 지연부의 출력 신호를 반전시키는 제 3 인버터와, 상기 제 1 인버터와 제 3 인버터의 출력 신호를 연산하는 제 1 NOR 게이트로 구성되고, 상기 정상 동작 지연부는 로우 액티브 신호를 반전시키는 제 4 인버터와, 상기 제 4 인버터의 출력 신호를 반전시키는 제 5 인버터와, 상기 제 5 인버터의 출력 신호를 지연시키는 제 2 지연부와, 상기 제 2 지연부의 출력 신호를 반전시키는 제 6 인버터와, 상기 제 4 인버터와 제 6 인버터의 출력 신호를 연산하는 제 2 NOR 게이트로 구성되는 것을 특징으로 하는 반도체 소자의 집적 회로.
  4. 제 1 항에 있어서, 상기 모드 선택부는 로우 레벨의 제 1 모드 신호를 출력하여 테스트 동작을 진행하고, 로우 레벨의 제 2 모드 신호를 출력하여 정상 동작을 진행하도록 제어하는 것을 특징으로 하는 반도체 소자의 집적 회로.
  5. 제 1 항에 있어서, 상기 센스앰프 구동부는 각각 서로 다른 지연시간으로 로우 액티브 신호를 지연시키는 제 1, 2, 3 신호 지연부와, 번-인 신호와 반전된 번-인 신호에 따라 제 1, 2 신호 지연부의 출력 신호를 선택적으로 출력하도록 각각 스위칭하는 제 1, 2 전송 게이트와, 상기 제 3 신호 지연부와 상기 제 1, 2 전송 게이트의 출력 신호를 연산하여 출력하는 NAND 연산부와, 상기 NAND 연산부의 출력 신호를 반전시키는 인버터부로 구성되는 것을 특징으로 하는 반도체 소자의 집적 회로.
KR10-2001-0019257A 2001-04-11 2001-04-11 반도체 소자의 집적 회로 KR100370173B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0019257A KR100370173B1 (ko) 2001-04-11 2001-04-11 반도체 소자의 집적 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0019257A KR100370173B1 (ko) 2001-04-11 2001-04-11 반도체 소자의 집적 회로

Publications (2)

Publication Number Publication Date
KR20020080088A true KR20020080088A (ko) 2002-10-23
KR100370173B1 KR100370173B1 (ko) 2003-01-30

Family

ID=27700699

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0019257A KR100370173B1 (ko) 2001-04-11 2001-04-11 반도체 소자의 집적 회로

Country Status (1)

Country Link
KR (1) KR100370173B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100914329B1 (ko) * 2007-02-22 2009-08-28 삼성전자주식회사 반도체 메모리 장치 및 그 테스트 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0618634A (ja) * 1992-07-03 1994-01-28 Nec Corp 半導体記憶回路
KR0172399B1 (ko) * 1995-09-19 1999-03-30 김광호 과전류를 방지하기 위한 번-인 단축회로를 내장한 반도체 메모리 장치
KR970048549A (ko) * 1995-12-26 1997-07-29 김광호 반도체 메모리장치의 웨이퍼 번-인(Burn-in) 테스트 방법
KR0182162B1 (ko) * 1996-06-18 1999-04-15 김광호 패키지 레벨 번인 테스트가 용이한 반도체 메모리 장치
KR100574916B1 (ko) * 1999-05-26 2006-04-28 삼성전자주식회사 반도체 메모리장치의 번인 테스트를 위한 승압 전위 검출장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100914329B1 (ko) * 2007-02-22 2009-08-28 삼성전자주식회사 반도체 메모리 장치 및 그 테스트 방법
US8036052B2 (en) 2007-02-22 2011-10-11 Samsung Electronics Co., Ltd. Semiconductor memory device and test method thereof
US8243540B2 (en) 2007-02-22 2012-08-14 Samsung Electronics, Co., Ltd. Semiconductor memory device and test method thereof

Also Published As

Publication number Publication date
KR100370173B1 (ko) 2003-01-30

Similar Documents

Publication Publication Date Title
KR960001300B1 (ko) 반도체기억장치
US5471429A (en) Burn-in circuit and method therefor of semiconductor memory device
US6501692B1 (en) Circuit and method for stress testing a static random access memory (SRAM) device
KR100245411B1 (ko) 반도체 장치의 병렬 테스트 회로
KR100354276B1 (ko) 반도체 기억 장치
KR950028102A (ko) 스트레스회로를 가지는 반도체집적회로 및 그 스트레스전압 공급방법
JPH0412854B2 (ko)
US5732032A (en) Semiconductor memory device having a burn-in control circuit and burn-in test method thereof
US6757205B2 (en) Device with integrated SRAM memory and method of testing such a device
US5771191A (en) Method and system for inspecting semiconductor memory device
EP1707973A1 (en) Semiconductor device and method for testing semiconductor device
KR100370173B1 (ko) 반도체 소자의 집적 회로
US7657802B2 (en) Data compression read mode for memory testing
KR20010014986A (ko) 반도체 기억 장치 및 번인 테스트 방법
KR100610015B1 (ko) 오픈 비트라인 셀 구조의 번인 테스트 스킴을 갖는 메모리장치 및 그 방법
US5812460A (en) Nonvolatile semiconductor memory device having test circuit for testing erasing function thereof
KR100849776B1 (ko) Ｄｑ 압축 회로를 포함하는 반도체 메모리 장치
US7012844B2 (en) Device information writing circuit
KR100238866B1 (ko) 번인테스트 동작에서도 사용가능한 어레이 전원전압 발생기
KR950010627B1 (ko) 반도체 메모리 장치의 워드라인 구동회로
KR100379542B1 (ko) 반도체 메모리소자의 테스트장치
KR100283359B1 (ko) 메모리 어레이에서 독립적인 판독 및 기록을 검증하기 위한장치 및 방법
JP3719902B2 (ja) メモリ回路
CN116486883A (zh) 存储器测试方法、设备及存储介质
JP2001256800A (ja) 半導体集積回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee