KR0182162B1

KR0182162B1 - 패키지 레벨 번인 테스트가 용이한 반도체 메모리 장치

Info

Publication number: KR0182162B1
Application number: KR1019960022048A
Authority: KR
Inventors: 윤순병
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1996-06-18
Filing date: 1996-06-18
Publication date: 1999-04-15
Also published as: KR980005040A

Abstract

본 발명은 테스트 패드에 의한 칩 싸이즈의 제한을 감소할 수 있고, 번인 테스트를 위해 별도의 프로브 카드의 제작이 필요없으며, 패키지 레벨에서 번인 테스트시의 테스트시간을 줄일 수 있도록 간단한 회로와 테스트 프로그램으로 패키지 레벨에서 번인(Burn-in) 테스트를 용이하게 할 수 있는 패키지 레벨 번인 테스트가 용이한 반도체 메모리 장치에 관한 것이다.

본 발명은 제1외부 입력 핀을 통하여 입력되는 입력 신호와 제2외부 입력핀을 통하여 입력되는 기준 전압 신호에 의해 메모리 장치를 번인 모드로 상태 전환하기 위한 번인 모드 셋팅 신호를 출력하는 번인 모드 설정부; 상기 번인 모드 설정부에서 번인 모드로 설정된 후 상기 입력 신호의 다소 지연된 신호와 상기 입력 신호의 반전된 신호에 의해 상기 메모리 장치의 워드 라인을 선택하기 위한 번인 로우 어드레스 스트로브 신호를 출력하는 번인 로우 어드레스 스트로브 신호 발생부; 및 상기 번인 모드 설정부에서 번인 모드로 설정된 후 상기 번인 모드 셋팅 신호와 상기 입력 신호에 의해 정상 동작에서는 정상적인 출력 신호를 외부출력핀에 출력하고 번인 모드에서는 칼럼 라인을 선택하기 위한 번인 칼럼 어드레스 스트로브 신호를 출력하는 번인 칼럼 어드레스 스트로브 신호 발생부를 구비한 것을 특징으로 한다.

Description

패키지 레벨 번인(Burn-in) 테스트가 용이한 반도체 메모리장치

제1a, b, c도는 종래 번인 테스트를 위한 램버스 DRAM의 구조를 보인 도면.

제2a, b도는 외부 입력핀에 입력되는 신호 파형을 보인 파형도와 각 신호 파형의 AC/DC 파라미터를 보인 표.

제3도는 본 발명에 따른 번인 테스트시 외부 입력핀의 할당표.

제4도는 본 발명에 따른 패키지 레벨 번인 테스트가 용이한 메모리 장치의 번인 모드 셋팅 신호 및 로우 어드레스 스트로브 신호 발생기를 나타낸 논리 회로도.

제5도는 본 발명에 따른 패키지 레벨 번인 테스트가 용이한 메모리 장치의 칼럼 어드레스 스트로브 신호 발생기를 나타낸 논리 회로도.

제6a, b, c도는 제4도 및 제5도에 있는 래치, 버퍼, 먹스 블록들의 논리 회로도.

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 테스트 패드에 의한 칩 싸이즈의 제한을 감소할 수 있고, 번인 테스트를 위해 별도의 프로브 카드의 제작이 필요 없으며, 패키지 레벨에서 번인 테스트시의 테스트시간을 줄일 수 있도록 간단한 회로와 테스트 프로그램으로 패키지 레벨에서 번인(Burn-in) 테스트를 용이하게 할 수 있는 패키지 레벨 번인 테스트가 용이한 반도체 메모리 장치에 관한 것이다.

고주파 반도체 메모리에서 칩 테스트 방법 중 번인 테스트는, 정상적인 동작 전압(+2-3V)이나 온도가 아닌 고전압, 고온(83-125℃)의 조건을 구비한 챔버에 칩을 넣어서 워드라인을 인에이블 시키고, 셀에 스트레스를 가한 후, 다시 정상 모드에서 셀테스트를하여 칩 상태의 합격 또는 불합격을 결정하는 방법으로, 번인 테스트는 크게 웨이퍼 레벨 테스트와 패키지 레벨 테스트 두 방법으로 구분할 수 있다.

제1도(a)는 종래 번인 테스트를 위한 램버스 DRAM의 구조를 보인 도면으로서, 메모리 논리부(10), 번인 테스트를 위힌 제1 내지 제3테스트 패드들(PAD1,2,3) 및 인터페이스 논리부(20)를 구비한다.

상기 인터페이스 논리부(20)는 상기 메모리 논리부(10)의 선택된 워드라인을 인에이블 시켜주기 위하여 워드라인 인에이블 신호(BRINT)를 출력하는 워드라인 구동부(12)와 선택된 칼럼라인을 인에이블 시켜주기 위해 칼럼라인 인에이블 신호(COLCYC)를 출력하는 컬럼라인 구동부(14)를 구비한다.

제1도(b)는 상기 워드라인 구동부(12)를 나타낸 도면으로서, 제1 및 제2트랜스미션 게이트(T1,T2)가 번인 모드셋팅 신호(BIMODE)에 응답하여 정상적인 워드라인 인에이블 신호(NORMAL BRINT) 또는 번인시의 워드라인 인에이블 신호(BIBRINT)를 출력함을 보인다.

제1도(c)는 상기 칼럼라인 구동부(14)를 나타낸 도면으로서, 제3 및 제4트랜스미션 게이트(T3,T4)에 번인 모드 셋팅 신호(BIMODE)를 인가하여 정상적인 칼럼라인 인에이블 신호(NORMAL COLCYC) 또는 번인시의 칼럼라인 인에이블 신호(BICAS)를 출력함을 보인다.

상기와 같은 구성으로 워드라인 및 칼럼라인 구동부(12,14)는 상기 제1패드(PAD1)에 입력되는 제어 신호(BIMODE)에 의해 번인 테스트 모드 또는 정상 모드의 구분을 하게되며, 번인 모드에서 상기 워드라인 구동부(12)는 상기 제2패드(PAD2)에 입력되는 번인시의 로우 어드레스 스트로브 신호(BIBRINT)를 받어들여 선택된 워드라인을 인에이블 시키는 워드라인 인에이블 신호(BRINT)를 출력한다. 또한 번인 모드에서 칼럼라인구동부(14)는 상기 제3패드(PAD3)에 입력되는 번인시의 칼럼 어드레스 스트로브 신호(BICAS)를 받아들여 선택된 칼럼 라인을 인에이블 시키는 칼럼라인 인에블 신호(COLCYC)를 출력한다.

이와 같이 종래의 번인 테스트를 위해서는 모드 제어 신호(BIMODE), 로우 어드레스 스트로브 신호(BIBRINT), 그리고 칼럼 어드레스 스트로브 신호(BICAS)를 발생하기 위하여 칩 내에 테스트 패드 3개를 구비하여야 한다. 또한 번인 테스트시 각각의 테스트 패드에 DC전압을 강제(Forcing)하고, 그에 따른 각 신호를 발생하기 위해서는 프로브 카드에 3개의 프로브 팁이 필요하게 된다.

또한 칩을 패키지로 조립한 후, 번인 테스트를 하고자 한다면 상기 기술한 테스트 패드들(PAD1,2,3)은 리드 프레임이 없기 때문에 웨이퍼 레벨에서와 동일한 방법으로 번인 테스트를 할 수 없게 된다. 만약 패키지 레벨에서 번인 테스트를 하고자 한다면 상기 인터페이스 논리부(20)의 RAS(Raw Adress Strobe) 싸이클을 수행하여야 가능하며, 특히 램버스 DRAM(고속용 D램)의 경우, 특성상 하나의 워드라인을 인에이블하기 위해서는 새로운 리퀘스트 패킷을 받아들여야 하고, 상기 새로운 리퀘스트 패킷에 의해 워드라인이 인에이블 되기 까지는 웨이퍼 레벨 대비 56ns가 더 필요하게 된다.

따라서 종래 기술에 의한 번인 테스트는 테스트 패드(1개당 약 100μ㎡)에 의한 칩 싸이즈의 제한을 가져오게 되고, 테스트를 위한 별도의 프로브 카드 제작이 불가피하다.

또한 패키지 레벨에서는 웨이퍼 레벨에서와 같은 방법으로 번인 테스트 하기에는 여러 가지 문제점을 가진다는 것을 알 수 있다.

본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 테스트 패드를 사용하지 않고, 간단한 회로와 테스트 프로그램만으로 패키지 레벨에서도 웨이퍼 레벨과 동일하게 번인 테스트를 할 수 있는 패키지 레벨 번인 테스트가 용이한 반도체 메모리 장치를 제공하는 데 있다.

상기의 목적을 달성하기 위한 본 발명은 제1외부 입력 핀을 통하여 입력되는 입력 신호와 제2외부 입력핀을 통하여 입력되는 기준 전압 신호에 의해 메모리 장치를 번인 모드로 상태 전환하기 위한 번인 모드 셋팅 신호를 출력하는 번인 모드 설정부; 상기 번인 모드 설정부에서 번인 모드로 설정된 후 상기 입력 신호의 다소 지연된 신호와 상기 입력 신호의 반전된 신호에 의해 상기 메모리 장치의 워드 라인을 선택하기 위한 번인 로우 어드레스 스트로브 신호를 출력하는 번인 로우 어드레스 스트로브 신호 발생부; 및 상기 번인 모드 설정부에서 번인 모드로 설정된 후 상기 번인 모드 셋팅 신호와 상기 입력 신호에 의해 정상 동작에서는 정상적인 출력신호를 외부 출력핀에 출력하고 번인 모드에서는 칼럼 라인을 선택하기 위한 번인 칼럼 어드레스 스트로브 신호를 출력하는 번인 칼럼 어드레스 스트로브 신호 발생부를 구비한 것을 특징으로 한다.

또한 상기의 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 패키지 레벨에서 번인 테스트 방법은 제1외부 입력핀을 통한 입력 신호가 하이 레벨 상태를 유지하는 상태에서 제2외부 입력핀을 통하여 입력되는 기준 신호를 일정 레벨 이하로 다운시키는 단계; 상기 기준 신호가 일정 레벨 이하로 떨어지면 상기 기준 신호에 응답하는 회로를 통한 인에이블 신호에 의해 인에이블되어 상기 제1외부 입력핀을 통하여 입력되는 신호에 의해 상기 메모리 장치를 번인 모드 상태로 전환시키는 모드 셋팅신호를 출력하는 단계; 상기 번인 모드 셋팅 신호에 의해 제어되고, 상기 제1외부 입력핀을 통하여 입력되는 번인시의 로우 어드레스 스트로브 신호를 통해 선택된 번인시의 로우 어드레스 스트로브 신호를 발생하는 단계; 및 정상 모드에서는 상기 제1외부 입력핀을 통하여 입력되는 신호를 출력하며, 번인 모드에서는 상기 제1외부 입력핀을 통하여 입력되는 신호에 관계없이 외부 출력핀으로 출력되는 신호에 의해 선택된 칼럼 어드레스 스트로브 신호를 발생하는 단계를 구비한 것을 특징으로 한다.

이하 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 설명한다.

제2도는 번인 모드 셋팅을 위하여 각 외부 입력핀에 입력되는 신호 파형을 보인 파형도와 각 신호 파형의 AC/DC 파라미터를 보인 표로서, 번인 테스트를 하고자 할때, 입력 신호(SIN)가 하이를 유지하는 동안 기준 전압(VREF)이 0.6V 이하로 떨어지는 타이밍을 선행하여 번인 모드 셋팅 신호를 출력하도록 함으로서 모든 정상 동작을 멈추도록 하고, 번인 테스트에 필요한 신호를 인에이블 할 수 있는 상태로 메모리 장치를 셋팅시킨다.

제3도는 번인 테스트 모드에서 이용하는 핀의 할당표로서, 데이타 입력 신호가 인가되는 외부 입력핀(PINin)과 데이타 출력신호를 출력하는 외부 출력핀(PINout)이 번인 모드시에 사용됨을 나타냈다. 그리고 데이타 출력핀(PINout)에 번인시의 칼럼어드레스 스트로브 신호(BICAS)를 받아들여 칼럼라인 인에이블 신호(COLCYC)가 출력됨을 나타냈으며, 데이타 입력핀(PINin)에 번인시의 로우 어드레스 스트로브 신호(BIBRINT)를 받아들여 워드라인 인에이블 신호(BRINT)를 발생함을 나타낸 표이다.

제4도는 본 발명에 따른 패키지 레벨 번인 테스트가 용이한 반도체 메모리 장치의 번인 모드 셋팅 신호 및 로우 어드레스 스트로브 신호 발생기의 개요도로서, 번인 모드 셋팅 신호 발생기(110)와 로우 어드레스 스트로브 신호 발생기(120)의 두부분으로 구분할 수 있다.

상기 번인 모드 셋팅 신호 발생기(110)는 리셋 신호(RESET)를 인버팅하는 제1인퍼터와(i1)와, 데이타 입력 신호(SIN)를 인버팅하는 제2인버터(i2)와, 기준 전압(LOWVREF)에 의해 인에이블 신호를 출력하는 제1구동부(102)와, 상기 인에이블 신호에 의해 인에이블 되고, 상기 제1인버터(i1)를 통하여 출력되는 신호에 의해 언리셋(UNRESET) 상태가 되고, 상기 입력신호(SIN)를 래치하여 출력하는 제1래치부(104)와 상기 제1래치부(104)의 출력 신호를 인버팅하여 출력하는 제3인버터(i3)와, 상기 제3인버터(i3)의 출력 신호를 인버팅하여 번인 모드 셋팅 신호(BIMODE)를 출력 단자에 출력하는 제4인버터(i4)로 구성한다.

상기 로우 어드레스 스트로브 신호 발생기(120)는 상기 입력 신호(SIN)를 인버팅하여 출력하는 제5인버터(i5)와, 상기 번인 모드 셋팅 신호 발생기(110)의 제3인버터(i3)의 출력 신호에 의해 상기 제5인버터(i5)의 출력 신호를 게이팅하는 제1낸드 게이트(ND1) 및 상기 제1낸드 게이트(ND1)의 출력 신호를 인버팅하여 번인시의 로우 어드레스 스트로브 신호(BIBRINT)를 발생하는 제6인버터(i6)로 구성된다.

제5도는 칼럼 어드레스 스트로브 신호 발생기의 개요도로서, 상기 번인 모드 셋팅 신호(BIMODE)에 따라 상기 입력 신호(SIN)를 필요로하는 신호로 게이팅하는 제2낸드 게이트(ND2)와, 상기 번인 모드 셋팅 신호에 응답하여 제2낸드 게이트(ND2)의 출력 신호 또는 번인 모드 셋팅 신호를 출력하는 멀티플렉서(MUX)와, 전원단자(132)와 외부 출력 단자(134) 사이에 연결되고, 상기 제2낸드 게이트(ND2)의 출력 신호에 응답하는 제1트랜지스터(Q1)와, 상기 외부 출력 단자(134)와 접지 사이에 연결되고 상기 멀티플렉서(MUX)의 출력 신호에 응답하는 제2트랜지스터(Q2)와, 상기 번인 모드 셋팅 신호(BIMODE)에 의해 인에이블되고, 상기 외부 출력 단자(134)에 출력되는 신호에 의해 번인시의 칼럼 어드레스 스트로브 신호(BICAS)를 출력하는 번인 버퍼(BIBUF)로 구성된다.

또한 제 6-a,b,c도는 제4도 및 제5도에 있는 래치, 번인 버퍼, 먹스 블록들의 자세한 논리 회로도를 나타낸다.

상기와 같은 구성으로 먼저 리셋 신호(RESET)는 파워 업 후 상기 제1인버터(i1)를 통하여 로우 상태를 유지하게 하며, 그로인해 상기 래치부(104)는 언리셋 상태가 된다. 그 후 외부 데이타 입력핀을 통하여 입력 신호(SIN)가 하이 상태를 유지하는 동안 기준 신호 입력핀을 통하여 기준 전압(VREF)이 0.6V 이하로 다운되는 상기 테스트 프로그램을 수행하도록 한다. 그리하면 상기 제1구동부(102)에서는 상기 0.6V 이하의 기준 신호(LOWVREF)에 응답하여 상기 래치부(104)를 인에이블 시키는 신호를 출력하고, 상기 래치부(104)에서는 상기 데이타 입력핀을 통한 입력 신호(SIN)의 반전된 신호를 래치한 후 출력하여 상기 제3 및 제4인버터(i3,i4)를 통하여 메모리 장치를 번인 모드로 전환하기 위한 번인 모드 셋팅 신호(BIMODE)를 출력하도록 한다.

여기에서 상기 번인 모드 셋팅 신호(BIMODE)에 의해 모드 설정이 끝나면 데이타 입력핀(PINin)에 입력되는 입력 신호(SIN)는 필요가 없게되므로, 상기 데이타 입력핀(PINin)을 이용하여 번인 모드시의 로우 어드레스 스트로브 신호(BIBRINT)를 발생하도록 한다.

또한 외부 출력핀(PINout)은 번인 모드에서 어떠한 동작도 하지 않으므로 이를 이용하여 번인 모드시의 칼럼 어드레스 스트로브 신호(BICAS)를 발생하도록 한다.

즉, 본 발명에서는 외부 입력핀을 사용하여 각 신호를 발생하므로, 웨이퍼 레벨에서와 같은 동일한 프로그램을 번인 테스트를 할 수 있다.

따라서 본 발명은 테스트 패드를 사용하지 않고, 간단한 회로와 테스트 프로그램만으로 웨이퍼 레벨에서와 같이 패키지 레벨에서 번인 테스트를 할 수 있으므로, 칩싸이즈의 레이아웃 측면에서 300μ㎡ 이상을 줄일 수 있고, 웨이퍼 레벨에서 번인 테스트를 위한 프로브 카드의 제작이 필요없게 되었으며, 패키지 레벨에서 번인 테스트시 웨이퍼 레벨에서와 동일한 프로그램으로 테스트를 할 수 있어 테스트시간의 측면에서 한 로우 당 56ns의 시간을 줄일 수 있게되어 하나의 칩 테스트를 하는데 16M Rambus DRAM의 경우에 1024 ROW로 하면 대략 1024*56ns의 시간을 줄일 수 있는 효과가 있다.

Claims

제1외부 입력 핀을 통하여 입력되는 입력 신호와 제2외부 입력핀을 통하여 입력되는 기준 전압 신호에 의해 메모리 장치를 번인 모드로 상태 전환하기 위한 번인 모드 셋팅 신호를 출력하는 번인 모드 설정부; 상기 번인 모드 설정부에서 번인 모드로 설정된 후 상기 입력 신호의 다소 지연된 신호와 상기 입력 신호의 반전된 신호에 의해 상기 메모리 장치의 워드 라인을 선택하기 위한 번인 로우 어드레스 스트로브 신호를 출력하는 번인 로우 어드레스 스트로브 신호 발생부; 및 상기 번인 모드 설정부에서 번인 모드로 설정된 후 상기 번인 모드 셋팅 신호와 상기 입력 신호에 의해 정상 동작에서는 정상적인 출력 신호를 외부 출력핀에 출력하고 번인 모드에서는 칼럼 라인을 선택하기 위한 번인 칼럼 어드레스 스트로브 신호를 출력하는 번인 칼럼 어드레스 스트로브 신호 발생부를 구비한 것을 특징으로 하는 패키지 레벨 번인 테스트가 용이한 반도체 메모리 장치.
제1항에 있어서, 상기 번인 모드 설정부는 입력 신호가 일정 상태를 유지하고, 기준 전압이 일정 레벨 이하로 변환하는 시점에 기준 전압에 의해 인에이블 신호를 출력하는 제1구동부; 상기 제1구동부의 출력 신호에 의해 인에이블되고, 리셋 신호의 반전된 신호에 의해 언리셋 상태를 유지하며, 상기 입력 신호의 반전된 신호를 래치하여 출력하는 제1래치부; 및 상기 제1래치부의 출력 신호를 버퍼링하여 출력하는 버퍼 수단을 구비한 것을 특징으로 하는 패키지 레벨 번인 테스트가 용이한 반도체 메모리 장치.
제1항에 있어서, 상기 번인 로우 어드레스 스트로브 신호 발생부는 상기 입력 신호를 인버팅하는 제1인버터; 상기 번인 모드 설정부에서 상기 입력 신호의 다소 지연된 신호에 따라 상기 제1인버터의 출력 신호를 필요로 하는 신호로 게이팅하는 제1게이트 수단; 및 상기 제1게이트 수단의 출력 신호를 인버팅하여 출력 단자에 출력하는 제2인버터를 구비한 것을 특징으로 하는 패키지 레벨 번인 테스트가 용이한 반도체 메모리 장치.
제1항에 있어서, 상기 칼럼라인 구동부는 상기 번인 모드 셋팅 신호에 따라 상기 입력 신호를 필요로하는 신호로 게이팅하는 제2게이트 수단; 상기 번인 모드 셋팅 신호에 응답하여 제2게이트 수단의 출력 신호 또는 번인 모드 셋팅 신호를 출력하는 멀티플렉서; 상기 제1게이트 수단의 출력 신호에 응답하여 외부 출력단자에 전원 전압을 공급하는 풀 업 수단; 상기 외부 출력 단자와 접지 사이에 연결되고, 상기 멀티플렉서의 출력 신호에 응답하여 상기 외부 출력 단자의 전위를 접지 단위로 다운시키는 풀 다운 수단; 및 상기 번인 모드 셋팅 신호에 의해 인에이블되고, 상기 외부 출력 단자에 출력되는 신호에 의해 칼럼 라인 구동 신호를 출력하는 번인 버퍼를 구비한 것을 특징으로 하는 패키지 레벨 번인 테스트가 용이한 반도체 메모리 장치.
반도체 메모리 장치의 패키지 레벨 번인 테스트를 하는 방법에 있어서, 제1외부 입력핀을 통한 입력 신호가 하이 레벨 상태를 유지하는 상태에서 제2외부 입력핀을 통하여 입력되는 기준 신호를 일정 레벨 이하로 다운시키는 단계; 상기 기준 신호가 일정 레벨 이하로 떨어지면 상기 기준 신호에 응답하는 회로를 통한 인에이블 신호에 의해 구동되어 상기 제1외부 입력핀을 통하여 입력되는 신호에 의해 상기 메모리 장치를 번인 모드 상태로 전환시키는 모드 셋팅 신호를 출력하는 단계; 상기 번인 모드 셋팅 신호에 의해 제어되고, 상기 제1외부 입력핀을 통하여 입력되는 번인시의 로우 어드레스 스트로브 신호를 통해 선택된 번인시의 로우 어드레스 스트로브 신호를 발생하는 단계; 및 정상 모드에서는 상기 제1외부 입력핀을 통하여 입력되는 신호를 출력하며, 번인 모드에서는 상기 제1외부 입력핀을 통하여 입력되는 신호에 관계없이 외부 출력핀으로 출력되는 신호에 의해 선택된 칼럼 어드레스 스트로브 신호를 발생하는 단계를 구비한 것을 특징으로 하는 반도체 메모리장치의 패키지 레벨 번인 테스트 방법.