JP2001004712A - メモリ混載半導体集積回路装置及びそのテスト方法 - Google Patents

メモリ混載半導体集積回路装置及びそのテスト方法

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JP2001004712A JP11175783A JP17578399A JP2001004712A JP 2001004712 A JP2001004712 A JP 2001004712A JP 11175783 A JP11175783 A JP 11175783A JP 17578399 A JP17578399 A JP 17578399A JP 2001004712 A JP2001004712 A JP 2001004712A
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Abstract

(57)【要約】 【課題】 テスト時間を可及的に短くすることを可能に
する。 【解決手段】 ロジック部３と、ロジック部と同一半導
体基板上に混載されるメモリマクロ５と、テストコマン
ドまたはテストデータからなるテスト信号を入力するた
めのテスト入力端子２０と、テストコマンドに基づいて
出力切換信号１５とメモリマクロをテスト動作させるた
めのテスト信号１７ａとを発生するテスト信号発生器１
４と、テスト信号によってテスト動作したメモリマクロ
の出力１７ｂおよびテストデータのうちの一方を、出力
切換信号に応じて選択して出力するスイッチ回路１６
と、を有するテスト回路１０と、スイッチ回路の出力を
受け、外部に出力するテスト出力端子２１と、を備えた
ことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリとロジック
部が１つのチップに混載されたメモリ混載半導体集積回
路装置及びそのテスト方法に関する。
【０００２】
【従来の技術】近年、ＡＳＩＣ（Application Specific
Integrated Circuit)やマイクロプロセッサ等のロジッ
ク部に大規模メモリマクロを混載した半導体集積回路装
置が種々提案されている。この種のメモリ混載ＬＳＩに
おいて、メモリマクロの通常動作は、ロジック部からの
信号により制御され、たとえばロジック部から読み出し
命令が出されると、メモリマクロは選択されたアドレス
のデータをロジック部に出力する。同様にロジック部か
らの書き込み命令が入力されると、命令と同時に入力さ
れるデータが選択されたメモリマクロのアドレスに書き
込まれる。この種のメモリ混載ＬＳＩにおいて、メモリ
マクロのテストを行うには２つの方法がある。１つは専
用のテスト回路を設けることなく、ロジック部を介して
メモリマクロを動作制御してテストを行う方式であり、
もう１つは専用のテスト回路を内蔵し、テスト用入力出
力パッドを設けてロジック部とは無関係にテストを行う
という方式である。前者は大規模メモリマクロではベク
ター長が長くなることから、実用的でなく、一般的に後
者のテスト方式が用いられる。
【０００３】専用のテスト回路が設けられた従来のメモ
リ混載半導体集積回路装置の第１の例の構成を図２６に
示す。この第１の従来例のメモリ混載半導体集積回路装
置１００は、ゲートアレイあるいはスタンダードセルに
より構成されるロジック部３と、メモリマクロ５と、メ
モリマクロ５の動作特性を評価するテスト回路１１０
と、を備えている。なお、このメモリ混載半導体集積回
路装置１００にはｎ個の端子からなるテスト入力端子群
２０と、ｍ個の端子からなるテスト出力端子群２１とを
有するＩ／Ｏ部２が周辺に設けられている。
【０００４】テスト回路１１０はテスト信号発生器１４
０を備えている。テスト信号発生器１４０は、テスタ
（図示せず）からｎビットのテストコマンドが入力され
るテスト入力端子群２０に、テスト入力配線２３を介し
て接続されるとともに、ｍビットのテストデータを出力
するためにテスト出力配線２４を介してテスト出力端子
群２１に接続されている。そしてこのテスト信号発生器
１４０は上記テストコマンドをデコードしてメモリマク
ロ５をテスト動作させるためのテスト信号１７ａを発生
する。
【０００５】メモリマクロ５は一般に図２７に示すよう
に、メモリセルアレイ７１、カラムアドレスデコーダ７
２、およびロウアドレスデコーダ７４からなるメモリ７
０を複数組、備えている。そして上記テスト信号１７ａ
がメモリマクロ５内のテストすべきメモリセルアレイ７
１に入力されると、このメモリセルアレイ７１からｍビ
ットのテストデータ出力１７ｂがテスト回路１５０に出
力される。このテストデータ出力１７ｂはテスト回路１
５０およびテスト出力配線２４を介してテスト出力端子
群２１に出力される。そして、このテスト出力端子群２
１に出力されたテストデータ出力に基づいてテスタ（図
示せず）がパス・フェイルを判断する。
【０００６】なお、メモリマクロ５は、テスト信号１７
ａを受けるための端子およびテストデータ出力１７ｂを
出力するための端子の他に、通常動作における入力１８
ａを受けるための端子およびデータ出力１８ｂを出力す
るための端子を有している。
【０００７】次にメモリ混載半導体集積回路装置の第２
の従来例を図２８に示す。この第２の従来例のメモリ混
載半導体集積回路装置は図２６に示す第１の従来例のメ
モリ混載半導体集積回路装置のテスト回路１１０をテス
ト回路１１０Ａに置換えるとともにＩ／Ｏ部（図示せ
ず）にテストクロック入力端子２２を設けた構成となっ
ている。
【０００８】テスト回路１１０Ａは、クロックに同期し
てｎビットのテストコマンドを取込むフリップフロップ
回路１２と、フリップフロップ回路１２の出力をデコー
ドしてメモリマクロ５をテスト動作させるためのテスト
信号を発生するテスト信号発生器１４０とを備えてい
る。なお、図面上では１個のフリップフロップ回路１２
しか示していないが実際はｎ個のフリップフロップ回路
が設けられている。
【０００９】テスタ４０から出力されるテストコマンド
はリード配線４２、プローブカード針４３、テスト入力
端子群２０、およびテスト入力配線２３を介してフリッ
プフロップ１２に入力される。またテスタ４０から出力
されるテストクロックはリード配線４２、プローブカー
ド針４３、テストクロック入力端子２２、およびテスト
クロック配線２５を介してフリップフロップ回路１２に
入力されるとともにメモリマクロ５にクロック入力１７
ｃとして入力される。
【００１０】なお、メモリマクロ５から出力されるｍビ
ットのテストデータ出力１７ｂはテスト回路１１０Ａ、
テスト出力配線２４を介してテスト出力端子群２１に出
力される。
【００１１】この第２の従来例のメモリ混載半導体集積
回路装置のウェハーテストは次のようにして行われる。
まず、プローブカード針４３をテスト入力端子群２０、
テスト出力端子群２１、およびテストクロック入力端子
２２に接続する。その後、テスタ４０からテストコマン
ドをテスト入力端子群２０に入力するとともにテストク
ロックをテストクロック入力端子２２に入力する。
【００１２】すると、テスト入力端子群２０に入力され
たテストコマンドはテストクロック入力端子２２に入力
されたテストクロックに同期してフリップフロップ回路
１２に取込まれる。そして上記テストクロックに同期し
てフリップフロップ回路１２から出力され、取込みテス
トコマンドとなる。この取込みテストコマンドはテスト
信号発生器１４０においてデコードされてメモリマクロ
５をテスト動作させるためのテスト信号１７ａとなりメ
モリマクロ５に送られる。その後メモリマクロ５からｍ
ビットのテストデータ出力１７ｂがテスト回路１１０
Ａ、テスト出力配線２４を介してテスト出力端子群２１
に出力される。そしてこのテスト出力端子群２１に出力
されたテストデータ出力１７ｂはプローブカード針４
３、リード配線４２を介してテスタ４０に送られる。こ
のテストデータ出力１７ｂに基づいてテスタ４０によっ
てパス・フェイルが判断される。
【００１３】なおこの第２の従来例のメモリ混載半導体
集積回路装置においてはテスト入力配線２３、テスト出
力配線２４、およびテストクロック入力配線２５の長さ
と容量は製品毎に異なっている。
【００１４】
【発明が解決しようとする課題】上述のように構成され
た第１の従来のメモリ混載半導体集積回路装置において
は、テスト入力端子群２０からメモリマクロ５の入力端
までに不良があるか、またはメモリマクロ５の出力端か
らテスト出力端子群２１までに不良があったときにテス
トを行っても、メモリマクロ５内に不良があるのか、そ
れともテスト経路（例えば、テスト入力マクロ外配線２
２およびテスト回路１１０）に不良があるのかを同定す
ることができず、解析に多大な時間を費やしてしまい、
テストに多大な時間がかかるという問題がある。
【００１５】また、上記第１の従来例においては、テス
ト入力端子群２０からテスト回路１１０までのテスト入
力配線２３の各々の配線長が、異なる場合が生じる可能
性があり、これにより、配線容量がテスト入力配線２３
の各々で異なって各テストコマンドがテスト信号発生器
１４０に入力するまでに各テストコマンド間でスキュー
が生じてしまい、テスト回路が誤動作するという問題が
あった。
【００１６】また、上記第２の従来例においては、テス
ト入力配線２３、テスト出力配線２４、およびテストク
ロック入力配線の長さが、製品毎に違っているため、テ
ストする際には１品種毎にキャリブレーションを行う必
要がある。このキャリブレーションを行うためには、動
作が安定したチップが必要であるか、または内部波形を
観測する必要があり、テストに多大な時間がかかるとい
う問題があった。
【００１７】また、上記第２の従来例においては、テス
ト信号発生器１４０の前段にフリップフロップ１２が設
けられているのでテストコマンドをクロックに同期して
取込むことが可能となり、各テストコマンド間でスキュ
ーが生じるという問題がなくなるが、メモリマクロ５の
評価を行うときにメモリマクロ５の入力のタイミングを
変えて評価することができないという問題が生じる。
【００１８】本発明は上記事情を考慮してなされたもの
であって、第１の目的はテスト時間を可及的に短くする
ことのできるメモリ混載半導体集積回路装置を提供する
ことにある。
【００１９】また第２の目的はテスト回路が誤動作する
のを可及的に防止することのできるメモリ混載半導体集
積回路装置を提供することにある。
【００２０】また第３の目的は、メモリマクロの入力の
タイミングを変えてテストすることのできるメモリ混載
半導体集積回路装置を提供することにある。
【００２１】
【課題を解決するための手段】本発明によるメモリ混載
半導体集積回路装置の第１の態様は、ロジック部と、前
記ロジック部と同一半導体基板上に混載されるメモリマ
クロと、テストコマンドまたはテストデータからなるテ
スト入力信号を入力するためのテスト入力端子と、前記
テストコマンドに基づいて出力切換信号と前記メモリマ
クロをテスト動作させるためのテスト信号とを発生する
テスト信号発生器と、前記テスト信号によってテスト動
作した前記メモリマクロの出力および前記テストデータ
のうちの一方を、前記出力切換信号に応じて選択して出
力するスイッチ回路と、を有するテスト回路と、前記ス
イッチ回路の出力を受け、外部に出力するテスト出力端
子と、を備えたことを特徴とする。
【００２２】なお、前記スイッチ回路は、前記出力切換
信号に応じて、前記メモリマクロの出力、前記テスト入
力信号、第１の所定値、および第２の所定値のうちの一
つを選択して出力するように構成しても良い。
【００２３】なお、前記テスト回路は、前記テスト入力
端子を介して送られてくる前記テスト入力信号をクロッ
ク信号に同期して取込み、この取込んだ信号を前記クロ
ック信号に同期して出力する同期取込み回路を有し、前
記テスト信号発生器は前記同期取込み回路の出力を受
け、前記スイッチ回路は前記出力切換信号に応じて前記
メモリマクロの出力および前記同期取込み回路の出力の
うちの一方を選択して出力するように構成しても良い。
【００２４】なお、前記同期取込み回路はＤ型フリップ
フロップであることが好ましい。
【００２５】また本発明によるメモリ混載半導体集積回
路装置の第２の態様は、ロジック部と、前記ロジック部
と同一半導体基板上に混載されるメモリマクロと、テス
トコマンドまたはテストデータからなるテスト入力信号
を入力するためのテスト入力端子と、前記テスト入力端
子を介して入力されるテスト入力信号を、制御信号に応
じて、クロック信号に同期して取込み出力するかまたは
直ちに取込んで直ちに出力するタイミング調整回路と、
前記タイミング調整回路を介して送られてくる前記テス
トコマンドに基づいて前記メモリマクロをテスト動作さ
せるためのテスト信号を発生するテスト信号発生器と、
を有するテスト回路と、前記テスト信号によってテスト
動作した前記メモリマクロの出力を受け、外部に出力す
るテスト出力端子と、を備えたことを特徴とする。
【００２６】なお、前記テスト信号発生器は、前記テス
トコマンドに基づいて出力切換信号を発生するとともに
前記メモリマクロにテスト信号を発生し、前記テスト回
路は、前記メモリマクロの出力および前記タイミング調
整回路の出力のうちの一方を前記出力切換信号に応じて
選択し、前記テスト出力端子に出力するスイッチ回路を
更に備えるように構成しても良い。
【００２７】なお、前記タイミング調整回路は、前記テ
スト入力端子を介して送られてくる信号を前記クロック
信号に同期して取込み、この取込んだ信号を前記クロッ
ク信号に同期して出力する同期取込み回路と、前記テス
ト入力端子を介して送られてくる信号と前記同期取込み
回路の出力の一方を前記制御信号に基づいて選択し、出
力するスイッチ手段と、を備えているように構成しても
良い。
【００２８】なお、前記同期取込み回路はリセット機能
付きＤ型フリップフロップであり、前記スイッチ手段
は、前記テスト入力端子を介して送られてくる信号と前
記制御信号とを受けるＯＲゲートと、このＯＲゲートの
出力と前記Ｄ型フリップフロップの出力を受けるＡＮＤ
ゲートとを備えるように構成しても良い。
【００２９】なお、前記制御信号が入力されるための制
御信号入力端子を更に備えるように構成しても良い。
【００３０】なお、前記テスト信号発生器は特定のテス
トコマンドに基づいて前記制御信号を発生する手段を更
に備えているように構成しても良い。
【００３１】なお、前記テスト入力端子と前記テスト回
路との間にテスト入力配線が設けられており、前記テス
ト入力端子から前記テスト入力配線を介して送られてく
る前記テストデータが前記テスト入力配線の配線遅延の
影響を受けないように前記スイッチ回路に入力するよう
に構成されていても良い。
【００３２】なお、前記テストデータは前記テスト入力
配線から直接前記スイッチ回路に送られるように構成さ
れていても良い。
【００３３】なお、前記テストデータは前記テスト入力
配線からバッファを介して前記スイッチ回路に送られる
ように構成されていても良い。
【００３４】本発明によるメモリ混載半導体集積回路装
置のテスト方法の第１の態様は、テストコマンドを前記
テスト入力端子に前記出力切換信号を活性化するステッ
プと、次に、テストデータを前記テスト入力端子に入力
するステップと、前記スイッチ回路から出力されるデー
タを前記テスト出力端子を介して受信し、この受信した
データと前記テストデータと比較するステップと、を備
えたことを特徴とする。
【００３５】また本発明によるメモリ混載半導体集積回
路装置のテスト方法の第２の態様は、テストコマンドを
前記テスト入力端子に入力し、前記出力切換信号を活性
化するステップと、次に、確実に入力され得るタイミン
グで前記テスト入力端子にテストデータを入力するステ
ップと、前記テストデータの前記テスト入力端子に入力
するタイミングを変えて、前記テストデータを前記テス
ト入力端子に入力することを繰返すステップと、前記ス
イッチ回路から出力されるデータを前記テスト出力端子
を介して受信し、この受信したデータに基づいて、前記
テスト入力端子に入力される信号のセットアップ時間ま
たはホールド時間を決定するステップと、を備えたこと
を特徴とする、なお、前記決定されたセットアップ時間
またはホールド時間を有する信号を前記テスト入力端子
に入力して前記メモリマクロのテストをするステップを
更に備えるように構成しても良い。
【００３６】また本発明によるメモリ混載半導体集積回
路装置のテスト方法の第３の態様は、活性化した制御信
号を前記タイミング調整回路に入力するステップと、テ
ストコマンドを前記テスト入力端子に入力し、前記出力
切換信号を活性化するステップと、次ぎに、確実に入力
され得るタイミングで前記テスト入力端子にテストデー
タを入力するステップと、前記テストデータの前記テス
ト入力端子に入力するタイミングを変えて、前記テスト
データを前記テスト入力端子に入力することを繰返すス
テップと、前記スイッチ回路から出力されるデータを前
記テスト出力端子を介して受信し、この受信したデータ
に基づいて、前記テスト入力端子に入力される信号のセ
ットアップ時間またはホールド時間を決定するステップ
と、を備えたことを特徴とする。
【００３７】なお、前記決定されたセットアップ時間ま
たはホールド時間に基づいて修正されたセットアップ時
間またはホールド時間を求めるステップと、前記制御信
号を非活性状態にして前記修正されたセットアップ時間
またはホールド時間を有する信号を前記テスト入力端子
に入力し、この信号を前記タイミング調整回路に直ちに
取込ませた後、直ちに出力させることによりテストを行
うステップと、を更に備えるように構成しても良い。
【００３８】
【発明の実施の形態】（第１の実施の形態）本発明によ
るメモリ混載半導体集積回路装置の第１の実施の形態の
構成を図１に示す。この第１の実施の形態のメモリ混載
半導体集積回路装置１は、ゲートアレイあるいはスタン
ダードセルにより構成されるロジック部３と、メモリマ
クロ５と、メモリマクロ５の動作特性を評価するテスト
回路１０と、を備えている。なお、このメモリ混載半導
体集積回路装置１にはｎ個のテスト入力端子からなるテ
スト入力端子群２０およびｍ個のテスト出力端子からな
るテスト出力端子群２１を有するＩ／Ｏ部２が設けられ
ている。
【００３９】テスト回路１０はテスト信号発生器１４
と、スイッチ回路１６とを備えている。テスト信号発生
器１４は、テスト入力配線２３を介してテスト入力端子
群２０に接続される。そしてこのテスト信号発生器１４
は図示しないテスタからテスト入力端子群２０およびテ
スト入力配線２３を介して送られてきたｎビットのテス
トコマンドをデコードして、メモリマクロ５をテスト動
作させるための信号すなわちテスト信号１７ａ及び活性
化された入力出力接続信号（出力切換信号）１５を発生
する。なお、テスト信号発生器１４は、テストコマンド
をデコードしないでテストコマンドをテスト信号として
出力するように構成しても良い。
【００４０】なお、テスト信号１７ａがメモリマクロ５
に入力されると、メモリマクロ５からｍビットのテスト
データ出力１７ｂが出力される。
【００４１】スイッチ回路１６はテスト信号発生器１４
から活性化された入力出力接続信号１５を受信したとき
にはテスト入力端子群２０およびテスト入力配線２３を
介して送られてくるテストコマンドを選択する。上記活
性化された入力出力接続信号１５を受信しないとき、す
なわち入力出力接続信号が非活性状態のときにはメモリ
マクロ５から出力されるテストデータ出力１７ｂを選択
して出力する。スイッチ回路１６の出力はテスト出力配
線２４、テスト出力端子群２１を介して図示しないテス
タに送られ、パス・フェイルが判断される。
【００４２】なお、メモリマクロ５はテスト信号１７ａ
を受けるための端子およびテストデータ出力１７ｂを出
力するための端子の他に、通常動作における入力１８ａ
を受けるための端子および通常動作におけるデータ出力
１８ｂを出力するための端子を有している。
【００４３】次にこの第１の実施の形態のメモリ混載半
導体集積回路装置の動作を図２、図３を参照して説明す
る。説明を簡単にするため、テスト入力端子群２０に入
力される信号を２ビットの信号ＴＩ［０］，ＴＩ［１］
の信号とし、テスト出力端子群２１から出力される信号
を２ビットの信号ＴＯ［０］，ＴＯ［１］とする。
【００４４】まず図示しないテスタから、入力出力接続
信号１５を活性化するための入力出力接続命令を示す信
号ＴＩ［０］，ＴＩ［１］をテスト入力端子群２０に入
力する（図２の時刻ｔ１ 参照）。するとこの信号ＴＩ
［０］，ＴＩ［１］はテスト配線２３を介してテスト信
号発生器１４に送られ、このテスト信号発生器１４から
活性化された入力出力接続信号１５が出力される（図２
の時刻ｔ２ 参照）。この活性化された入力出力接続信
号１５をスイッチ回路１６が受信すると、スイッチ回路
１６はテスト入力端子群２０から入力された信号を選択
するように動作する。この状態で図示しないテスタから
テスト入力端子群２０にテストコマンドを示す信号ＴＩ
［０］，ＴＩ［１］を入力すると（図２の時刻ｔ３ 参
照）、この信号ＴＩ［０］，ＴＩ［１］はテスト入力配
線２３を介してスイッチ回路１６に入力され、スイッチ
回路１６からそのまま出力される。このスイッチ回路１
６の出力はテスト出力配線２４を介してテスト出力端子
群２１から出力される（図２の時刻ｔ４ 参照）。この
ときテスト入力配線２３、スイッチ回路１６、およびテ
スト出力配線２４のいずれかに欠陥がなければ、テスト
出力端子群２１から出力される信号ＴＯ［０］，ＴＯ
［１］は、ＴＯ［０］＝ＴＩ［０］かつＴＯ［１］＝Ｔ
Ｉ［１］となってテストコマンドに一致したものとな
る。欠陥がある場合は信号ＴＯ［０］，ＴＯ［１］の値
と対応する信号ＴＩ［０］，ＴＩ［１］の値とは異なる
ものとなる。最後に、図示しないテスタからリセット命
令を示す信号ＴＩ［０］，ＴＩ［１］をテスト入力端子
群２０に入力すると（図２の時刻ｔ ５ 参照）、テスト
信号発生器１４によって入力出力接続信号１５が非活性
状態にされる（図２の時刻ｔ６ 参照）。これにより入
力出力接続テストが終了する。
【００４５】メモリマクロ５をテストする場合は、入力
出力接続信号１５を活性化させないようなテストコマン
ドを用いて行えば良い。このようなテストコマンドがテ
スト入力端子群２０に入力されると、このテストコマン
ドはテスト信号発生器１４によってデコードされて、メ
モリマクロ５をテスト動作させるテスト信号１７ａとし
てメモリマクロ５に送られる。するとテストマクロ５か
らテスト結果を示すテストデータ出力１７ｂがメモリマ
クロ５からスイッチ回路１６、テスト出力配線２４を介
してテスト出力端子群２１に送られる。これによりメモ
リマクロ５に欠陥があるか否かを調べることができる。
【００４６】以上説明したように、本実施の形態によれ
ば、テスト入力配線２３を伝播するテスト入力信号を、
スイッチ回路１６およびテスト出力配線２４を介してテ
スト出力端子群２１から出力することができる。このた
め、メモリマクロ５に欠陥があるのかそれともメモリマ
クロ５以外のテスト回路１０および配線２３，２４に欠
陥があるのかの判別を迅速に行うことが可能となり、テ
ストの解析にかかる時間を可及的に短くすることができ
る。これによりテスト時間を可及的に短くすることがで
きる。
【００４７】また通常、テスト信号発生器１４、スイッ
チ回路１６、テスト入力配線２３、テスト出力配線２４
はコンピュータによって自動的に配置および配線され
る。
【００４８】このため、図１では直線として描かれた配
線は、実際には折れ曲がった配線である場合もある。更
に、ｎ本のテスト入力配線２３も全て同じ長さであると
は限らない。即ち、ｎ本のテスト入力配線２３のそれぞ
れが異なる配線遅延を有する場合もある。このため、配
線間でスキューが発生してしまう。しかし、本実施の形
態において、テスト入力配線２３の配線遅延によるスキ
ューの影響が無いような位置から、テスト入力配線２３
を伝播するテスト入力信号をスイッチ回路１６に入力す
るように構成している。すなわち、テスト入力配線２３
がテスト回路１０に入力して直ちにスイッチ回路１６に
入力されている。このため、スキューに起因したテスト
不良を防止することができるので、信頼性の高いテスト
を行うことが可能となる。このとき、テスト入力端子群
２０に入力されるテスト入力信号のタイミングを変えて
テストすることも可能となる。
【００４９】また、上記実施の形態においては上記テス
ト入力信号はテスト入力配線２３から直接スイッチ回路
１６に送られるように構成されている。しかし、上記テ
スト入力信号をテスト入力配線２３から、例えばバッフ
ァ（図示せず）等を介してスイッチ回路１６に送るよう
に構成しても良い。
【００５０】上記第１の実施の形態のメモリ混載半導体
集積回路装置のテストの手順を図３に示す。まず図３の
ステップＦ１に示すように上述した入力出力接続テスト
を行う。すなわち入力出力接続信号１５を活性化して入
力端子群２０または出力端子群２１からメモリマクロ５
までの間に不良があるか否かのテストを行う。このとき
不良が発見された場合（ＮＧの場合）は、上記メモリ混
載半導体集積回路装置（チップ）は不良品であるとし
て、テストを終了する。不良が発見されず、ＯＫの場合
は図３のステップＦ２に示すように通常のダイソートテ
スト、すなわち入力出力接続信号１５を非活性状態にし
てメモリマクロ５のテストを行う。このとき不良が発見
された場合（ＮＧの場合）は、不良品であるとしてテス
トを終了する。不良が発見されずＯＫの場合は良品とし
て例えば組立等の次の工程を行う。このようにすること
により、入力端子群２０または出力端子群２１からメモ
リマクロ５までの間に不良がある半導体集積回路装置
（チップ）をテストせずに済み、テスト時間を短縮する
ことができる。
【００５１】次に上記第１の実施の形態のメモリ混載半
導体集積回路装置にかかるスイッチ回路１６の第１の具
体例の構成を図４に示す。この具体例のスイッチ回路１
６は、テスト入力端子群２０に含まれるテスト入力端子
の数ｎとテスト出力端子群２１に含まれるテスト出力端
子の数ｍとの間に ｍ≦２ｎ≦２ｍ の関係がある場合に用いられる。
【００５２】この第１の具体例のスイッチ回路１６はｍ
個のマルチプレクサ１６ａ０ ，…１６ａｍ を有して
いる。今、テスト入力端子群２０に入力されるテストコ
マンドのｎ個のビット値をＴＩ［０］，…，ＴＩ［ｎ−
１］とし、メモリマクロ５から出力されるテストデータ
出力１７ｂのｍ個のビット値をＭＯ［０］，…，ＭＯ
［ｍ−１］とし、スイッチ回路１６から出力される信号
のｍ個のビット値をＴＯ［０］，…，ＴＯ［ｍ−１］と
する。マルチプレクサ１６ａｉ （ｉ＝０，…，ｎ−
１）はビット値ＴＩ［ｉ］を入力端子Ｅ１で受信し、ビ
ット値ＭＯ［ｉ］を入力端子Ｅ２で受信し、入力出力接
続信号１５をＳ端子で受信し、出力端子から信号ＴＯ
［ｉ］を出力する。そしてマルチプレクサ１６ａ
ｉ （ｉ＝０，…，ｎ−１）は上記入力出力接続信号１
５が活性状態のときには入力された２つのビット値ＴＩ
［ｉ］，ＭＯ［ｉ］のうちビット値ＴＩ［ｉ］を選択
し、非活性状態のときにはビット値ＭＯ［ｉ］を選択
し、この選択したビット値を信号ＴＯ［ｉ］として出力
するように構成されている。
【００５３】また、残りのマルチプレクサ１６ａ
ｉ （ｉ＝ｎ，…，ｍ−１）は、入力端子Ｅ１でビット
値ＴＩ［ｉ−ｎ］を受信し、入力端子Ｅ２でビット値Ｍ
Ｏ［ｉ］を受信し、Ｓ端子で入力出力接続信号１５を受
信し、出力端子から値ＴＯ［ｉ］を出力する。そしてこ
のマルチプレクサ１６ａｉ （ｉ＝ｎ，…，ｍ−１）は
上記入力出力接続信号１５が活性状態のときには入力さ
れた２つのビット値ＴＩ［ｉ−ｎ］，ＭＯ［ｉ］のうち
ビット値ＴＩ［ｉ］を選択し、非活性状態のときにはビ
ット値ＭＯ［ｉ］を選択し、この選択したビット値をＴ
Ｏ［ｉ］として出力するように構成されている。
【００５４】次にスイッチ回路１６の第２の具体例の構
成を図５に示す。このスイッチ回路１６は ｍ≦ｎ≦２ｍ である場合に用いられるものであって、ｍ個のマルチプ
レクサ１６ｂ０ ，…１６ｂｍ−１ を備えている。
【００５５】マルチプレクサ１６ｂｉ （ｉ＝０，…，
ｎ−ｍ−１）は、入力端子Ｅ１にビット値ＴＩ［ｉ］を
受け、入力端子Ｅ２にビット値ＴＩ［ｍ＋ｉ］を受け、
入力端子Ｅ３にビット値ＭＯ［ｉ］を受け、Ｓ端子に２
ビットの入力出力接続信号１５を受け、出力端子から値
ＴＯ［ｉ］を出力する。２ビットの入力出力接続信号１
５の各ビット値を１５［０］，１５［１］とすると、上
記マルチプレクサ１６ｂｉ （ｉ＝０，…，ｎ−１）
は、１５［０］が活性状態のとき（１５［０］＝
「Ｈ」）、ＴＩ＜ｉ＞を選択し、１５［１］が活性状態
のとき（１５［１］＝「Ｈ」）、ＴＩ［ｍ＋１］を選択
し、１５［０］および１５［１］が共に非活性状態のと
き（１５［０］＝１５［１］＝「Ｌ」）、ＭＯ［ｉ］を
選択し、この選択したビット値をＴＯ［ｉ］として出力
する。なお、１５［０］および１５［１］が共に「Ｈ」
となる状態は禁止されているものとする。
【００５６】また、残りのマルチプレクサ１６ｂ
ｉ （ｉ＝ｎ−ｍ，…，ｍ−１）は、入力端子Ｅ１にビ
ット値ＴＩ［ｉ］を受け、入力端子Ｅ３にビット値ＭＯ
［ｉ］を受け、入力端子Ｅ２に任意の信号、例えばＴＩ
［ｉ］を受け、Ｓ端子に１５［０］，１５［１］からな
る２ビットの入力出力接続信号１５を受け、出力端子か
らビット値ＴＯ［ｉ］を出力する。そしてこのマルチプ
レクサ１６ｂｉ （ｉ＝ｎ−ｍ，…，ｍ−１）は１５
［０］が活性状態のとき、入力端子Ｅ１に入力されたビ
ット値を選択し、１５［１］が活性状態のとき、入力端
子Ｅ２に入力されたビット値を選択し、１５［０］およ
び１５［１］が共に非活性状態のとき、入力端子Ｅ３に
入力されたビット値を選択し、この選択されたビット値
をＴＯ［ｉ］として出力するように構成されている。
【００５７】次に第１の実施の形態のメモリ混載半導体
集積回路装置にかかるテスト信号発生器１４の具体的な
構成を図６に示す。説明を簡単にするためにテスト入力
端子群２０から送られてくるテストコマンドを示す信号
を３ビットの信号ＴＩ［０］，ＴＩ［１］，ＴＩ［２］
とする。そして、これらの信号ＴＩ［０］，ＴＩ
［１］，ＴＩ［２］をデコードして入力出力接続信号１
５を生成する機能のみを図６に示してある。すなわち、
テストコマンドをデコードしてテスト信号１７ａを得る
構成は図６では省略してある。
【００５８】この図６に示すテスト信号発生器１４はＮ
ＡＮＤゲート１４ａ，１４ｂと、ＲＳラッチ回路１４ｃ
とを備えている。ＲＳラッチ回路１４ｃはＳｎ 端子、
Ｒｎ 端子への入力信号が各々「Ｌ」，「Ｈ」のときＱ端
子から出力される信号は「Ｈ」となり、Ｓｎ 端子、Ｒ
ｎ 端子への入力信号が各々「Ｈ」，「Ｌ」のときはＱ
端子から出力される信号は「Ｌ」となり、Ｓｎ 端子、
Ｒｎ 端子への入力信号が各々「Ｈ」，「Ｈ」のときは
Ｑ端子から出力される信号は前の値が保持された信号と
なる。なおＳｎ 端子、Ｒｎ 端子への入力信号が各々
「Ｌ」，「Ｌ」となることは禁止されている。
【００５９】今、ＲＳラッチ回路１４ｃのＱ端子から出
力される入力出力接続信号１５を活性化するテストコマ
ンドはＴＩ［０］＝「Ｌ」，ＴＩ［１］＝「Ｈ」，ＴＩ
［２］＝「Ｌ」である。このテストコマンドがテスト信
号発生器１４に入力されると、ＮＡＮＤゲート１４ａの
出力は「Ｌ」でＮＡＮＤゲート１４ｂの出力は「Ｈ」と
なるからＲＳラッチ回路１４ｃから出力される入力出力
接続信号１５は活性化される。
【００６０】また、入力出力接続信号１５を非活性状態
に戻すテストコマンドはＴＩ［０］＝「Ｈ」，ＴＩ
［１］＝「Ｈ」，ＴＩ［２］＝「Ｌ」である。このテス
トコマンドがテスト信号発生器１４に入力されると、Ｎ
ＡＮＤゲート１４ａの出力は「Ｈ」でＮＡＮＤゲー１４
ｂの出力は「Ｌ」となるから、ＲＳラッチ回路１４ｃか
ら出力される入力出力接続信号１５は「Ｌ」となって非
活性状態にされる。
【００６１】（第２の実施の形態）次に本発明によるメ
モリ混載半導体集積回路装置の第２の実施の形態の構成
を図７に示す。この第２の実施の形態のメモリ混載半導
体集積回路装置は図１に示す第１の実施の形態のメモリ
混載半導体集積回路装置においてスイッチ回路１６をス
イッチ回路１６Ａに置換えた構成となっている。
【００６２】このスイッチ回路１６Ａには、次の４種類
の入力信号 ａ）テスト入力端子群２０を介して図示しないテスタか
ら入力されるテスト信号、 ｂ）「Ｈ」レベルを示す電源電圧Ｖｃｃ信号、 ｃ）「Ｌ」レベルを示す接地電圧ＧＮＤ信号、 ｄ）メモリマクロ５から送られてくるテストデータ出
力、 が入力される。そしてスイッチ回路１６Ａはテスト信号
発生器１４から送られてくる入力出力接続信号１５に応
じて上記４種類の入力の中から１種類の入力信号を選択
し、この選択した入力信号をテスト出力配線２４を介し
てテスト出力端子群２１に出力するように構成されてい
る。例えば、入力出力接続信号１５を３ビットの信号と
し、そのビット値を示す信号を１５［０］，１５
［１］，１５［２］とすると、信号１５［０］が活性状
態のときには、テスト入力端子群２０を介して入力され
たテスト信号が選択され、信号１５［１］が活性状態の
ときには電源電圧Ｖｃｃ信号が選択され、信号１５
［２］が活性状態のときには接地電圧ＧＮＤ信号が選択
され、３つの信号１５［０］，１５［１］，１５［２］
のいずれもが活性状態でないときにはメモリマクロ５か
ら出力されるテストデータ出力が選択されるように構成
されている。
【００６３】次にこの第２の実施の形態の動作を図８を
参照して説明する。説明を簡単にするため、テスト入力
端子群２０を介して入力されるテストコマンドは２ビッ
トの信号ＴＩ［０］，ＴＩ［１］とし、テスト出力端子
群２１から出力される信号を２ビットの信号ＴＯ
［０］，ＴＯ［１］と仮定する。図８に示すように時刻
ｔ０ に入力出力接続命令がテスト入力端子群２０に入力
されると、テスト信号発生器１４から出力される入力出
力接続信号１５のうち信号１５＜０＞が時刻ｔ１で活性
化される。その後、時刻ｔ２ でテスト入力端子２０を
介して図示しないテスタからテストデータが入力される
と、このテストデータがスイッチ回路１６によって選択
されて時刻ｔ３ でテスト出力端子群２１から出力され
る。このとき、テスト入力配線２３、テスト回路１０、
およびテスト出力配線２４に不良がなければ、テスト出
力端子群２１から出力されるＴＯ［０］，ＴＯ［１］
は、テスト入力端子群２０に入力された信号ＴＩ
［０］，ＴＩ［１］に各々一致することになる。
【００６４】これに反して例えば図８の時刻ｔ４ に示
すように信号ＴＯ［０］は入力された信号ＴＩ［０］一
致するが、信号ＴＯ［１］が、入力された信号ＴＩ
［１］に一致しない場合は、テスト入力配線２３、テス
ト回路１０、またはテスト出力配線２４のいずれかに不
良があることになる。この場合は、上記のうちのどれに
不良があるかを特定するために入力出力接続信号１５の
うちの１５［０］を非活性状態にするとともに信号１５
［１］を活性状態にするＶｃｃ出力命令をテスト入力端
子群２０に入力すると（時刻ｔ５ 参照）、テスト信号
発生器１４によって信号１５［０］は非活性状態にさ
れ、信号１５［１］は活性状態にされる（時刻ｔ６ 参
照）。すると、ＴＯ［０］，ＴＯ［１］は共に「Ｈ」レ
ベルになる（図８の時刻ｔ７ 参照）。
【００６５】次に接地出力命令をテスト入力端子群２０
に入力すると（時刻ｔ８ 参照）、テスト信号発生器１
４によって信号１５［１］は非活性状態にされ、信号１
５［２］は活性状態にされる（時刻ｔ９ 参照）。する
とＴＯ［０］，ＴＯ［１］は共に「Ｌ」レベルとなる
（図８の時刻ｔ１０参照）。次に上記入力出力接続テス
トを終了させるリセット命令をテスト入力端子群２０に
入力すると（時刻ｔ１１参照）、入力出力接続信号１５
が全て非活性状態にされ（時刻ｔ１２参照）、入力出力
接続テストが終了する。この場合、Ｖｃｃ出力命令、接
地出力命令が入力されたとき、すなわち上記命令を入力
するとき以外はテスト入力配線２３が用いられないとき
に不良が発見されず、テスト入力配線２３を介してテス
トデータ入力されたときに不良が発見されたため、欠陥
はテスト入力配線２３に欠陥があると推定されることに
なる。仮にテスト出力配線２４に欠陥があれば、Ｖｃｃ
出力命令または接地出力命令が入力されたときに不良が
発見されることになる。
【００６６】以上説明したことにより、テスト入力配線
２３およびテスト出力配線２４のうちのどちらに欠陥が
あるか否かを容易に調べることが可能となり、テスト解
析に要する時間を短縮することができる。これによりテ
スト時間を短くすることができる。
【００６７】更にこの第２の実施の形態も第１の実施の
形態と同様に、テスト入力配線２３を伝播するテスト入
力信号を、スイッチ回路１６Ａおよびテスト出力配線２
４を介してテスト出力端子群２１から出力することがで
きる。このため、メモリマクロ５に欠陥があるのかそれ
ともメモリマクロ５以外の部分に欠陥があるのかの判別
を迅速に行うことが可能となり、テスト解析に要する時
間を更に短縮することができる。
【００６８】また、第１の実施の形態で説明したと同様
に、テスト入力配線２３の配線遅延によるスキューの影
響が無いような位置から、テスト入力配線２３を伝播す
るテスト入力信号をスイッチ回路１６Ａに入力するよう
に構成している。すなわち、テスト入力配線２３がテス
ト回路１０に入力して直ちにスイッチ回路１６Ａに入力
されている。このため、スキューに起因したテスト不良
を防止することが可能となり、信頼性の高いテストを行
うことができる。
【００６９】またこのときテスト入力信号のタイミング
を変えてテストすることも可能である。
【００７０】また、第１の実施の形態で説明したと同様
にテスト入力配線２３からのテスト入力信号を、例えば
バッファ（図示せず）等を介してスイッチ回路１６Ａに
送るように構成しても良い。
【００７１】なお、第２の実施の形態においてメモリマ
クロをテストする場合は、第１の実施の形態の場合と同
様に入力出力接続信号１５を非活性状態にしてテスト入
力端子群２０にテストコマンドを入力して行う。
【００７２】（第３の実施の形態）次に本発明によるメ
モリ混載半導体集積回路装置の第３の実施の形態の構成
を図９に示す。この第３の実施の形態のメモリ混載半導
体集積回路装置は、図１に示す第１の実施の形態のメモ
リ混載半導体集積回路装置において、クロックに同期し
て動作するフリップフロップ回路１２を新たに設けた構
成となっている。このフリップフロップ回路１２は図面
上では１個しか示されていないがテスト入力端子の数に
等しい個数だけ設けられている。そしてこのフリップフ
ロップ回路１２はテスタ４０からリード配線４２、プロ
ーブカード針４３、テストクロック入力端子２２、およ
びテストクロック入力配線２５を介して送られてくるテ
ストクロックに同期して、テストコマンドまたはテスト
データを取込み、テスト信号発生器１４およびスイッチ
回路１６に送出する。なお、上記テストコマンドまたは
テストデータはテスタ４０からリード配線４２、プロー
ブカード針４３、テスト入力端子２０、およびテスト入
力配線２３を介して入力される。
【００７３】この実施の形態においては、テストを行う
場合は、まずプローブカード針４３をテスト入力端子群
２０、テスト出力端子群２１、およびテストクロック入
力端子２２に各々接触させ、テストコマンドをテスタ４
０から発生することにより行う。テスト入力端子群２０
およびテスト出力端子群２１からメモリマクロ５の入口
までのテストは、第１の実施の形態の場合と同様に、テ
スト信号発生器１４からスイッチ回路１６に送られる入
力出力接続信号１５を活性状態にして行う。またメモリ
マクロ５をテストする場合は第１の実施の形態の場合と
同様に、上記入力出力接続信号１５を非活性状態にして
行う。なお上記テストにおいて、第１の実施の形態と異
なるのはテストコマンドがテストクロックに同期してフ
リップフロップ１２によって取込まれた後、テスト信号
発生器１４に送られることである。
【００７４】このようにして第３の実施の形態は第１の
実施の形態と同様のテストを行うことができる。
【００７５】以上説明したように、この第３の実施の形
態においては、テストコマンドがテストクロックに同期
して取込まれるのでテストコマンド間のスキューは考慮
しなくても良く、テスト回路１０が誤動作するのを防止
することができる。また、この第３の実施の形態も第１
の実施の形態と同様に、テスト入力配線２３を伝播する
テスト入力信号を、スイッチ回路１６およびテスト出力
配線２４を介してテスト出力端子群２１から出力するこ
とができる。このため、メモリマクロ５に欠陥があるの
かそれともメモリマクロ５以外の部分に欠陥があるのか
の判別を迅速に行うことが可能となり、テスト解析に要
する時間を短縮することができる。これにより、テスト
時間を短くすることができる。
【００７６】更にこの第３の実施の形態のメモリ混載半
導体集積回路装置においては、キャリブレーション即
ち、テスト入力端子群２０の各々の端子に入力されるテ
スト入力信号のセットアップ時間およびホールド時間の
決定を容易に行うことが可能である。このキャリブレー
ションの方法を図１０乃至図１３を参照して説明する。
【００７７】以下説明を簡単にするためにテスト入力端
子群２０から入力されるテストコマンドまたはテストデ
ータは２ビットの信号ＴＩ［０］，ＴＩ［１］とし、テ
スト出力端子群２１から出力されるテストデータ出力を
２ビットの信号ＴＯ［０］，ＴＯ［１］とする。
【００７８】「Ｈ」側のセットアップ時間を決定する方
法を図１０を参照して説明する。まず入力出力接続信号
１５を活性状態にするテストコマンドを、テストクロッ
ク入力端子２２に入力されるテストクロックに同期して
テスタ４０からテスト入力端子群２０に送出する（図１
０の時刻ｔ０ 参照）。すると、このテストコマンドは
フリップフロップ１２に上記テストクロックに同期して
取込まれ、テスト信号発生器１４に送られる。そしてテ
スト信号発生器１４によって次のテストクロックの立上
がりで入力出力接続信号１５が活性状態（本実施の形態
では「Ｈ」状態）にされる（時刻ｔ１ 参照）。この状
態においては、スイッチ回路１６からテスト出力配線２
４を介してテスト出力端子群２１に出力される信号は、
テスト回路等に不良がなければテスト入力端子群２０か
らテスト入力配線２３およびフリップフロップ回路１２
を介してスイッチ回路１６に入力された信号となる。こ
のため、入力出力接続信号１５が活性状態になった後の
最初のテストクロックの立上がりから、テスト入力端子
群２０に入力されたデータがそのままテスト出力端子群
２１に出力されることになる。
【００７９】まず、確実に入力され得るセットアップタ
イミング（図１０においては、２ｎｓ）でテスト入力端
子群２０に入力される信号ＴＩ［０］，ＴＩ［１］を各
々「Ｈ」，「Ｈ」レベルとする（時刻ｔ２ 参照）。こ
れらの信号はフリップフロップ１２によってテストクロ
ックの次の立上がりで取込まれ（時刻ｔ３ 参照）、そ
のサイクル内でテスト出力端子群２１から出力される信
号ＴＯ［０］，ＴＯ［１］が各々「Ｈ」，「Ｈ」レベル
となる（時刻ｔ４ 参照）。その後、次のテストクロッ
クの立上がりのとき確実に入力されるホールドタイミン
グ（図１０においては、２ｎｓ（図示せず））で、信号
ＴＩ［０］，ＴＩ［１］を各々「Ｌ」，「Ｌ」レベルに
する（時刻ｔ５ 参照）。これらの信号はフリップフロ
ップ１２によって、次のテストクロックの立上がりで取
込まれ（時刻ｔ６ 参照）、そのサイクル内で信号ＴＯ
［０］，ＴＯ［１］が各々「Ｌ」，「Ｌ」レベルとなる
（時刻ｔ７ 参照）。
【００８０】続いてセットアップタイミングを所定時間
（図１０においては１ｎｓ）だけ少なくして上述のステ
ップを繰返す。なお、信号ＴＩ［０］，ＴＩ［１］を各
々「Ｈ」，「Ｈ」レベルから「Ｌ」，「Ｌ」レベルにす
るホールドタイミングは変えずに確実に入力されるタイ
ミング（図１０では２ｎｓ）とする。このようにするこ
とにより、出力信号ＴＯ［０］，ＴＯ［１］は各々一旦
「Ｌ」，「Ｌ」レベルにるので、入力信号ＴＩ［０］，
ＴＩ［１］の「Ｈ」レベルが入力されるようになったと
き、すなわち出力信号ＴＯ［０］，ＴＯ［１］が「Ｈ」
レベルにならなくなったときの１ステップ前のセットア
ップ時間が「Ｈ」側のセットアップ時間となる。図１０
においては、信号ＴＩ［１］は、テストクロックの立上
がりと同時に「Ｈ」レベルが入力されると（時刻ｔ８
参照）、フリップフロップ１２に取込まれなくなるので
（時刻ｔ９ 参照）、信号ＴＩ［１］の「Ｈ」側のセッ
トアップ時間は１ｎｓ必要であることが分かる。また信
号ＴＩ［０］については、テストクロックより１ｎｓ遅
らせるとフリップフロップ１２に取込まれなくなるので
（時刻ｔ１０，ｔ１１参照）、信号ＴＩ［０］の「Ｈ」
側のセットアップ時間は０ｎｓであることが分かる。し
たがって信号ＴＩ［１］はテストクロックより１ｎｓ早
く入力する必要があることになる。
【００８１】最後に時刻ｔ１２でリセット命令をテスト
入力端子群２０に入力すると、テストクロックの次の立
上がりでフリップフロップ１２に取込まれ、テスト信号
発生器１４から出力される入力出力接続信号１５が非活
性状態となる（時刻ｔ１３参照）。この後、メモリマク
ロ５をテストすることが可能となる。
【００８２】次に図１１を参照して「Ｌ」側のセットア
ップ時間を決定する方法を説明する。
【００８３】まず、入力出力接続信号１５を活性状態に
するテストコマンド（入力出力接続命令）をテスト入力
端子群２０に入力し（図１１の時刻ｔ０ 参照）、入力
出力接続信号１５を活性状態にする（時刻ｔ１ 参
照）。
【００８４】続いて確実に入力され得るセットアップタ
イミング（図１１においては２ｎｓ）で、入力信号ＴＩ
［０］，ＴＩ［１］を各々「Ｌ」，「Ｌ」レベルとする
（時刻ｔ２ 参照）。これらの信号はフリップフロップ
１２によってテストクロックの次の立上がりで取込まれ
（時刻ｔ３ 参照）、そのサイクル内で出力信号ＴＯ
［０］，ＴＯ［１］が各々「Ｌ」，「Ｌ」レベルとなる
（時刻ｔ４ 参照）。その後、テストクロックの次の立
上がりのとき確実に入力されるホールドタイミング（図
１１においては２ｎｓ（図示せず））で信号ＴＩ
［０］，ＴＩ［１］を各々「Ｈ」，「Ｈ」レベルにする
（時刻ｔ５ 参照）。これらの信号はフリップフロップ
１２によって、テストクロックの次の立上がりで取込ま
れ（時刻ｔ６ 参照）、そのサイクル内で信号ＴＯ
［０］，ＴＯ［１］が各々「Ｈ」，「Ｈ」レベルとなる
（時刻ｔ７ 参照）。
【００８５】続いてセットアップタイミングを所定時間
（図１１においては１ｎｓ）だけ少なくして上述のステ
ップを繰返す。このようにすることにより、出力信号Ｔ
Ｏ［０］，ＴＯ［１］は各々一旦「Ｈ」，「Ｈ」レベル
になるので、入力信号ＴＩ［０］，ＴＩ［１］の「Ｌ」
レベルが入力されなくなったとき、すなわち出力信号Ｔ
Ｏ［０］，ＴＯ［１］が「Ｌ」レベルにならなくなった
ときの１ステップ前のセットアップ時間が、「Ｌ」側の
セットアップ時間となる。図１１においては信号ＴＩ
［１］は、テストクロックの立上がりと同時に「Ｌ」レ
ベルが入力されると（時刻ｔ８ 参照）、フリップフロ
ップ１２に取込まれなくなるので（時刻ｔ ９ 参照）、
信号ＴＩ［１］の「Ｌ」側のセットアップ時間は１ｎｓ
必要であることが分かる。また信号ＴＩ［０］について
は、テストクロックより１ｎｓ遅らせると、フリップフ
ロップ１２に取込まれなくなるので（時刻ｔ１０，ｔ
１１参照）、信号ＴＩ［０］の「Ｌ」側のセットアップ
時間は０ｎｓであることが分かる。
【００８６】最後に時刻ｔ１２でリセット命令をテスト
入力端子群２０に入力すると、テストクロックの次の立
上がりでフリップフロップ１２に取込まれ、テスト信号
発生器１４から出力される入力出力接続信号１５が非活
性状態となる（時刻ｔ１３参照）。図１０、図１１から
分かるようにセットアップ時間は信号ＴＩ［０］は０ｎ
ｓ、信号ＴＩ［１］は１ｎｓであるため、テスタ４０か
ら入力する場合、信号ＴＩ［０］は０ｎｓ、信号ＴＩ
［１］は１ｎｓのセットアップ時間を設定する。
【００８７】次に図１２を参照して「Ｈ」側のホールド
時間を決定する方法を説明する。
【００８８】まず入力出力接続信号１５を活性状態にす
る入力出力接続命令をテスト入力端子群２０に入力し
（図１２の時刻ｔ０ 参照）、入力出力接続信号１５を
活性状態にする（時刻ｔ１ 参照）。
【００８９】続いて確実に入力され得るセットアップタ
イミング（図１２においては２ｎｓ（図示せず））で、
入力信号ＴＩ［０］，ＴＩ［１］を各々「Ｈ」，「Ｈ」
レベルとする（時刻ｔ２ 参照）。これらの信号はフリ
ップフロップ１２によってテストクロックの次の立上が
りで取込まれ（時刻ｔ３ 参照）、そのサイクル内で出
力信号ＴＯ［０］，ＴＯ［１］が各々「Ｈ」，「Ｈ」レ
ベルとなる（時刻ｔ４ 参照）。
【００９０】その後、テストクロックの次の立上がりの
とき確実に入力されるホールドタイミング（図１２にお
いては２ｎｓ）で信号ＴＩ［０］，ＴＩ［１］を各々
「Ｌ」，「Ｌ」レベルにする（時刻ｔ５ 参照）。これ
らの信号はフリップフロップ１２によって、テストクロ
ックの次の立上がりで取込まれ（時刻ｔ６ 参照）、そ
のサイクル内で信号ＴＯ［０］，ＴＯ［１］が各々
「Ｌ」，「Ｌ」レベルとなる（時刻ｔ７ 参照）。
【００９１】続いてホールドタイミングを所定時間（図
１２においては１ｎｓ）だけ少なくして上述のステップ
を繰返す。このようにすることにより、出力信号ＴＯ
［０］，ＴＯ［１］は各々一旦「Ｌ」，「Ｌ」レベルと
なるので、入力信号ＴＩ［０］，ＴＩ［１］の「Ｈ」レ
ベルが入力されなくなったとき、すなわち出力信号ＴＯ
［０］，ＴＯ［１］が「Ｈ」レベルにならなくなったと
きの１ステップ前のホールド時間が「Ｈ」側のホールド
時間となる。図１２におていは、信号ＴＩ［０］の
「Ｈ」側のホールド時間は１ｎｓであり（時刻ｔ８ ，
ｔ９ 参照）、信号ＴＩ［１］の「Ｈ」側のホールド時
間は０ｎｓである（時刻ｔ１０，ｔ１１参照）。
【００９２】最後に時刻ｔ１２でリセット命令をテスト
入力端子群２０に入力すると、このリセット命令はテス
トクロックの次の立上がりでフリップフロップ１２に取
込まれ、テスト信号発生器１４から出力される入力出力
接続信号１５が非活性状態となる（時刻ｔ１３参照）。
【００９３】次に図１３を参照して「Ｌ」側のホールド
タイミングを決定する方法を説明する。
【００９４】まず入力出力接続命令をテスト入力端子群
２０に入力し（図１３の時刻ｔ０参照）、入力出力接続
信号１５を活性状態にする（時刻ｔ１ 参照）。
【００９５】続いて確実に入力され得るセットアップタ
イミング（図１３においてはセットアップ時間が２ｎｓ
（図示せず））で、入力信号ＴＩ［０］，ＴＩ［１］を
各々「Ｌ」，「Ｌ」レベルとする（時刻ｔ２ 参照）。
これらの信号はフリップフロップ１２によってテストク
ロックの次の立上がりで取込まれ（時刻ｔ３ 参照）、
そのサイクル内で出力信号ＴＯ［０］，ＴＯ［１］が各
々「Ｌ」，「Ｌ」レベルとなる（時刻ｔ４ 参照）。
【００９６】その後、テストクロックの次の立上がりの
とき確実に入力されるホールドタイミング（図１３にお
いてはホールド時間が２ｎｓ）で信号ＴＩ［０］，ＴＩ
［１］を各々「Ｈ」，「Ｈ」レベルにする（時刻ｔ５
参照）。これらの信号はフリップフロップ１２によっ
て、テストクロックの次の立上がりで取込まれ（時刻ｔ
６ 参照）、そのサイクル内で信号ＴＯ［０］，ＴＯ
［１］が各々「Ｈ」，「Ｈ」レベルとなる（時刻ｔ７
参照）。
【００９７】続いてホールドタイミングを所定時間（図
１３においては１ｎｓ）だけ少なくして上述のステップ
を繰返す。このようにすることにより、出力信号ＴＯ
［０］，ＴＯ［１］は各々一旦「Ｈ」，「Ｈ」レベルと
なるので、入力信号ＴＩ［０］，ＴＩ［１］の「Ｌ」レ
ベルが入力されなくなったとき、すなわち出力信号ＴＯ
［０］，ＴＯ［１］が「Ｌ」レベルにならなくったとき
の１ステップ前のホールド時間が「Ｌ」側のホールド時
間となる。図１３においては、信号ＴＩ［０］の「Ｌ」
側のホールド時間は１ｎｓであり、信号ＴＩ［１］の
「Ｌ」側のホールドタイミングは０ｎｓである（時刻ｔ
１０，ｔ１１参照）。
【００９８】最後に、時刻ｔ１２でリセット命令をテス
ト入力端子群２０に入力すると、このリセット命令はテ
ストクロックの次の立上がりでフリップフロップ１２に
取込まれ、入力出力接続信号１５が非活性状態になる
（時刻ｔ１３参照）。
【００９９】図１２、図１３から分かるようにホールド
時間はＴＩ［０］が１ｎｓ、ＴＩ［１］が０ｎｓである
ため、テスタ４０から入力する場合はＴＩ［０］は０ｎ
ｓ、ＴＩ［１］は１ｎｓのホールド時間を設定する。
【０１００】以上説明したようにしてテスト入力信号の
セットアップ時間およびホールド時間を設定することが
できるので、１端子づつテスト回路１０の入口までの経
路についてキャリブレーションを容易に行うことが可能
となり、テストに要する時間を可及的に短かくすること
ができる。
【０１０１】上述のキャリブレーションを用いた高速テ
ストの手順を図１４を参照して説明する。まず図１０乃
至図１３で説明した方法を用いて（図１４のステップＦ
１０参照）、各端子のスキュー値すなわちセットアップ
時間およびホールド時間を取得する（図１４のステップ
Ｆ１１参照）。このスキュー値の取得は、各チップまた
は各ウェハーまたは各ロット単位で行う。そしてこの取
得されたスキュー値はテスタ４０の変数として取込ま
れ、このスキュー値を有する信号を用いて高速テストを
行う（図１４のステップＦ１２参照）。
【０１０２】このように上述のキャリブレーション機能
を用いてより正確な高速テストを実施することができ
る。
【０１０３】なお、上述の第３の実施の形態のメモリ混
載半導体集積回路装置をテストする場合には、端子群２
０，２１，２２とテスタ４０との間にはリード配線４２
とプローブカード針４３を用いて接続した。メモリ混載
半導体集積回路装置が図１５に示すようにモールド樹脂
２８で封止されている場合には、各端子群２０，２１，
２２とボンディング線２６によって接続された外側の端
子２９ａ，２９ｂ，２９ｃにテスタ４０のリード配線４
２を接続すれば良い。この場合、ボンディング線２６の
長さは全て同じなので、テスタ４０からメモリ混載半導
体集積回路装置までのスキューを考慮する必要がないと
いう利点がある。
【０１０４】（第４の実施の形態）次に本発明によるメ
モリ混載半導体集積回路装置の第４の実施の形態の構成
を図１６に示す。この第４の実施の形態のメモリ混載半
導体集積回路装置は、図示しないロジック部と、メモリ
マクロ５と、テスト回路１０と、ｎ個のテスト入力端子
２００ ，…，２０ｎ−１ からなるテスト入力端子群
２０と、ｍ個のテスト出力端子からなるテスト出力端子
群２１と、クロック信号ＣＬＫが入力されるＣＬＫ端子
２２と、制御信号２８が入力される制御信号入力端子２
７と、を備えている。
【０１０５】テスト回路１０は、タイミング調整回路５
００ ，…，５０ｎ−１ と、テスト信号発生器１４
と、テストデータ出力ドライバ１８と、を備えている。
タイミング調整回路５０ｉ （ｉ＝０，…，ｎ−１）
は、テスト入力端子２０ｉ を介して送られてくるテス
ト入力信号（テストコマンドまたはテストデータ）を、
制御信号２８に応じて、クロック信号ＣＬＫに同期して
取込んで１クロック後に出力するか、または直ちに取込
んで直ちに出力するように構成されている。このタイミ
ング調整回路５０ｉ （ｉ＝０，…，ｎ−１）は例えば
図１７に示すように、リセット機能を有するＤ型のフリ
ップフロップ５１と、スイッチ回路５２とから構成され
る。このタイミング調整回路５０ｉ （ｉ＝０，…，ｎ
−１）においては、フリップフロップ５１の入力端子に
はテスト入力端子２０ｉ を介して送られてくるテスト
入力信号が入力され、リセット端子には制御信号２８が
入力され、クロック端子にはクロック信号ＣＬＫが入力
される。またスイッチ回路５２はＯＲ回路５２ａと、Ａ
ＮＤ回路５２ｂとから構成される。そしてＯＲ回路５２
ａはテスト入力信号と制御信号２８とに基づいてＯＲ演
算を行い、演算結果をＡＮＤ回路５２ｂに送出する。Ａ
ＮＤ回路５２ｂはフリップフロップ５１の出力とＯＲ回
路５２ａの出力とに基づいてＡＮＤ演算を行い、演算結
果である出力信号５５をテスト信号発生器１４に送出す
る。
【０１０６】上記タイミング調整回路５０ｉ （ｉ＝
０，…，ｎ−１）の動作を図１８を参照して説明する。
初期状態で、図１７に示すフリップフロップ５１内のノ
ードＮ１とノードＮ２は「Ｌ」レベルであるものとす
る。制御信号２８が「Ｈ」レベルの状態のときにクロッ
ク信号ＣＬＫが入力されると、このクロック信号ＣＬＫ
の立上がり時にテスト入力信号のデータがラッチされる
とともにノードＮ１のデータがノードＮ２へ転送され
る。またクロック信号ＣＬＫの立上がり時には、ラッチ
されていたデータがノードＮ１へ転送されるが、ノード
Ｎ２のデータは前の値を保持している。したがって図１
８に示す時刻ｔ０ でラッチされたテスト入力信号のデ
ータＡは、時刻ｔ１ でノードＮ１へ転送され、時刻ｔ
２ でノードＮ１からノードＮ２に転送される。このた
め、時刻ｔ２ 後にデータＡが論理ゲート回路５２から
出力信号５５として出力される。なお、時刻ｔ２ では
データＢがラッチされるため、時刻ｔ２ より１クロッ
ク後の時刻ｔ３ ではデータＢが出力信号５５として出
力される。
【０１０７】一方、制御信号２８が「Ｌ」レベルの状態
のときには、フリップフロップ５１のノードＮ１および
ノードＮ２は「Ｈ」レベルに固定されるため、クロック
信号ＣＬＫに同期した動作は行われず、入力されたテス
ト入力信号が直ちにスイッチ回路５２から出力される。
したがって図１８の時刻ｔ４ において制御信号２８が
「Ｌ」レベルとなるため、入力されたテスト入力信号が
そのままスイッチ回路５２から出力されることになる。
【０１０８】テスト信号発生器１４はタイミング調整回
路５００ ，…，５０ｎ−１ から送られて来るテスト
入力信号（テストコマンド）をデコードし、メモリマク
ロ５をテストするテスト信号１７ａを発生する。なお、
クロック信号ＣＬＫはメモリマクロ５にも送られてい
る。テスト信号１７ａを受けたメモリマクロはテストデ
ータ出力１７ｂをテストデータ出力ドライバ１８を介し
てテスト出力端子群２１に出力する。なおテスト信号発
生器１４はテストコマンドをデコードしないでテストコ
マンドをテスト信号として出力するように構成しても良
い。
【０１０９】以上説明したように本実施の形態において
は、テスト入力端子群２０を介して入力されたテスト入
力信号を制御信号２８に応じて、タイミング調整回路５
０ｉ （ｉ＝０，…，ｎ−１）がクロック信号ＣＬＫに同
期して取込んでテスト信号発生器１４に送出するか、ま
たはクロック信号ＣＬＫに関係なく直ちに取込んでテス
ト信号発生器１４に送出するように構成されているた
め、上記制御信号を「Ｌ」レベルにすることによりメモ
リマクロ５の入力信号のタイミングを変えてテストする
ことが可能となり、入力信号の遅れおよび進みに関する
仕様をメモリマクロ５が満足しているか否かをテストす
ることができる。
【０１１０】また制御信号を「Ｈ」レベルにしてクロッ
ク信号ＣＬＫに同期してテスト入力信号を取込むことに
より、テスト信号発生器１４に入力する際のスキューを
無視することが可能となり、テスト回路１０が誤動作す
るのを防止することができる。
【０１１１】（第５の実施の形態）次に本発明によるメ
モリ混載半導体集積回路装置の第５の実施の形態の構成
を図１９に示す。この実施の形態のメモリ混載半導体集
積回路装置は、図１６に示す第４の実施の形態のメモリ
混載半導体集積回路装置のテスト信号発生器１４をテス
ト信号発生器１４Ａに置換えるとともに制御信号入力端
子２７を削除した構成となっている。そしてテスト信号
発生器１４Ａは、テスト入力端子群２０およびタイミン
グ調整回路５００ ，…，５０ｎ−１ を介して送られ
てくる特定のテストコマンドに基づいて制御信号２８を
発生し、それ以外のテストコマンドをデコードしてテス
ト信号を発生し、メモリマクロ５に送出するように構成
されている。
【０１１２】このテスト信号発生器１４Ａの制御信号２
８を発生する部分の具体的な構成を図２０に示す。この
テスト信号発生器１４ＡはＮＡＮＤゲート１４ａ，１４
ｂと、Ｒ−Ｓ型フリップフロップ１４ｃとを備えてい
る。なお、説明を簡単にするため図２０においてはテス
ト入力端子２００ ，…，２０ｎ−１ の個数ｎは３、
したがってタイミング調整回路５００ ，…，５０
ｎ−１ からテスト信号発生器１４Ａに送られてくるテ
ストコマンド５５は３ビットのコマンド入力信号５５
［０］，５５［１］，５５［２］からなると仮定してい
る。
【０１１３】ＮＡＮＤゲート１４ａはコマンド入力信号
５５［０］，５５［１］の反転信号と、コマンド入力信
号５５［２］とに基づいてＮＡＮＤ演算を行い、演算結
果をＲ−Ｓ型フリップフロップ１４ｃのセット端子Ｓ
ｎ に送出する。ＮＡＮＤゲート１４ｂはコマンド入力
信号５５［０］，５５［１］と、コマンド入力信号５５
［２］の反転信号とに基づいてＮＡＮＤ演算を行い、演
算結果をＲ−Ｓ型フリップフロップ１４ｃのリセット端
子Ｒｎ に送出する。
【０１１４】Ｒ−Ｓ型フリップフロップ１４ｃはセット
端子に入力される信号Ｓｎ が「Ｌ」レベルでかつリセ
ット端子に入力される信号Ｒｎ が「Ｈ」レベルのとき
は、制御信号２８となる出力信号Ｑｎ が「Ｌ」レベル
となるように動作する。また信号Ｓｎ が「Ｈ」レベル
でかつ信号Ｒｎ が「Ｌ」レベルのときは信号Ｑｎが
「Ｈ」レベルとなるように動作する。また、信号
Ｓｎ ，Ｒｎ が共に「Ｈ」レベルのときには信号Ｑ
ｎ が前の状態を保持するように動作する。なお、信号
Ｓｎ ，Ｒｎ が共に「Ｌ」レベルとなる入力は禁止さ
れている。
【０１１５】このテスト信号発生器１４Ａの動作を説明
する。
【０１１６】制御信号２８の初期状態は「Ｌ」レベルと
する。このとき、制御信号２８を活性化するためのテス
トコマンド、すなわちコマンド入力信号５５［０］が
「Ｈ」レベル、信号５５［１］が「Ｈ」レベル、信号５
５［２］が「Ｌ」レベルであるテストコマンド５５がテ
スト信号発生器１４Ａに入力されると、ＮＡＮＤゲート
１４ａの出力は「Ｈ」レベル、ＮＡＮＤゲート１４ｂの
出力は「Ｌ」レベルとなるので、Ｒ−Ｓ型フリップフロ
ップ１４ｃの出力、すなわち制御信号２８は「Ｈ」レベ
ルとなり、活性状態となる。
【０１１７】一方、制御信号２８を活性状態から非活性
状態にするテストコマンド、すなわちコマンド入力信号
５５［０］が「Ｌ」レベル、信号５５［１］が「Ｌ」レ
ベル、信号５５［２］が「Ｈ」レベルであるテストコマ
ンド５５がテスト信号発生器１４Ａに入力されると、Ｎ
ＡＮＤゲート１４ａの出力は「Ｌ」レベル、ＮＡＮＤゲ
ート１４ｂの出力は「Ｈ」レベルとなるので、フリップ
フロップ１４ｃから出力される制御信号２８は「Ｌ」と
なり、非活性状態になる。
【０１１８】以上説明したように特定のテストコマンド
を入力することにより制御信号２８を活性状態にした
り、非活性状態にすることが可能となるので、この第５
の実施の形態のメモリ混載半導体集積回路装置も第４の
実施の形態と同様にテストを行うことができる。これに
より、第４の実施の形態と同様の効果を有することがで
きる。
【０１１９】なお、この第５の実施の形態は第４の実施
の形態に比べて制御信号入力端子２７を省略することが
可能となる。
【０１２０】（第６の実施の形態）次に本発明によるメ
モリ混載半導体集積回路装置の第６の実施の形態の構成
を図２１に示す。この第６の実施の形態のメモリ混載半
導体集積回路装置は、図１９に示す第５の実施の形態の
メモリ混載半導体集積回路装置において、テスト信号発
生器１４Ａ、テストデータ出力ドライバ１８を各々テス
ト信号発生器１４Ｂ、スイッチ回路６１に置換えた構成
となっている。
【０１２１】テスト信号発生器１４Ｂは第５の実施の形
態のテスト信号発生器１４Ａの機能の他に、特定のテス
トコマンドに基づいて、出力切換信号６０をスイッチ回
路６１に送る機能を有している。スイッチ回路６１は出
力切換信号６０に応じて、メモリマクロ５から送られて
くるテストデータ出力かまたは、タイミング調整回路５
００ ，…，５０ｎ−１ の出力を選択してテスト出力
端子群２１に送出するように構成されている。
【０１２２】テスト信号発生器１４Ｂの制御信号２８を
発生する部分と、出力切換信号６０を発生する部分の具
体的な構成を図２２に示す。このテスト信号発生器１４
Ｂは、ＮＡＮＤゲート１４ａ，１４ｂおよびＲ−Ｓ型フ
リップフロップ１４ｃからなる制御信号２８を発生する
部分と、ＮＡＮＤゲート１４ｄおよびＲ−Ｓ型フリップ
フロップ１４ｅからなる出力切換信号６０を発生する部
分とを有している。制御信号２８を発生する部分は第５
の実施の形態で説明済のため、説明を省略する。なお、
説明を簡単にするため図２２においては、第５の実施の
形態の場合と同様にテスト信号発生器１４Ｂに入力され
るテストコマンド５５は３ビットのコマンド入力信号５
５［０］，５５［１］，５５［２］からなるものと仮定
する。
【０１２３】ＮＡＮＤゲート１４ｄはコマンド入力信号
５５［０］の反転信号、コマンド入力信号５５［１］，
５５［２］に基づいてＮＡＮＤ演算を行い、演算結果を
Ｒ−Ｓ型フリップフロップ１４ｅのセット端子Ｓｎ に
送出する。またフリップフロップ１４ｅは、リセット端
子Ｒｎ にＮＡＮＤゲート１４ｂの出力が入力され、出
力端子Ｑから出力切換信号６０が出力される構成となっ
ている。したがってこの例においては、コマンド入力信
号５５［０］が「Ｈ」レベル、信号５５「１］，５５
［２］が共に「Ｌ」レベルのときにのみ、出力切換信号
６０が「Ｈ」になる。
【０１２４】次にスイッチ回路６１の具体的な構成を図
２３に示す。図２３に示すスイッチ回路６１はテスト入
力端子群２０のテスト入力端子の個数ｎとテスト出力端
子群２１のテスト出力端子の個数ｍが同じ場合、すなわ
ちｍ＝ｎの場合の構成を示している。このスイッチ回路
６１は各タイミング調整回路５０ｉ （ｉ＝０，…，ｎ
−１）毎に、インバータ６２と、ＮＡＮＤゲート６４，
６５，６６と、インバータ６７，６８とを備えている。
【０１２５】ＮＡＮＤゲート６４は出力切換信号６０を
インバータ６２によって反転した信号と、メモリマクロ
５の出力（ｍ個の出力のうちの１つの出力）とを受けて
ＮＡＮＤ演算を行い、演算結果をＮＡＮＤゲート６６に
送出する。ＮＡＮＤゲート６５はタイミング調整回路５
０ｉ （ｉ＝０，…，ｎ−１）の出力５５ｉ と、出力
切換信号６０を受けてＮＡＮＤ演算を行い、演算結果を
ＮＡＮＤゲート６６に送出する。ＮＡＮＤゲート６６は
ＮＡＮＤゲート６４，６５の出力に基づいてＮＡＮＤ演
算を行う。ＮＡＮＤゲート６６の出力は直列に接続され
たインバータ６７，６８を通ってテスト出力信号とな
り、対応する出力端子に送出される。
【０１２６】この図２３に示すスイッチ回路６１におい
ては、出力切換信号６０が「Ｈ」レベルのときには、メ
モリマクロ５の出力に関係なくＮＡＮＤゲート６４の出
力が常に「Ｈ」レベルとなるため、テスト出力信号はタ
イミング調整回路５０ｉ （ｉ＝０，…，ｎ−１）から
送られてくる信号５５ｉ となる。
【０１２７】一方、出力切換信号６０が「Ｌ」レベルの
ときには、信号５５ｉ の値に依らずＮＡＮＤゲート６
５の出力が常に「Ｈ」レベルとなるため、テスト出力信
号はメモリマクロ５の出力となる。
【０１２８】以上説明したように、第６の実施の形態に
おいては、出力切換信号６０が例えば「Ｈ」レベルのと
きにはテスト入力端子群２０を介して入力されたテスト
入力信号をテスト出力端子群２１を介して得ることがで
き、また出力切換信号６０が「Ｌ」レベルのときにはメ
モリマクロ５から送られてくるテストデータ出力をテス
ト出力端子群を介して得ることができる。これにより、
テスト回路１０内に不良があるか、それともメモリマク
ロ５内に不良があるかを容易に解析することが可能とな
り、テスト解析に要する時間を可及的に減少させること
ができる。なお、この第６の実施の形態も第５の実施の
形態と同様の効果を得ることができる。
【０１２９】なお、上記実施の形態においては、スイッ
チ回路６１の具体的な構成はｍ＝ｎの場合であったが、
ｍ≠ｎの場合は第１の実施の形態で説明した、例えば図
４、または図５に示すスイッチ回路１６を用いれば良
い。このとき入力出力接続信号１５が出力切換信号６０
となる。
【０１３０】また、上記第４乃至第６の実施の形態にお
いては、各テスト入力端子２０ｉ（ｉ＝０，…，ｎ−
１）に入力されたテスト入力信号のスキューを測定する
ことが可能であり、この得られたスキュー値を用いて１
品種毎にキャリブレーションを行うことが可能となる。
以下、これを図２４および図２５を参照して説明する。
【０１３１】まず図２４のステップＦ２１に示すように
制御信号２８をＯＮ、すなわち、「Ｈ」レベルにする。
すると、テスト入力端子群２０から入力されるテスト入
力信号はクロック信号ＣＬＫに同期してタイミング調整
回路５００ ，…，５０ｎ− １ に取込まれてテスト信
号発生器に送出されることになる。そこで、図１０乃至
図１３を参照して第３の実施の形態で説明したと同様に
して、各テスト入力端子に入力されるテスト入力信号の
セットアップ時間およびホールド時間を求める（図２４
のステップＦ２２，Ｆ２３参照）。例えばまず図２５に
示すように、出力切換信号６０を「Ｈ」レベルにし、テ
スト入力信号ＴＩ［０］，ＴＩ［１］，ＴＩ［２］をタ
イミング調整回路、スイッチ回路を介してテスト出力端
子２１から出力するようにする。その後、各テスト入力
信号ＴＩ［０］，ＴＩ［１］，ＴＩ［２］のセットアッ
プタイミングを変えてテストを行い、テスト出力端子２
１から出力されるテスト出力信号ＴＯ［０］，ＴＩ
［１］，ＴＩ［２］を検査することにより、スキュー
値、すなわちセットアップ時間およびホールド時間を各
ピン（入力端子）毎に取得する。
【０１３２】各スキュー値を取得した後は、制御信号２
８をＯＦＦにする（図２４のステップＦ２４参照）。そ
の後、上記スキュー値を用いてキャリブレーションを行
うことが可能となり、入力される信号の遅れおよび進み
に関する仕様をメモリマクロ５が満足しているか否かを
テストすることができる（図２４のステップＦ２５参
照）。
【０１３３】上記スキュー値はテスト入力端子群２０か
らテスト回路１０までのものなので、テスト回路１０の
入口からメモリマクロ５の入口までの信号遅延時間を上
記スキュー値に加算して、上記スキュー値を修正する必
要がある。テスト回路１０の入口からメモリマクロ入口
までは製品によって異ならないため、遅延時間としては
設計段階で求めた値、または実際に測定した値を使用す
る。このようにしてスキュー値を修正し、この修正され
たスキュー値を有するテスト入力信号をテスト入力端子
群に入力して、メモリマクロ５が仕様を満足しているか
否かのテストを行なう。
【０１３４】なお、上記第１乃至第６の実施の形態にお
いては、テスト回路とメモリマクロとは分離されていた
が、メモリマクロ内にテスト回路を設けるようにしても
良い。
【０１３５】
【発明の効果】以上述べたように、本発明によれば、テ
スト時間を可及的に短くすることができる。
【０１３６】また、テスト回路が誤動作するのを可及的
に防止することができる。
【０１３７】またメモリマクロが、入力の遅れおよび進
みに関する仕様を満足しているか否かをテストすること
ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図。
【図２】第１の実施の形態の動作を説明するタイミング
チャート。
【図３】第１の実施の形態のメモリ混載半導体集積回路
装置のテスト手順を示すフローチャート。
【図４】本発明によるメモリ混載半導体集積回路装置に
かかるスイッチ回路の具体例の構成を示す回路図。
【図５】スイッチ回路の他の具体例の構成を示す回路
図。
【図６】テスト信号発生器の具体例の構成を示す回路
図。
【図７】本発明の第２の実施の形態の構成を示すブロッ
ク図。
【図８】第２の実施の形態の動作を説明するタイミング
チャート。
【図９】本発明の第３の実施の形態の構成を示すブロッ
ク図。
【図１０】第３の実施の形態のメモリ混載半導体集積回
路装置を用いてセットアップ時間を求める方法を説明す
るタイミングチャート。
【図１１】第３の実施の形態のメモリ混載半導体集積回
路装置を用いてセットアップ時間を求める方法を説明す
るタイミングチャート。
【図１２】第３の実施の形態において、ホールド時間を
求める方法を説明するタイミングチャート。
【図１３】第３の実施の形態において、ホールド時間を
求める方法を説明するタイミングチャート。
【図１４】第３の実施の形態において高速テストの方法
を説明するフローチャート。
【図１５】第３の実施の形態の変形例の構成を示すブロ
ック図。
【図１６】本発明の第４の実施の形態の構成を示すブロ
ック図。
【図１７】第４の実施の形態に用いられるタイミング調
整回路の一具体例を示す回路図。
【図１８】図１７に示すタイミング調整回路の動作を説
明するタイミングチャート。
【図１９】本発明の第５の実施の形態の構成を示すブロ
ック図。
【図２０】第５の実施の形態に用いられるテスト信号発
生器の一具体例を示す回路図。
【図２１】本発明の第６の実施の形態の構成を示すブロ
ック図。
【図２２】第６の実施の形態に用いられるテスト信号発
生器の一具体例の構成を示す回路図。
【図２３】第６の実施の形態に用いられるスイッチ回路
の一具体例の構成を示す回路図。
【図２４】第４乃至第６の実施の形態におけるテスト方
法を説明するフローチャート。
【図２５】第４乃至第６の実施の形態においてスキュー
値を求める方法を説明するタイミングチャート。
【図２６】従来のメモリ混載半導体集積回路装置の第１
の例を示すブロック図。
【図２７】メモリマクロの構成を説明する模式図。
【図２８】従来のメモリ混載半導体集積回路装置の第２
の例を示すブロック図。
【符号の説明】
１ メモリ混載半導体集積回路装置 ２ Ｉ／Ｏ部 ３ ロジック部 ５ メモリマクロ １０ テスト回路 １２ Ｄ型フリップフロップ １４ テスト信号発生回路 １５ 入力出力接続信号（出力切換信号） １６ スイッチ回路 １７ａ テスト信号 １７ｂ テストデータ出力 ２０ テスト入力端子群 ２１ テスト出力端子群 ２３ テスト入力配線 ２４ テスト出力配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮 野 信 治 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター Ｆターム(参考） 2G032 AA01 AA07 AB02 AD05 AG01 AK11 AK14 AK15 5F038 CD06 DF01 DT02 DT04 DT07 EZ20

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】ロジック部と、 前記ロジック部と同一半導体基板上に混載されるメモリ
    マクロと、 テストコマンドまたはテストデータからなるテスト入力
    信号を入力するためのテスト入力端子と、 前記テストコマンドに基づいて出力切換信号と前記メモ
    リマクロをテスト動作させるためのテスト信号とを発生
    するテスト信号発生器と、前記テスト信号によってテス
    ト動作した前記メモリマクロの出力および前記テストデ
    ータのうちの一方を、前記出力切換信号に応じて選択し
    て出力するスイッチ回路と、を有するテスト回路と、 前記スイッチ回路の出力を受け、外部に出力するテスト
    出力端子と、 を備えたことを特徴とするメモリ混載半導体集積回路装
    置。
  2. 【請求項２】前記スイッチ回路は、前記出力切換信号に
    応じて、前記メモリマクロの出力、前記テスト入力信
    号、第１の所定値、および第２の所定値のうちの一つを
    選択して出力するように構成されていることを特徴とす
    る請求項１記載のメモリ混載半導体集積回路装置。
  3. 【請求項３】前記テスト回路は、前記テスト入力端子を
    介して送られてくる前記テスト入力信号をクロック信号
    に同期して取込み、この取込んだ信号を前記クロック信
    号に同期して出力する同期取込み回路を有し、 前記テスト信号発生器は前記同期取込み回路の出力を受
    け、前記スイッチ回路は前記出力切換信号に応じて前記
    メモリマクロの出力および前記同期取込み回路の出力の
    うちの一方を選択して出力することを特徴とする請求項
    １記載のメモリ混載半導体集積回路装置。
  4. 【請求項４】前記同期取込み回路はＤ型フリップフロッ
    プであることを特徴とする請求項３記載のメモリ混載半
    導体集積回路装置。
  5. 【請求項５】ロジック部と、 前記ロジック部と同一半導体基板上に混載されるメモリ
    マクロと、 テストコマンドまたはテストデータからなるテスト入力
    信号を入力するためのテスト入力端子と、 前記テスト入力端子を介して入力される前記テスト入力
    信号を、制御信号に応じて、クロック信号に同期して取
    込み出力するかまたは直ちに取込んで直ちに出力するタ
    イミング調整回路と、前記タイミング調整回路を介して
    送られてくる前記テストコマンドに基づいて前記メモリ
    マクロをテスト動作させるためのテスト信号を発生する
    テスト信号発生器と、を有するテスト回路と、 前記テスト信号によってテスト動作した前記メモリマク
    ロの出力を受け、外部に出力するテスト出力端子と、 を備えたことを特徴とするメモリ混載半導体集積回路装
    置。
  6. 【請求項６】前記テスト信号発生器は、前記テストコマ
    ンドに基づいて出力切換信号を発生するとともに前記メ
    モリマクロにテスト信号を発生し、 前記テスト回路は、前記メモリマクロの出力および前記
    タイミング調整回路の出力のうちの一方を前記出力切換
    信号に応じて選択し、前記テスト出力端子に出力するス
    イッチ回路を更に備えたことを特徴とする請求項５記載
    のメモリ混載半導体集積回路装置。
  7. 【請求項７】前記タイミング調整回路は、前記テスト入
    力端子を介して送られてくる信号を前記クロック信号に
    同期して取込み、この取込んだ信号を前記クロック信号
    に同期して出力する同期取込み回路と、 前記テスト入力端子を介して送られてくる信号と前記同
    期取込み回路の出力の一方を前記制御信号に基づいて選
    択し、出力するスイッチ手段と、を備えていることを特
    徴とする請求項５乃至６のいずれかに記載のメモリ混載
    半導体集積回路装置。
  8. 【請求項８】前記同期取込み回路はリセット機能付きＤ
    型フリップフロップであり、前記スイッチ手段は、前記
    テスト入力端子を介して送られてくる信号と前記制御信
    号とを受けるＯＲゲートと、このＯＲゲートの出力と前
    記Ｄ型フリップフロップの出力を受けるＡＮＤゲートと
    を備えたことを特徴とする請求項７記載のメモリ混載半
    導体集積回路装置。
  9. 【請求項９】前記制御信号を入力するための制御入力端
    子を更に備えたことを特徴とする請求項５乃至８のいず
    れかに記載のメモリ混載半導体集積回路装置。
  10. 【請求項１０】前記テスト信号発生器は特定のテストコ
    マンドに基づいて前記制御信号を発生する手段を更に備
    えていることを特徴とする請求項５乃至８のいずれかに
    記載のメモリ混載半導体集積回路装置。
  11. 【請求項１１】前記テスト入力端子と前記テスト回路と
    の間にテスト入力配線が設けられており、前記テスト入
    力端子から前記テスト入力配線を介して送られてくる前
    記テストデータが前記テスト入力配線の配線遅延の影響
    を受けないように前記スイッチ回路に入力するように構
    成されていることを特徴とする請求項１または２記載の
    メモリ混載半導体集積回路装置。
  12. 【請求項１２】前記テストデータは前記テスト入力配線
    から直接前記スイッチ回路に送られるように構成されて
    いることを特徴とする請求項１１記載のメモリ混載半導
    体集積回路装置。
  13. 【請求項１３】前記テストデータは前記テスト入力配線
    からバッファを介して前記スイッチ回路に送られるよう
    に構成されていることを特徴とする請求項１１記載のメ
    モリ混載半導体集積回路装置。
  14. 【請求項１４】請求項１乃至４のいずれかに記載のメモ
    リ混載半導体集積回路装置において、 テストコマンドを前記テスト入力端子に前記出力切換信
    号を活性化するステップと、次に、テストデータを前記
    テスト入力端子に入力するステップと、 前記スイッチ回路から出力されるデータを前記テスト出
    力端子を介して受信し、この受信したデータと前記テス
    トデータと比較するステップと、 を備えたことを特徴とするメモリ混載半導体集積回路装
    置のテスト方法。
  15. 【請求項１５】請求項３記載のメモリ混載半導体集積回
    路装置において、 テストコマンドを前記テスト入力端子に入力し、前記出
    力切換信号を活性化するステップと、 次に、確実に入力され得るタイミングで前記テスト入力
    端子にテストデータを入力するステップと、 前記テストデータの前記テスト入力端子に入力するタイ
    ミングを変えて、前記テストデータを前記テスト入力端
    子に入力することを繰返すステップと、 前記スイッチ回路から出力されるデータを前記テスト出
    力端子を介して受信し、この受信したデータに基づい
    て、前記テスト入力端子に入力される信号のセットアッ
    プ時間またはホールド時間を決定するステップと、 を備えたことを特徴とするメモリ混載半導体集積回路装
    置のテスト方法。
  16. 【請求項１６】前記決定されたセットアップ時間または
    ホールド時間を有する信号を前記テスト入力端子に入力
    して前記メモリマクロのテストをするステップを更に備
    えたことを特徴とする請求項１５記載のメモリ混載半導
    体集積回路装置のテスト方法。
  17. 【請求項１７】請求項６記載のメモリ混載半導体集積回
    路装置において、 活性化した制御信号を前記タイミング調整回路に入力す
    るステップと、 テストコマンドを前記テスト入力端子に入力し、前記出
    力切換信号を活性化するステップと、 次ぎに、確実に入力され得るタイミングで前記テスト入
    力端子にテストデータを入力するステップと、 前記テストデータの前記テスト入力端子に入力するタイ
    ミングを変えて、前記テストデータを前記テスト入力端
    子に入力することを繰返すステップと、 前記スイッチ回路から出力されるデータを前記テスト出
    力端子を介して受信し、この受信したデータに基づい
    て、前記テスト入力端子に入力される信号のセットアッ
    プ時間またはホールド時間を決定するステップと、 を備えたことを特徴とするメモリ混載半導体集積回路装
    置のテスト方法。
  18. 【請求項１８】前記決定されたセットアップ時間または
    ホールド時間に基づいて修正されたセットアップ時間ま
    たはホールド時間を求めるステップと、 前記制御信号を非活性状態にして前記修正されたセット
    アップ時間またはホールド時間を有する信号を前記テス
    ト入力端子に入力し、この信号を前記タイミング調整回
    路に直ちに取込ませた後、直ちに出力させることにより
    テストを行うステップと、 を更に備えたことを特徴とする請求項１７記載のメモリ
    混載半導体集積回路装置のテスト方法。
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