KR100956782B1 - 셋업/홀드 타임 테스트 장치 및 방법 - Google Patents

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Abstract

본 발명은 선택신호와 셋업/홀드 조정신호에 응답하여 자신에게 입력된 데이터의 셋업/홀드 타임을 조정하도록 구성된 복수개의 데이터 입력부; 및 상기 복수개의 데이터 입력부 중에서 어느 하나로 입력된 데이터를 이용하여 상기 선택신호 및 상기 셋업/홀드 조정신호를 생성하도록 구성된 오프 칩 드라이버 조정부를 구비한다.
Figure R1020080093532
오프 칩 드라이버

Description

셋업/홀드 타임 테스트 장치 및 방법{APPARATUS AND METHOD FOR TESTING SETUP/HOLD TIME}
본 발명은 테스트 장치에 관한 것으로서, 특히 셋업/홀드 타임 테스트 장치 및 방법에 관한 것이다.
반도체 집적회로 특히, 반도체 메모리의 쓰기 동작시 보장되어야 하는 중요한 파라미터(Parameter) 중에서 하나로서 셋업/홀드 타임(Setup/Hold Time)을 들 수 있다.
상기 셋업/홀드 타임 즉, 셋업 타임과 홀드 타임이 적정한 마진(Margin)을가져야만 기록하고자 하는 데이터가 데이트 스트로브 신호(DQSB)에 정확히 센터링(Centering)되고, 결국 메모리 영역에 정확히 기록될 수 있다.
도 1은 종래의 기술에 따른 반도체 집적회로의 데이터 입력 장치의 블록도이다.
종래의 기술에 따른 데이터 입력 장치는 도 1에 도시된 바와 같이, 복수개의 데이터 입력부(DIP_DQ0 ~ DIP_DQ7) 및 오프 칩 드라이버 조정부(10)를 구비한다.
상기 복수개의 데이터 입력부(DIP_DQ0 ~ DIP_DQ7)는 인에이블 신호(ENDINB), 데이터(DATA<0:7>) 및 데이터 스트로브 신호(DQSB)를 입력 받도록 구성된다. 상기 복수개의 데이터 입력부(DIP_DQ0 ~ DIP_DQ7)는 데이터 핀(도시 생략)(DQ0 ~ DQ7)과 일대일 대응되어 연결된다.
상기 오프 칩 드라이버 조정부(10)는 오프 칩 드라이버(off chip driver)의 데이터 출력 레벨을 조정하기 위한 구성이다. 상기 오프 칩 드라이버 조정부(10)는 복수개의 데이터 입력부(DIP_DQ0 ~ DIP_DQ7) 중 어느 하나에 프리 패치된 데이터 및 데이터 클럭(DCLK)를 입력 받아 오프 칩 드라이버 조정 신호(PU_INCD, PU_DECD, PD_INCD, PD_DECD)를 출력하도록 구성된다. 상기 오프 칩 드라이버 조정 신호(PU_INCD, PU_DECD, PD_INCD, PD_DECD)가 상기 오프 칩 드라이버의 데이터 출력 레벨을 조정하기 위해 사용된다.
상기 복수개의 데이터 입력부(DIP_DQ0 ~ DIP_DQ7)는 동일하게 구성된다.
도 2는 도 1의 데이터 입력부(DIP_DQ6)의 구성을 나타낸 블록도이다.
상기 데이터 입력부(DIP_DQ6)는 도 2에 도시된 바와 같이, 입력 버퍼(21), 프리 패치 회로부(22) 및 라이트 드라이버(23)를 구비한다. 상기 오프 칩 드라이버 조정부(10)는 상기 프리 패치 회로부(22)의 출력을 입력 받도록 구성된다.
상기 입력 버퍼(21)는 인에이블 신호(ENDINB)가 활성화되면 데이터(DATA<6>)를 버퍼링하여 출력하도록 구성된다. 상기 프리 패치 회로부(22)는 상기 입력 버퍼(21)의 출력 데이터를 데이터 스트로브 신호(DQSB)를 이용하여 센터링되도록 프리 패치(예를 들어, 4 비트 프리 패치)하여 출력하도록 구성된다. 상기 라이트 드라이버(23)는 상기 프리 패치 회로부(22)의 출력 데이터를 드라이빙하여 메모리 영 역에 기록하도록 구성된다.
도 3은 도 1의 오프 칩 드라이버 조정부의 구성을 나타낸 블록도이다.
상기 오프 칩 드라이버 조정부(10)는 도 3에 도시된 바와 같이, 래치 회로부(11) 및 디코더(12)를 구비한다.
상기 래치 회로부(11)는 상기 프리 패치 회로부(22)에서 출력된 데이터(ALGNR0B, ALGNF0B, ALGNR1B, ALGNF1B)를 데이터 클럭(DCLK)에 따라 래치하여 래치된 데이터(DIN0B, DIN1B, DIN2B, DIN3B)를 출력하도록 구성된다. 상기 디코더(12)는 상기 래치된 데이터(DIN0B, DIN1B, DIN2B, DIN3B)를 디코딩하여 상기 오프 칩 드라이버 조정 신호(PU_INCD, PU_DECD, PD_INCD, PD_DECD)를 출력하도록 구성된다.
종래의 기술에 따르면, 회로 설계 단계에서 반도체 집적회로 칩 내부의 회로 배치를 고려하여 신호의 로딩(Loading)을 고려하는 모델링(Modeling) 작업을 통해 데이터 기록시 셋업/홀드 마진을 적정 수준으로 맞추기 위한 시뮬레이션 작업(이하, 셋업/홀드 시뮬레이션)이 수행된다.
그러나 종래의 기술에 따른 데이터 입력 회로는 다음과 같은 문제가 있다.
첫째, 복수개의 데이터 핀에 대하여 선택적으로 셋업/홀드 타임의 적정성을 판단하기 위한 테스트를 수행할 수 없도록 회로 구성이 이루어져 있다. 반도체 집적회로의 데이터 핀은 상술한 바와 같이, 복수개의 데이터 입력부(DIP_DQ0 ~ DIP_DQ7)와 일대일 연결되는데, 복수개의 데이터 입력부(DIP_DQ0 ~ DIP_DQ7) 별로 제조 공정과 동작 환경으로 인하여 데이터 출력 특성이 다를 수 있다.
둘째, 각 데이터 핀 별 테스트가 불가능하므로 셋업/홀드 시뮬레이션에 따라 설계된 회로의 셋업/홀드 타임 중 어느 하나의 마진이 부족한 경우가 자주 발생할 수 있다. 이와 같이 셋업/홀드 타임의 마진이 부족할 경우 메모리 영역에 쓰고자 하는 데이터의 센터링이 이루어지지 못하므로 결국 리비젼(Revision) 작업을 수행해야 하므로 시간 및 비용 측면에서 손실이 발생된다. 또한 리비젼을 수행하는 경우, 상기 셋업/홀드 시뮬레이션은 물론이고 데이터 얼라인을 위한 별도의 시뮬레이션을 다시 수행해야 하므로 여러 번의 시뮬레이션 작업으로 인한 추가적인 비용 및 시간 손실을 유발한다.
본 발명은 복수개의 데이터 핀에 대하여 선택적으로 셋업/홀드 타임 테스트를 수행할 수 있도록 한 셋업/홀드 타임 테스트 장치 및 방법을 제공함에 그 목적이 있다.
본 발명에 따른 셋업/홀드 타임 테스트 장치는 선택신호와 셋업/홀드 조정신호에 응답하여 자신에게 입력된 데이터의 셋업/홀드 타임을 조정하도록 구성된 복수개의 데이터 입력부; 및 상기 복수개의 데이터 입력부 중에서 어느 하나로 입력된 데이터를 이용하여 상기 선택신호 및 상기 셋업/홀드 조정신호를 생성하도록 구성된 오프 칩 드라이버 조정부를 구비함을 특징으로 한다.
본 발명에 따른 셋업/홀드 타임 테스트 장치는 자신에게 입력된 선택신호가 활성화되면 셋업/홀드 조정신호에 응답하여 자신에게 입력된 데이터의 셋업/홀드 타임을 조정하도록 구성된 복수개의 데이터 입력부; 및 테스트 모드 신호가 비활성화된 상태에서 상기 복수개의 데이터 입력부 중에서 어느 하나로 입력된 데이터를 이용하여 오프 칩 드라이버의 데이터 출력 레벨을 조정하기 위한 오프 칩 드라이버 조정신호를 생성하고, 상기 테스트 모드 신호가 활성화된 상태에서 상기 복수개의 데이터 입력부 중에서 어느 하나로 입력된 데이터를 이용하여 상기 선택신호 및 상기 셋업/홀드 조정신호를 생성하도록 구성된 오프 칩 드라이버 조정부를 구비함을 다른 특징으로 한다.
본 발명에 따른 셋업/홀드 테스트 방법은 테스트 모드가 활성화되지 않은 상태에서 복수개의 데이터 입력부 중에서 어느 하나로 입력된 데이터의 조합에 따라 오프 칩 드라이버의 데이터 출력 레벨을 조정하고, 테스트 모드가 활성화된 상태에서 상기 복수개의 데이터 입력부 중에서 어느 하나로 입력된 데이터의 조합에 따라 상기 복수개의 데이터 입력부 중에서 선택된 데이터 입력부의 셋업/홀드 타임을 조정함을 특징으로 한다.
본 발명은 셋업/홀드 테스트 방법으로서, 오프 칩 드라이버 조정부가 테스트 모드 신호가 비활성화된 상태에서 자신의 입력단을 통해 입력된 데이터를 제 1 신호 경로를 통해 디코딩하여 제 1 디코딩 신호를 출력하고, 상기 제 1 디코딩 신호에 따라 오프 칩 드라이버의 데이터 출력 레벨을 조정하며, 상기 오프 칩 드라이버 조정부가 상기 테스트 모드 신호가 활성화된 상태에서 상기 입력단을 통해 입력된 데이터를 제 2 신호 경로를 통해 디코딩하여 제 2 디코딩 신호를 출력하고, 상기 제 2 디코딩 신호에 따라 복수개의 데이터 입력부 중에서 선택된 데이터 입력부의 셋업/홀드 타임을 조정함을 다른 특징으로 한다.
본 발명에 따른 셋업/홀드 타임 테스트 장치 및 방법은 웨이퍼(Wafer) 레벨에서 직접적인 셋업/홀드 타임 테스트가 가능한 장점이 있고, 복수개의 데이터 핀에 대한 선택적인 셋업/홀드 타임 테스트를 수행할 수 있어 안정적인 셋업/홀드 마진 확보가 가능하므로 회로 설계 후 리비젼을 최소화하여 회로 설계 효율을 극대화할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 셋업/홀드 타임 테스트 장치 및 방법의 바람직한 실시예를 설명하면 다음과 같다.
도 4는 본 발명에 따른 셋업/홀드 타임 테스트 장치의 블록도이다.
본 발명에 따른 셋업/홀드 타임 테스트 장치(100)는 도 4에 도시된 바와 같이, 복수개의 데이터 입력부(DIP_DQ0 ~ DIP_DQ7)와 오프 칩 드라이버 조정부(200)를 구비한다.
본 발명은 오프 칩 드라이버의 데이터 출력 레벨을 조정하기 위해 사용되는 오프 칩 드라이버 조정부(200)를 이용하여 상기 복수개의 데이터 입력부(DIP_DQ0 ~ DIP_DQ7)의 셋업/홀드 타임을 선택적으로 테스트할 수 있도록 구성한 것이다.
상기 복수개의 데이터 입력부(DIP_DQ0 ~ DIP_DQ7)는 상기 셋업/홀드 조정신호(TM_MINUS1, TM_MINUS2, TM_PLUS1, TM_PLUS2), 상기 선택 신호(TM_DQ67, TM_DQ01, TM_DQ23, TM_DQ45), 데이터 스트로브 신호(DQSB), 인에이블 신호(ENDINB) 및 테스트 모드 신호(TM_PINTDSH)를 입력 받는다.
상기 복수개의 데이터 입력부(DIP_DQ0 ~ DIP_DQ7)는 자신에게 입력된 선택 신호(TM_DQ67, TM_DQ01, TM_DQ23, TM_DQ45)가 활성화되면 셋업/홀드 조정신호(TM_MINUS1, TM_MINUS2, TM_PLUS1, TM_PLUS2)에 응답하여 자신에게 입력된 데이터(DATA<0:7>)의 셋업/홀드 타임을 조정하여 출력하도록 구성된다.
상기 복수개의 데이터 입력부(DIP_DQ0 ~ DIP_DQ7)는 데이터 핀(DQ0 ~ DQ7)과 일대일 대응되도록 연결된다. 상기 복수개의 데이터 입력부(DIP_DQ0 ~ DIP_DQ7)는 비슷한 특성을 갖는 예를 들어, 레이아웃상에 인접한 데이터 입력부(DIP_DQ6과 DIP_DQ7, DIP_DQ0과 DIP_DQ1, DIP_DQ2와 DIP_DQ3, DIP_DQ4와 DIP_DQ5)들이 선택 신호(TM_DQ67, TM_DQ01, TM_DQ23, TM_DQ45)를 공통 입력 받아 연계 동작하도록 구성하였다. 상기 복수개의 데이터 입력부(DIP_DQ0 ~ DIP_DQ7)는 모두 동일하게 구성할 수 있다.
상기 오프 칩 드라이버 조정부(200)는 상기 복수개의 데이터 입력부(DIP_DQ0 ~ DIP_DQ7) 중에서 어느 하나 예를 들어, 데이터 입력부(DIP_DQ6)에서 프리 패치된 프리 패치 데이터(PFD), 상기 테스트 모드 신호(TM_PINTDSH) 및 데이터 클럭(DCLK)을 입력 받고, 오프 칩 드라이버의 데이터 출력 레벨을 조정하기 위한 오프 칩 드라이버 조정 신호(PU_INCD, PU_DECD, PD_INCD, PD_DECD), 상기 선택 신호(TM_DQ67, TM_DQ01, TM_DQ23, TM_DQ45) 및 상기 셋업/홀드 조정신호(TM_MINUS1, TM_MINUS2, TM_PLUS1, TM_PLUS2)를 출력한다.
상기 오프 칩 드라이버 조정부(200)는 상기 테스트 모드 신호(TM_PINTDSH)가 비활성화된 상태에서 상기 프리 패치 데이터(PFD)를 이용하여 상기 오프 칩 드라이버 조정 신호(PU_INCD, PU_DECD, PD_INCD, PD_DECD)를 생성하고, 상기 테스트 모드 신호(TM_PINTDSH)가 활성화된 상태에서 상기 프리 패치 데이터(PFD)를 이용하여 상기 선택 신호(TM_DQ67, TM_DQ01, TM_DQ23, TM_DQ45) 및 상기 셋업/홀드 조정신호(TM_MINUS1, TM_MINUS2, TM_PLUS1, TM_PLUS2)를 생성하도록 구성된다.
도 5는 도 4의 데이터 입력부(DIP_DQ6)의 구성을 나타낸 블록도이다.
상기 데이터 입력부(DIP_DQ6)는 도 5에 도시된 바와 같이, 입력 버퍼(310), 데이터 입력 제어부(320), 셋업/홀드 조정부(330), 프리 패치 회로부(340) 및 라이트 드라이버(350)를 구비한다.
상기 입력 버퍼(310)는 데이터 입력 제어부(320)의 출력신호가 활성화 레벨(예를 들어, 하이 레벨)이면 데이터(DATA<6>)를 입력 받도록 구성된다.
상기 데이터 입력 제어부(320)는 인에이블 신호(ENDINB)와 테스트 모드 신호(TM_PINTDSH) 중에서 어느 하나라도 활성화되면 상기 입력 버퍼(310)로 하이 레벨 신호를 출력하도록 구성된다. 상기 데이터 입력 제어부(320)는 제 1 및 제 2 인버터(IV1, IV2)와 노아 게이트(NR1)를 구비한다.
상기 셋업/홀드 조정부(330)는 제어 회로부(331) 및 조정 회로부(332)를 구비한다.
도 6은 도 5의 제어 회로부의 회로도이다.
상기 제어 회로부(331)는 도 6에 도시된 바와 같이, 복수개의 낸드 게이트(ND1 ~ ND4) 및 복수개의 인버터(IV3 ~ IV6)를 구비한다. 상기 제어 회로부(331)는 선택 신호(TM_DQ67)와 상기 셋업/홀드 조정신호(TM_MINUS1, TM_MINUS2, TM_PLUS1, TM_PLUS2)를 각각 논리곱하여 출력하도록 구성된다. 상기 제어 회로부(331)는 선택 신호(TM_DQ67)가 하이 레벨로 활성화되면 상기 셋업/홀드 조정신호(TM_MINUS1, TM_MINUS2, TM_PLUS1, TM_PLUS2)를 원래의 값으로 출력하고, 선택 신호(TM_DQ67)가 로우 레벨로 비활성화되면 상기 셋업/홀드 조정신호(TM_MINUS1, TM_MINUS2, TM_PLUS1, TM_PLUS2)를 모두 로우 레벨로 출력한다. 상기 조정 회로부(332)는 테스트 모드 신호(TM_PINTDSH)가 활성화된 상태이면 상기 제어 회로 부(331)를 통해 출력된 셋업/홀드 조정신호(TM_MINUS1, TM_MINUS2, TM_PLUS1, TM_PLUS2)에 따라 조정된 지연시간만큼 상기 입력 버퍼(310)의 출력 신호(BUFF_OUT)를 지연시켜 출력하도록 구성된다.
상기 프리 패치 회로부(340)는 데이터 스트로브 신호(DQSB)를 이용하여 상기 셋업/홀드 조정부(330)의 출력 신호(BUFF_OUTD)를 프리 패치(예를 들어, 4 비트 프리 패치)하여 프리 패치 데이터(PFD)를 출력하도록 구성된다.
상기 라이트 드라이버(350)는 상기 프리 패치 데이터(PFD)를 드라이빙하여 메모리 영역에 기록하도록 구성된다.
도 7은 도 5의 조정 회로부의 회로도이다.
상기 조정 회로부(332)는 도 7에 도시된 바와 같이, 복수개의 유닛 딜레이(UD1 ~ UD5), 복수개의 패스 게이트(PG11 ~ PG19), 복수개의 낸드 게이트(ND11 ~ ND14), 노아 게이트(NR11) 및 복수개의 인버터(IV11 ~ IV16)를 구비한다.
상기 조정 회로부(332)는 셋업/홀드 조정신호(TM_MINUS1, TM_MINUS2, TM_PLUS1, TM_PLUS2)에 따라 상기 복수개의 유닛 딜레이(UD1 ~ UD5) 중에서 상기 입력 버퍼(310)의 출력 신호(BUFF_OUT)가 경유하는 유닛 딜레이의 수가 가변되도록 구성된다.
상기 조정 회로부(332)는 테스트 모드 신호(TM_PINTDSH)가 비활성화된 상태에서 상기 복수개의 유닛 딜레이(UD1 ~ UD5) 중에서 입력신호가 경유하는 유닛 딜레이가 3개(UD1 ~ UD3)가 되도록 회로 구성이 이루어져 있으며, 이를 초기설정 유닛 딜레이(UD1 ~ UD3)라 한다.
상기 셋업/홀드 조정신호(TM_MINUS1, TM_MINUS2, TM_PLUS1, TM_PLUS2)는 각각 상기 초기설정 유닛 딜레이(UD1 ~ UD3)를 1단 감소, 2단 감소, 1단 증가, 2단 증가시키도록 정의된다.
예를 들어, 셋업/홀드 조정신호(TM_MINUS2)가 활성화되면 상기 복수개의 유닛 딜레이(UD1 ~ UD5) 중에서 입력신호가 경유하는 유닛 딜레이는 상기 초기설정 유닛 딜레이(UD1 ~ UD3)에 비해 두 단 감소되어 1개의 유닛 딜레이(UD1)가 된다. 이와 같은 방식으로 셋업/홀드 조정신호(TM_MINUS1, TM_PLUS1, TM_PLUS2)가 각각 활성화되면 입력신호가 경유하는 유닛 딜레이는 2개의 유닛 딜레이(UD1, UD2), 4개의 유닛 딜레이(UD1 ~ UD4), 5개의 유닛 딜레이(UD1 ~ UD5)가 된다.
도 8은 도 4의 오프 칩 드라이버 조정부의 구성을 나타낸 블록도이다.
상기 오프 칩 드라이버 조정부(200)는 도 8에 도시된 바와 같이, 제 1 래치 회로부(210), 스위칭부(220), 제 2 래치 회로부(230), 제 3 래치 회로부(240), 제 1 디코더(250), 제 2 디코더(260) 및 제 3 디코더(270)를 구비한다.
상기 제 1 래치 회로부(210)는 상기 프리 패치 데이터(PFD)(ALGNR0B, ALGNF0B, ALGNR1B, ALGNF1B)를 데이터 클럭(DCLK)에 따라 래치하는 복수개의 래치(LT1)를 구비한다.
상기 스위칭부(220)는 복수개의 패스 게이트(PG21 ~ PG28) 및 인버터(IV21)를 구비한다. 상기 스위칭부(220)는 테스트 모드 신호(TM_PINTDSH)가 비활성화되면 제 1 패스 게이트 그룹(PG21, PG23, PG25, PG27)이 턴 온 되어 상기 제 1 래치 회로부(210)의 출력 신호를 제 2 래치 회로부(230)로 전달하고, 테스트 모드 신 호(TM_PINTDSH)가 활성화되면 제 2 패스 게이트 그룹(PG22, PG24, PG26, PG28)이 턴 온 되어 상기 제 1 래치 회로부(210)의 출력 신호를 제 3 래치 회로부(240)로 전달하도록 구성된다.
상기 제 2 래치 회로부(230)는 복수개의 래치(LT2)를 통해 상기 제 1 패스 게이트 그룹(PG21, PG23, PG25, PG27)의 출력 신호를 래치하여 제 1 디코더(250)로 출력하도록 구성된다.
상기 제 3 래치 회로부(240)는 복수개의 래치(LT3)를 통해 상기 제 2 패스 게이트 그룹(PG22, PG24, PG26, PG28)의 출력 신호를 래치하고, 래치된 신호(TM_DQSELECT0, TM_DQSELECT1, TM_DELCNTRL0, TM_DELCNTRL1) 중에서 일부(TM_DQSELECT0, TM_DQSELECT1)를 제 2 디코더(260)로 출력하고, 나머지(TM_DELCNTRL0, TM_DELCNTRL1)를 제 3 디코더(270)로 출력하도록 구성된다. 상기 래치된 신호(TM_DQSELECT0, TM_DQSELECT1)는 도 4의 복수개의 데이터 입력부(DIP_DQ0 ~ DIP_DQ7) 중에서 셋업/홀드 테스트를 수행하고자 하는 데이터 입력부를 선택하기 위한 정보가 암호화된 선택정보 암호화 신호이다. 상기 래치된 신호(TM_DELCNTRL0, TM_DELCNTRL1)는 상기 도 7의 조정 회로부(332)의 셋업/홀드 조정량 즉, 복수개의 유닛 딜레이(UD1 ~ UD5) 중에서 입력신호가 경유하는 유닛 딜레이의 수를 설정하기 위한 정보가 암호화된 셋업/홀드 조정량 암호화 신호이다.
상기 제 1 디코더(250)는 상기 제 2 래치 회로부(230)의 출력 신호(DIN0B, DIN1B, DIN2B, DIN3B)를 디코딩하여 오프 칩 드라이버 조정 신호(PU_INCD, PU_DECD, PD_INCD, PD_DECD)를 출력하도록 구성된다.
상기 제 2 디코더(260)는 상기 선택정보 암호화 신호(TM_DQSELECT0, TM_DQSELECT1)를 디코딩하여 선택 신호(TM_DQ67, TM_DQ01, TM_DQ23, TM_DQ45)를 출력하도록 구성된다. 상기 제 2 디코더(260)의 설계방식은 다양하게 할 수 있으며, 예를 들어, 선택정보 암호화 신호(TM_DQSELECT0, TM_DQSELECT1)의 논리 레벨이 각각 (00), (01), (10), (11)일 때 선택 신호(TM_DQ01, TM_DQ23, TM_DQ45, TM_DQ67)의 순서대로 활성화되게 할 수 있다.
상기 선택 신호(TM_DQ67, TM_DQ01, TM_DQ23, TM_DQ45)는 각각 데이터 입력부(DIP_DQ6, DIP_DQ7), 데이터 입력부(DIP_DQ6, DIP_DQ7), 데이터 입력부(DIP_DQ6, DIP_DQ7), 데이터 입력부(DIP_DQ6, DIP_DQ7)를 선택하여 셋업/홀드 테스트를 수행하도록 정의된 신호이다.
상기 제 3 디코더(270)는 상기 셋업/홀드 조정량 암호화신호(TM_DELCNTRL0, TM_DELCNTRL1)를 디코딩하여 셋업/홀드 조정신호(TM_MINUS1, TM_MINUS2, TM_PLUS1, TM_PLUS2)를 출력하도록 구성된다. 상기 제 3 디코더(270)의 설계방식은 다양하게 할 수 있으며, 예를 들어, 셋업/홀드 조정량 암호화 신호(TM_DELCNTRL0, TM_DELCNTRL1)의 논리 레벨이 각각 (00), (01), (10), (11)일 때 셋업/홀드 조정신호(TM_MINUS1, TM_MINUS2, TM_PLUS1, TM_PLUS2)의 순서대로 활성화되게 할 수 있다.
본 발명은 셋업/홀드 테스트를 수행하기 위해 상기 선택 정보 및 지연시간 조정정보가 암호화된 프리 패치 데이터(PFD)가 새로 입력되는 경우 이전의 오프 칩 드라이버 조정 신호(PU_INCD, PU_DECD, PD_INCD, PD_DECD) 값이 변하는 것을 방지 할 수 있도록 스위칭부(220)를 통해 신호 경로를 전환함과 동시에 제 2 래치 회로부(230)를 통해 이전의 오프 칩 드라이버 조정 신호(PU_INCD, PU_DECD, PD_INCD, PD_DECD) 값이 저장되도록 하였다.
이와 같이 구성된 본 발명의 셋업/홀드 테스트 방법을 설명하면 다음과 같다.
먼저, 반도체 집적회로의 파워 업 동작이 순차적으로 진행된 후, 반도체 집적회로를 제어하는 칩 셋의 명령에 따라 상기 복수개의 데이터 입력부(DIP_DQ0 ~ DIP_DQ7) 중에서 어느 하나 즉, 데이터 입력부(DIP_DQ6)를 통해 입력되어 프리 패치된 프리 패치 데이터(ALGNR0B, ALGNF0B, ALGNR1B, ALGNF1B)가 제 1 래치 회로부(210), 스위칭부(220), 제 2 래치 회로부(230) 및 제 1 디코더(250)를 통해 디코딩되어 오프 칩 드라이버 조정 신호(PU_INCD, PU_DECD, PD_INCD, PD_DECD)가 생성된다. 이때 테스트 모드 신호(TM_PINTDSH)는 비활성화된 상태이므로 스위칭부(220)는 제 1 래치 회로부(210)의 출력 신호를 제 2 래치 회로부(230)로 전달한다.
이때 오프 칩 드라이버 조정 신호(PU_INCD, PU_DECD, PD_INCD, PD_DECD)는 제 2 래치 회로부(230)에 의해 생성 당시의 값으로 유지된다.
이후, 테스트 모드로 진입하여 데이터 입력부(DIP_DQ0, DIP_DQ1)를 선택하여 셋업/홀드 조정량을 -2단으로 조정하는 셋업/홀드 테스트를 수행하고자 할 경우, 상기 제 3 래치 회로부(240)에 래치된 신호(TM_DQSELECT0, TM_DQSELECT1, TM_DELCNTRL0, TM_DELCNTRL1)의 논리 값이 (0001)이 되어야 한다.
따라서 테스트 모드 신호(TM_PINTDSH)를 활성화시킨 상태에서, 데이터 입력 부(DIP_DQ6)를 통해 순차적으로 논리 값이 (0001)인 데이터를 입력시킨다.
테스트 모드에서 인에이블 신호(ENDINB)는 하이 레벨로 비활성화되어 있지만, 활성화된 테스트 모드 신호(TM_PINTDSH)에 따라 도 5의 입력 버퍼(310)가 상기 데이터를 입력 받아 출력한다.
도 7의 조정 회로부(332)가 상기 입력 버퍼(310)의 출력 신호(BUFF_OUT)를 초기설정 유닛 딜레이(UD1 ~ UD3) 만큼 지연시켜 출력한다.
도 5의 프리 패치 회로부(340)가 상기 셋업/홀드 조정부(330)의 출력 신호(BUFF_OUTD)를 프리 패치 하여 프리 패치 데이터(ALGNR0B, ALGNF0B, ALGNR1B, ALGNF1B)를 출력한다.
도 8의 오프 칩 드라이버 조정부(200)는 상기 프리 패치 데이터(ALGNR0B, ALGNF0B, ALGNR1B, ALGNF1B)가 제 1 래치 회로부(210), 스위칭부(220), 제 3 래치 회로부(240), 제 2 디코더(260) 및 제 3 디코더(270)를 통해 디코딩되어 선택 신호(TM_DQ67, TM_DQ01, TM_DQ23, TM_DQ45) 및 셋업/홀드 조정신호(TM_MINUS1, TM_MINUS2, TM_PLUS1, TM_PLUS2)가 생성된다.
상기 프리 패치 데이터(ALGNR0B, ALGNF0B, ALGNR1B, ALGNF1B)의 논리 레벨이 (0001)이므로 선택 신호(TM_DQ67, TM_DQ01, TM_DQ23, TM_DQ45) 중에서 선택 신호(TM_DQ01)가 활성화되고, 셋업/홀드 조정신호(TM_MINUS1, TM_MINUS2, TM_PLUS1, TM_PLUS2) 중에서 셋업/홀드 조정신호(TM_MINUS2)가 활성화된다.
상기 활성화된 선택 신호(TM_DQ01)와 상기 활성화된 셋업/홀드 조정신호(TM_MINUS2)에 따라 데이터 입력부(DIP_DQ0, DIP_DQ1)의 셋업/홀드 조정부(330) 에 의해 입력 데이터가 유닛 딜레이(UD1)에 해당하는 시간만큼 지연되고 프리 패치 회로부(340) 및 라이트 드라이버(350)를 통해 출력된다. 상기 출력 데이터를 통해 입력 데이터의 셋업/홀드 마진이 충분한지 여부를 검출할 수 있다.
이와 같은 방식으로 복수개의 데이터 입력부(DIP_DQ0 ~ DIP_DQ7)를 번갈아가며 선택하여 각각에 대항 셋업/홀드 타임을 원하는 만큼 조정하여 셋업/홀드 테스트를 수행할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 데이터 입력 회로의 블록도,
도 2는 도 1의 데이터 입력부(DIP_DQ6)의 구성을 나타낸 블록도,
도 3은 도 1의 오프 칩 드라이버 조정부의 구성을 나타낸 블록도,
도 4는 본 발명에 따른 셋업/홀드 타임 테스트 장치의 블록도,
도 5는 도 4의 데이터 입력부(DIP_DQ6)의 구성을 나타낸 블록도,
도 6은 도 5의 제어 회로부의 회로도,
도 7은 도 5의 조정 회로부의 회로도,
도 8은 도 4의 오프 칩 드라이버 조정부의 구성을 나타낸 블록도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
200: 오프 칩 드라이버 조정부 DIP_DQ0 ~ DIP_DQ7: 데이터 입력부
210: 제 1 래치 회로부 220: 스위칭부
230: 제 2 래치 회로부 240: 제 3 래치 회로부
250: 제 1 디코더 260: 제 2 디코더
270: 제 3 디코더 310: 입력 버퍼
320: 데이터 입력 제어부 330: 셋업/홀드 조정부
331: 제어 회로부 332: 조정 회로부
340: 프리 패치 회로부 350: 라이트 드라이버

Claims (20)

  1. 선택신호와 셋업/홀드 조정신호에 응답하여 자신에게 입력된 데이터의 셋업/홀드 타임을 조정하도록 구성된 복수개의 데이터 입력부; 및
    상기 복수개의 데이터 입력부 중에서 어느 하나로 입력된 데이터를 이용하여 상기 선택신호 및 상기 셋업/홀드 조정신호를 생성하도록 구성된 오프 칩 드라이버 조정부를 구비하는 셋업/홀드 타임 테스트 장치.
  2. 제 1 항에 있어서,
    상기 데이터 입력부는
    상기 데이터를 입력 받도록 구성된 입력 버퍼,
    상기 선택신호에 따라 활성화된 셋업/홀드 조정신호에 상응하는 지연시간만큼 상기 입력 버퍼의 출력 신호를 지연시킴으로써 상기 데이터의 셋업/홀드 타임을 조정하도록 구성된 셋업/홀드 조정부, 및
    상기 셋업/홀드 조정부의 출력 신호를 프리 패치하여 프리 패치 데이터를 출력하도록 구성된 프리 패치 회로부를 구비하는 셋업/홀드 타임 테스트 장치.
  3. 제 2 항에 있어서,
    상기 셋업/홀드 조정부는
    복수개의 유닛 딜레이를 구비하며, 상기 셋업/홀드 조정신호에 따라 상기 복 수개의 유닛 딜레이 중에서 상기 입력 버퍼의 출력 신호가 경유하는 유닛 딜레이의 수가 가변되도록 구성됨을 특징으로 하는 셋업/홀드 타임 테스트 장치.
  4. 제 2 항에 있어서,
    상기 셋업/홀드 조정신호는 복수개의 신호 비트를 포함하며,
    상기 셋업/홀드 조정부는
    상기 선택신호와 상기 복수개의 신호 비트를 각각 논리곱하여 출력하도록 구성됨을 특징으로 하는 셋업/홀드 타임 테스트 장치.
  5. 제 2 항에 있어서,
    상기 오프 칩 드라이버 조정부는
    상기 프리 패치 데이터를 래치하여 래치 데이터를 출력하도록 구성된 제 1 래치 회로부,
    상기 래치 데이터를 디코딩하여 오프 칩 드라이버의 출력 데이터의 레벨을 조정하기 위한 오프 칩 드라이버 조정신호를 출력하도록 구성된 제 1 디코더,
    상기 래치 데이터를 디코딩하여 상기 선택신호를 출력하도록 구성된 제 2 디코더, 및
    상기 래치 데이터를 디코딩하여 상기 셋업/홀드 조정신호를 출력하도록 구성된 제 3 디코더를 구비하는 것을 특징으로 하는 셋업/홀드 타임 테스트 장치.
  6. 자신에게 입력된 선택신호가 활성화되면 셋업/홀드 조정신호에 응답하여 자신에게 입력된 데이터의 셋업/홀드 타임을 조정하도록 구성된 복수개의 데이터 입력부; 및
    테스트 모드 신호가 비활성화된 상태에서 상기 복수개의 데이터 입력부 중에서 어느 하나로 입력된 데이터를 이용하여 오프 칩 드라이버의 데이터 출력 레벨을 조정하기 위한 오프 칩 드라이버 조정신호를 생성하고, 상기 테스트 모드 신호가 활성화된 상태에서 상기 복수개의 데이터 입력부 중에서 어느 하나로 입력된 데이터를 이용하여 상기 선택신호 및 상기 셋업/홀드 조정신호를 생성하도록 구성된 오프 칩 드라이버 조정부를 구비하는 셋업/홀드 타임 테스트 장치.
  7. 제 6 항에 있어서,
    상기 데이터 입력부는
    상기 테스트 모드 신호에 응답하여 데이터를 입력 받도록 구성된 입력 버퍼,
    상기 셋업/홀드 조정신호에 상응하는 지연시간 만큼 상기 입력 버퍼의 출력 신호를 지연시킴으로써 상기 데이터의 셋업/홀드 타임을 조정하도록 구성된 조정 회로부,
    상기 선택신호의 활성화 여부에 따라 상기 셋업/홀드 조정신호를 상기 조정 회로부로 출력하도록 구성된 제어 회로부, 및
    상기 조정 회로부의 출력 신호를 프리 패치하여 프리 패치 데이터를 출력하도록 구성된 프리 패치 회로부를 구비하는 셋업/홀드 타임 테스트 장치.
  8. 제 7 항에 있어서,
    상기 조정 회로부는
    복수개의 유닛 딜레이를 구비하며, 상기 셋업/홀드 조정신호에 따라 상기 복수개의 유닛 딜레이 중에서 상기 입력 버퍼의 출력 신호가 경유하는 유닛 딜레이의 수가 가변되도록 구성됨을 특징으로 하는 셋업/홀드 타임 테스트 장치.
  9. 제 7 항에 있어서,
    상기 셋업/홀드 조정신호는 복수개의 신호 비트를 포함하며,
    상기 제어 회로부는
    상기 선택신호와 상기 복수개의 신호 비트를 각각 논리곱하여 출력하도록 구성됨을 특징으로 하는 셋업/홀드 타임 테스트 장치.
  10. 제 7 항에 있어서,
    상기 오프 칩 드라이버 조정부는
    상기 테스트 모드 신호가 비활성화된 상태에서 입력단을 통해 입력된 제 1 프리 패치 데이터를 이용하여 오프 칩 드라이버의 출력 데이터의 레벨을 조정하기 위한 오프 칩 드라이버 조정신호를 생성하고, 상기 테스트 모드 신호가 활성화된 상태에서 상기 입력단을 통해 입력된 제 2 프리 패치 데이터를 이용하여 상기 선택신호 및 상기 셋업/홀드 조정신호를 생성하며,
    상기 테스트 모드 신호가 활성화되기 이전에 입력된 상기 제 1 프리 패치 데이터를 저장할 수 있도록 구성됨을 특징으로 하는 셋업/홀드 타임 테스트 장치.
  11. 제 7 항에 있어서,
    상기 오프 칩 드라이버 조정부는
    상기 프리 패치 데이터를 래치하여 제 1 래치 데이터를 출력하도록 구성된 제 1 래치 회로부,
    상기 제 1 래치 데이터를 래치하여 제 2 래치 데이터를 출력하도록 구성된 제 2 래치 회로부,
    상기 제 1 래치 데이터를 래치하여 제 3 래치 데이터를 출력하도록 구성된 제 3 래치 회로부,
    테스트 모드 신호에 따라 상기 제 1 래치 데이터를 상기 제 2 래치 회로부 또는 제 3 래치 회로부로 전달하기 위한 스위칭부,
    상기 제 2 래치 데이터를 디코딩하여 오프 칩 드라이버의 출력 데이터의 레벨을 조정하기 위한 오프 칩 드라이버 조정신호를 출력하도록 구성된 제 1 디코더,
    상기 제 3 래치 데이터의 일부를 디코딩하여 상기 선택신호를 출력하도록 구성된 제 2 디코더, 및
    상기 제 3 래치 데이터의 일부를 제외한 나머지를 디코딩하여 상기 셋업/홀드 조정신호를 출력하도록 구성된 제 3 디코더를 구비하는 것을 특징으로 하는 셋업/홀드 타임 테스트 장치.
  12. 테스트 모드가 활성화되지 않은 상태에서 입력된 제 1 데이터의 조합에 따라 오프 칩 드라이버의 데이터 출력 레벨을 조정하고,
    테스트 모드가 활성화된 상태에서 입력된 제 2 데이터의 조합에 따라 복수개의 데이터 입력부 중에서 선택된 데이터 입력부의 셋업/홀드 타임을 조정하는 셋업/홀드 타임 테스트 방법.
  13. 제 12 항에 있어서,
    상기 제 1 데이터의 데이터 값이 상기 제 2 데이터의 입력과 상관없이 유지되도록 상기 제 1 데이터를 저장하는 것을 특징으로 하는 셋업/홀드 타임 테스트 방법.
  14. 제 13 항에 있어서,
    상기 제 2 데이터는
    상기 복수개의 데이터 입력부 중에서 선택할 데이터 입력부를 정의하는 선택 정보 및 선택된 데이터 입력부의 셋업/홀드 타임 조정량을 정의하는 셋업/홀드 조정 정보가 암호화된 데이터인 것을 특징으로 하는 셋업/홀드 타임 테스트 방법.
  15. 제 13 항에 있어서,
    상기 셋업/홀드 타임 조정은
    상기 선택 정보에 따라 선택된 데이터 입력부의 데이터 지연시간을 상기 셋업/홀드 타임 조정 정보에 따라 증가 또는 감소시켜 이루어짐을 특징으로 하는 셋업/홀드 타임 테스트 방법.
  16. 오프 칩 드라이버 조정부가 테스트 모드 신호가 비활성화된 상태에서 자신의 입력단을 통해 입력된 데이터를 제 1 신호 경로를 통해 디코딩하여 제 1 디코딩 신호를 출력하고, 상기 제 1 디코딩 신호에 따라 오프 칩 드라이버의 데이터 출력 레벨을 조정하며,
    상기 오프 칩 드라이버 조정부가 상기 테스트 모드 신호가 활성화된 상태에서 상기 입력단을 통해 입력된 데이터를 제 2 신호 경로를 통해 디코딩하여 제 2 디코딩 신호를 출력하고, 상기 제 2 디코딩 신호에 따라 복수개의 데이터 입력부 중에서 선택된 데이터 입력부의 셋업/홀드 타임을 조정하는 셋업/홀드 타임 테스트 방법.
  17. 제 16 항에 있어서,
    상기 테스트 모드 신호가 비활성화된 상태에서 자신의 입력단을 통해 입력된 데이터를 저장하는 것을 특징으로 하는 셋업/홀드 타임 테스트 방법.
  18. 제 17 항에 있어서,
    상기 입력단을 통해 입력된 데이터는
    상기 복수개의 데이터 입력부 중에서 어느 하나를 통해 프리 패치된 데이터인 것을 특징으로 하는 셋업/홀드 타임 테스트 방법.
  19. 제 17 항에 있어서,
    상기 테스트 모드가 활성화된 상태에서 자신의 입력단을 통해 입력된 데이터는
    상기 복수개의 데이터 입력부 중에서 선택할 데이터 입력부를 정의하는 선택 정보 및 선택된 데이터 입력부의 셋업/홀드 타임 조정량을 정의하는 셋업/홀드 조정 정보가 암호화된 데이터인 것을 특징으로 하는 셋업/홀드 타임 테스트 방법.
  20. 제 19 항에 있어서,
    상기 셋업/홀드 타임 조정은
    상기 선택 정보에 따라 선택된 데이터 입력부의 데이터 지연시간을 상기 셋업/홀드 타임 조정 정보에 따라 증가 또는 감소시켜 이루어짐을 특징으로 하는 셋업/홀드 타임 테스트 방법.
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