KR20010050814A - 소스 동기 신호의 검사 방법 및 장치 - Google Patents

소스 동기 신호의 검사 방법 및 장치 Download PDF

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KR20010050814A
KR20010050814A KR1020000057947A KR20000057947A KR20010050814A KR 20010050814 A KR20010050814 A KR 20010050814A KR 1020000057947 A KR1020000057947 A KR 1020000057947A KR 20000057947 A KR20000057947 A KR 20000057947A KR 20010050814 A KR20010050814 A KR 20010050814A
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가르시아로돌포에프.
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하이든 마틴
슐럼버거 테크놀로지즈, 아이엔씨.
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Abstract

본 발명은 자동 검사 설비("ATE")를 이용하여 소스 동기 신호를 출력하는 장치를 검사하기 위한 장치 빛 방법에 관한 것으로서, 검사중인 상기 소스 동기화 장치로부터의 출력 데이터 신호 및 출력 클럭 신호는 지연 네트워크를 사용하여 지연되며, 이 지연은 경로 에러의 스큐(skew)를 제거하고, 출력 클럭 신호를 임시 저장하고 분배하는데 필요한 시간을 제공하며, 출력 클럭 신호를 이용하여 출력 데이터 신호를 판독함으로써 출력 데이터 신호가 ATE에 비교적 안정적으로 표시된다.

Description

소스 동기 신호의 검사 방법 및 장치{TEST METHOD AND APPARATUS FOR SOURCE SYNCHRONOUS SIGNALS}
본 발명은 전자기기를 검사하는 방법 및 회로에 관한 것이다.
집적회로의 트랜지스터와 같은 전자기기의 기능성 및 품질을 보장하기 위해 상기 기기는 제조의 여러 단계에서 검사된다. 상기 검사는 주로 자동 검사 설비("ATE")를 이용하여 실시된다. ATE는 "DUT"(검사중인 기기(device under test)의 입력 핀상에 검사신호를 주입하고 대응 출력을 감시한다. 다음에 DUT가 그 명세에 따라 기능하는지를 결정하기 위해 DUT의 출력은 주지되거나 예측된 값과 비교된다.
기기의 기하학적 형태(형상 크기)가 작아질수록 기기의 출력신호는 상대적으로 빨라지고, 또한 불행히도 보다 더 "파형이 흐트러진다". 지터는 기기내의 잡음 커플링효과에 의해 도입되고, 스위칭 동안 보다 낮은 트랜지스터 임계전압과 큰 과도전류에 의해 더욱 심화된다. 또한, 낮은 열량의 집적회로 패키지를 이용하는 경우, 순간적인 반도체 다이 온도변화가 발생하고 출력신호의 타이밍을 변화시킬 수 있다.
지터문제를 완화하기 위해 기기 제조자들은 출력 데이터신호와 함께 출력 클럭신호가 제공되는 구성에 의존해왔다. 따라서, 시스템내 모든 기기에서 공통적인 클럭신호가 아니라 소스 기기로부터의 클럭신호에 의해 데이터 전송이 동기화된다. 이러한 출력신호를 소스 동기신호라 한다. 소스 동기신호는 "RAC"(Direct RAMBUS) 인터페이스와 고성능 마이크로프로세서를 포함하는 다양한 기기에서 사용된다. 도 1은 정상적으로 동작하는 동안 수신기기에서 "나타나는" 바와 같은 출력 클럭신호(101)와 대응하는 출력 데이터신호(102)로 구성되는 소스 동기신호(100)에 대한 파형을 나타내고 있다. 수신기기가 클럭신호(101)와 관련된 출력 데이터신호(102)를 판독하기 때문에 수신기기에서 극소의 데이터 지터가 나타난다.
정상적인 동작 동안 소스 동기신호가 비교적 안정적이지만, 기기를 검사하는 동안 지터 문제가 발생한다. 도 2는 종래 기술에서 일반적인 ATE 시스템의 관련 부분의 블럭도를 높은 수준으로 나타내고 있다. ATE(200)는 DUT(204), 소스 동기 기기를 검사하도록 구성된다. ATE(200)는 자극발생기(201), 판독/비교 논리(202), 마스터 클럭(203) 및 도시되지 않은 다른 종래의 구성부를 포함한다. 자극발생기(201)는 검사신호를 DUT(204)내로 도입한다. DUT(204)로부터의 결과적인 출력신호는 판독/비교 논리부(202)에 의해 판독되고 기대값과 비교된다. DUT(204)로의 검사신호의 스트로빙(strobing)과 결과적인 출력신호의 판독이 DUT(204)의 출력클럭신호와 관련되지 않고 마스터 클럭(203)과 관련하여 수행되기 때문에, DUT(204)로부터의 출력 클럭신호와 출력 데이터신호는 모두 ATE(200)에 대해 파형이 흐트러지는 것으로 나타난다. 도 3은 마스터 클럭(203)으로부터의 신호와 관련하여 ATE(200)에서 나타나는 바와 같이 DUT(204)로부터의 출력 클럭신호(101)와 출력 데이터신호(102)를 나타내고 있다. 데이터신호(102)와 클럭신호(101)내 지터는 잘못된 판독을 발생시켜서 필연적인 수율 손실과 함께, 검사 결과를 신뢰할 수 없게 하고 ATE상에서 ("보호주파수대(guardband)"로도 알려진) 매우 엄격한 통과 필요조건을 요구할 수 있다. 또한, 지터로 인해 데이터신호(102)와 클럭신호(101) 사이의 설정 및 대기 시간과 같은 타이밍 관계를 검사하기 어렵다.
따라서, 소스 동기 기기를 확실하게 검사할 수 있는 방법 및 장치가 요구된다.
도 1은 신호가 수신장치에 나타날 때 소스 동기 기기로부터의 데이터 및 클럭 신호를 나타낸다.
도 2는 종래 기술에서 ATE의 블럭도이다.
도 3은 종래 기술에서 신호가 ATE에 나타날 때 소스 동기 기기로부터의 데이터 및 클럭 신호를 나타낸다.
도 4는 종래기술에서 입력 스테이지 회로를 보여준다.
도 5는 본 발명의 제 1 실시예에 따른 입력 스테이지 회로를 보여준다.
도 6은 도 5에 도시된 회로에 대한 타이밍도이다.
도 7은 본 발명의 제 2 실시예에 따른 입력 스테이지 회로를 나타낸다.
도 8은 본 발명의 제 3 실시예에 따른 입력 스테이지 회로를 나타낸다.
도 9는 도 8에 도시된 회로에 대한 타이밍도이다.
도 10은 설정 및 대기 시간을 나타내는 타이밍도이다.
본 발명은 ATE를 이용하여 소스 동기 기기를 검사하는 방법 및 관련 장치에 관한 것이다. 소스 동기 기기의 출력 클럭신호와 출력 데이터신호는 프로그램 가능 지연 네트워크를 이용하여 지연된다. 상기 지연은 경로 에러의 스큐(skew)를 제거하고, 출력 클럭신호를 임시 저장하고 분배하는데 필요한 시간을 제공한다. 출력 데이터신호는 출력 클럭신호를 이용하여 출력 데이터신호를 판독함으로써 ATE에 대해 비교적 안정적인 것으로 나타난다.
본 발명은 ATE를 이용하는 소스 동기 기기를 검사하는 방법 및 관련 장치에 관한 것이다. 본 발명은 미국 캘리포니아주 새너제이에 위치한 슐럼버거 테크날러지스 인코퍼레이티드(Schlumberger Technologies Inc.)의 ITS 9000 자동 검사설비를 포함한 다수의 ATE에서 사용될 수도 있다. 예를 들어, 본 발명은 ATE의 비교회로 또는 ("핀 전자회로"로도 알려짐) 입력 스테이지에서 사용될 수도 있다.
도 4는 종래기술의 전형적인 ATE의 입력 스테이지 회로를 도시한다. 이러한 입력 스테이지 회로는 예를 들어 ATE(200)(도 2)의 판독/비교 논리(202)의 DUT(204)로부터의 입력 단자에서 사용된다. 도 4를 참조하면, 소스 동기 기기로부터의 데이터 신호(401)는 비교기(402 및 403)에 의해 수신된다. 비교기(402)는 기준 전압 VOH(Voltage output high)(404)과 데이터 신호(401)를 비교한다. 데이터 신호(401)가 VOH(404)보다 크면, 출력 신호 ACH(406)(A-channel HIGH)는 논리 HIGH이고, 그렇지 않으면 ACH(406)는 LOW이다. VOH(404, 402) 및 ACH(406)로 구성되는 회로는 신호(401)의 논리 HIGH 상태를 검사하기 위하여 사용된다. 예를 들면, VOH(404)는 신호(401)가 HIGH일지라도 ACH(406)가 논리 HIGH로 진행하지 못하는 레벨을 검사하는 프로그램 가능 전압원을 이용하여 변화할 수 있다. 유사하게, VOL(voltage output low)(405)는 데이터 신호(401)가 LOW일 때에도 출력 신호 BCL(B-channel LOW)이 LOW로 진행하지 못하는 전압 레벨을 결정하기 위하여 조정될 수 있다. ACH(406)(또는 BCL(407))는 임시 저장되지 않고 신호(401)가 전이하지 않는한 현재의 논리 상태로 유지된다. 실질적으로, ACH(406)(또는 BCL(407))는 ATE로부터의 클럭 신호을 이용하여 비교 논리(도시되지 않음)내로 스트로브(예를 들면, 판독)된다. 다음에 ACH(406)는 ATE에 의해 발생된 DUT 입력 신호에 대해 기초가 되는 기대값과 비교된다. ACH(406)는 DUT의 출력 클럭 신호를 사용하여 판독되지 않기 때문에, ACH(406)는 ATE에서 지터로 나타난다. ACH(406)는 지터 동안에 스트로브되는 것이 가능하고, 이 경우에 ACH(406)의 판독은 신뢰할 수 없다.
도 5는 본 발명에 따른 ATE용 입력 스테이지 회로(500)를 도시한다. 소스 동기 DUT로부터의 DUT 데이터 신호(501)가 HIGH이면, DUT 데이터 신호(501)는 비교기(502)에 의해 기준 전압 VOH(504)와 비교된다. VOH(504)는 디지털-아날로그 컨버터 또는 프로그램 가능 전원장치의 출력 신호일 수 있다. VOH(504)는 데이터 신호(501)의 논리 HIGH 전압 레벨을 검사하는데 사용된다. 데이터 신호(501)가 VOH(504)보다 더 크면, 비교기(502)의 출력신호(561)는 HIGH이다. 인버터(508) 및 AND 게이트(509)는 비교기(502)의 HIGH 출력을 좁은 상승 펄스로 변환하기 위한 상승 에지 글리처 회로를 형성한다. 좁은 펄스는 S-R 플립플롭(511)의 세트 또는 "S" 입력을 기동하기 전에 프로그램 가능 지연 네트워크(510)에 의해 시간 지연되고, 이것에 의해 래치(512)의 입력부(513)에 논리 HIGH를 나타낸다. 프로그램 가능 지연 네트워크는 적절한 종래의 지연 소자 또는 그것의 조합으로 구성될 수 있다. 데이터 신호(501)가 비교기(502), 지연 네트워크(570) 및 래치(512)에 의해 한정되는 경로를 통해 전달되는 동안에, 소스 동기 DUT로부터의 DUT 클럭 신호(520)는 임시 저장되고(도시되지 않음), 프로그램 가능 지연 네트워크(519)의 입력 단자(571)상에 가해진다. 시간 지연 후, 클럭 신호(520)는 클럭 입력 단자(514)를 기동함으로써 래치(512)내로 지연된 데이터 신호(501)를 스트로브하고, 그 결과 ACH(506)는 HIGH가 된다. 다음 DUT 클럭 사이클 전에, ACH(506)는 기대값과 비교하기 위해 비교기 회로(도시되지 않음)내로 스트로브된다. DUT 데이터 신호(501)가 VOH(504) 아래로 떨어지면, 비교기(502), 인버터(515, 516)와 AND 게이트(517)로 구성되는 하강 에지 글리처 회로 및 프로그램 가능 지연 네트워크(518)를 통과하는 신호는 유사하게 래치(512)에 LOW 입력을 제공하도록 작용한다. 도 6은 도 5의 각각의 관련된 신호에 대한 상기 논리 시퀀스를 요약하는 타이밍도이다.
데이터 신호(501)의 논리 LOW 상태를 검사하는데 사용되는 BCL(507)을 발생하기 위한 회로는 ACH(506)를 발생하기 위한 회로와 유사하다. 비교기(503), 인버터(523, 524)와 AND 게이트(525)로 구성되는 하강 에지 글리처 및 프로그램 가능 지연 네트워크(526)는 DUT 데이터 신호(501)가 기준 전압 VOL(505)보다 적으면(예를 들면, 데이터 신호(501)가 LOW이면) S-R 플립플롭(527)을 세트하기 위하여 지연된 DUT 데이터 신호(501)를 제공한다. S-R 플립플롭(527)의 발생되는 HIGH 출력 신호는 지연된 DUT 클럭 신호(520)에 의해 래치(565)내로 래치된다. DUT 데이터 신호(501)가 VOL(505)보다 크면(예를 들면, 데이터 신호(501)가 최소 수용 가능한 출력 LOW 레벨보다 크면), 비교기(503), 인버터(528)와 AND 게이트(529)로 구성되는 상승 에지 글리처 및 프로그램 가능 지연 네트워크(530)는 S-R 플립플롭(527)를 리세트하기 위하여 지연된 DUT 데이터 신호(501)를 제공하고, 이것에 의해 지연된 DUT 클럭 신호(520)가 클럭 입력 단자(521)를 기동할 때 래치(565)내에 LOW를 래칭된다.
종래기술에서의 회로 및 방법과 대조하여, ACH(506)(또는 BCL(507))는 ATE 클럭 신호가 아니고 DUT 클럭 신호(520)를 이용하여 데이터 신호(501)를 스트로빙함으로써 발생된다. 다시 말하면, ACH(506)는 DUT 클럭 신호(520)와 관련된 신호(501)의 논리 상태를 나타낸다. ACH(506)가 래치(512)를 이용하여 임시 저장되기 때문에, 다음 DUT 클럭 사이클전에 임의의 시간에서 ATE 클럭 신호를 이용하여 비교기 회로내로 스트로브될 수 있는 안정적인 신호이다.
프로그램 가능 지연 네트워크(510, 518, 519, 526 및 530)는 DUT 출력 데이터 및 클럭의 경로 에러의 스큐를 제거하도록 사용된다. 이러한 경로 에러는 설치 경로 에러, 비교기 지연 에러와, 상승 및 하강 에지 글리처 사이의 전달 지연 차이로 검사될 수 있다. 또한, 지연 네트워크는 DUT의 데이터 신호에 연결된 모든 입력 스테이지 회로에 DUT 클럭(520)을 임시 저장하고 분배하는데 필요한 시간 지연을 제공한다. 물론, 회로(500)를 통한 최대 전달 지연은 DUT 클럭 신호(520)의 기간보다 작아야 하고; 그렇지 않으면, DUT 클럭 신호(520)는 데이터 신호(501)와의 결합력을 잃어버리고, 이것에 의해 각각의 DUT 데이터와 보정 DUT 클럭 에지를 일치시키기 위한 더욱 복잡한 파이프라인형 클럭 팬아웃과 분배 설계가 필요해진다. 고속 기기를 검사하는데 있어서, 회로(500)는 집적 회로로 구현되는 것이 바람직하다.
이 실시예에서, 지연 네트워크는 DUT 데이터 신호(501)와 DUT 클럭 신호(520)가 DUT에 의해 최초로 발생될 때처럼 동일한 타이밍 관계로 래치(512)의 입력 단자에 도달하도록 조정된다. 지연 네트워크는 서로 다른 DUT 타이밍 요구를 수용하기 위하여 지연을 변화시키는 유연성을 허용하기 위해 프로그램 가능 지연 범위의 중앙에 있도록 조정되는 것이 바람직하다. 일단 지연 네트워크가 조정되면, 입력 스페이지 회로(500)는 셋업 및 대기 시간을 검사하는데 사용된다. 셋업 시간 검사는 수신 기기(도시되지 않음)의 셋업 시간 요구에 대처하기 위해서 DUT 클럭 전이전에 최소 지정 시간 동안 DUT가 유효 데이터 신호를 제공하는 것을 확인하는 것을 포함한다. 도 10을 참조하면, 상승 셋업 시간(tsetup)은 DUT 클럭 신호(1010)가 HIGH에서 LOW로 변화되기 전의 기간이다. 예측된 DUT 데이터가 HIGH일 때 상승 셋업 시간을 검사하기 위하여 셋업 시간(tsetup)과 동일한 지연이 지연 네트워크의 조정된 지연에 더해진다(도 5). 예측된 DUT 데이터가 LOW이면 동일한 셋업 시간이 지연 네트워크(526)의 조정된 지연에 더해진다. 셋업 시간과 동일한 양만큼 DUT 데이터를 지연하고, 래치(512)의 출력을 스트로빙함으로써 HIGH로 예측되는 DUT 데이터 신호가 DUT 클럭 전이전 tsetup초에 래치(512)의 입력에 도달하는지를 결정할 수 있다.
대기 시간은 수신 기기(도시하지 않음)의 대기 시간 요건을 충족시키기 위해 DUT 클럭 신호 전이 후의 지정된 시간동안 DUT 데이터 신호가 여전히 유효한지를 확인하는 것을 포함한다. 도 10을 참조하면 대기 시간(thold)은 DUT 클럭 신호(1010)가 HIGH에서 LOW로 전이한 후의 기간이다. HIGH DUT 데이터 신호를 예상할 때 상승 대기 시간 동안 검사하기 위해서 설정 시간(tsetup)에서 대기 시간(thold)을 차감한 시간과 동일한 지연이 지연 네트워크(518)(및 LOW DUT 데이터 신호를 예상할 경우엔 지연 네트워크(530))의 보정 지연에 더해지거나 또는
지연(518) = 보정 지연 + tsetup- thold
이다. 셋업 시간(tsetup)은 셋업 시간 검사를 수행할 시에 지연 네트워크(510)에 가해지는 tsetup지연을 보상하기 위해 지연 네크워크(518)의 조정된 지연에 더해진다. 본 예에서는 HIGH인 예상 DUT 데이터 상태가 DUT 클럭 신호 전이 후의 thold초 동안 여전히 유효한지의 여부를 판정하기 위해서 대기 시간(thold)이 조정된 지연으로부터 차감된다. 지연 네트워크(518)가 대기 시간 검사 동안에 적절한 지연을 갖으면 DUT는 DUT 데이터를 HIGH에서 LOW로 변환하라는 명령을 받는다. DUT 데이터 신호가 DUT 클럭 신호 전이 후의 대기 시간(thold)과 동일한 기간 동안 여전히 유효한 경우에 HIGH는 래치(latch)(512)로 래치되고, 그렇지 않은 경우에는 LOW가 래치될 것이다.
이 방법은 또한 아날로그와 디지털 기술의 조합을 사용함으로써 구현될 수 있다. 도 7은 본 발명에 따른 ATE에 대한 입력 스테이지 회로(700)을 도시하고 있다. 비교기(702)는 DUT 데이터 신호(701)와 기준 전압 VOH(704)를 비교함으로써 DUT 데이터 신호(701)의 논리 HIGH 전압 레벨을 검사한다. 데이터 신호(701)가 VOH(704)보다 큰 경우에 비교기(702)는 HIGH를 출력하여, 인버터(740)와 AND 게이트(741)로 구성되는 상승 에지 글리처(703)를 기동한다. 응답 시에, 상승 에지 글리처(703)는 프로그램 가능 지연 네트워크(725)에 의해 시간 지연되는 좁은 펄스를 발생한다. 회로(500)에서 처럼, 프로그램 가능 지연 네트워크는 경로 에러의 스큐를 제거하고, DUT 클럭(709)을 임시 저장하고 분배하기 위한 부가적인 시간을 제공하는데 이용된다. 상승 에지 글리처(703)로부터의 좁은 펄스는 또한 점선(719)으로 도시된 바와 같이 S-R 플립플롭(720)을 리세트한다. 이것은 데이터 신호(701)가 HIGH인 BCL(721)을 감시하는 (도시되지 않은) 회로를 가리킨다. 지연 네트워크(725)의 출력은 통상적인 램프(ramp) 발생기(706)를 기동하여 램프 신호의 발생을 개시한다. 비교기(714, 715)는 램프 신호를 기준 전압 Vlate(708) 및 Vearly(707)에 비교한다. AND 게이트(712)의 입력(717, 716)은 램프 신호가 Vearly(707)와 Vlate(708) 사이의 전압 레벨을 갖는 동안에만 HIGH이기 때문에 램프 발생기(706)는 사실상 Vearly(707)와 Vlate(708)를 조정함으로써 설정될 수 있는 부가적인 지연을 제공한다. 입력(716, 717)이 모두 HIGH인 경우에 DUT 클럭 신호(709)는 프로그램 가능 지연 네트워크(724)를 통한 시간 지연 후에 입력 단자(718)에 도달하여 논리 HIGH를 적용하고, 그 결과 AND 게이트(712)는 HIGH를 출력한다. 비교기(714, 715)의 HIGH 출력은 지연된 데이터 신호(701)를 나타내기 때문에 DUT 클럭 신호(709)로 비교기 출력을 게이팅하면 AND 게이트(712)의 출력 신호는 DUT 클럭 신호(709)와 관련한 데이터 신호(701)의 논리 상태가 된다. 이것은 종래 기술과 관련된 지터 문제를 회피하게 한다. AND 게이트(712)의 HIGH 출력은 S-R 플립플롭(713)을 설정하며, 이로써 ATE 클럭 신호를 사용한 비교기 회로 내로의 후속 판독을 위해 ACH(722)를 임시 저장한다. DUT 클럭 신호(709)는 고정된 지연 네트워크(710, 747)를 통한 지연 후에 다음 DUT 데이터 신호를 위해 램프 발생기(706, 746)를 리세트한다.
BCL(721)을 발생시키는 회로는 상술한 ACH(722)를 발생시키는 회로(도 7)와 유사하다. DUT 데이터 신호(701)가 기준 전압 VOL(705)보다 작을 때 (즉, 데이터 신호(701)가 LOW일 때) 비교기(760)는 HIGH를 출력하고 인버터(742, 743)와 AND 게이트(744)로 이루어진 하강 에지 글리처(723)를 기동한다. 하강 에지 글리처(723)는 램프 발생기(746)를 기동하여 램프 신호를 출력하기 전에 프로그램 가능 지연(746)에 의해 시간 지연된 좁은 펄스를 출력한다. 램프 신호의 레벨이 기준 전압 Vearly(749)와 Vlate(748) 사이에 있을 때 비교기(750, 751)는 AND 게이트(752)의 입력 단자에 HIGH를 출력한다. 지연된 DUT 클럭 신호(709)가 AND 게이트(752)의 입력 단자에 도달하고, 지연된 DUT 데이터 신호(701)를 나타내는 비교기(750, 751)의 HIGH 출력 신호를 게이팅함으로써, AND 게이트(752)가 HIGH를 출력하게 한다. 이것은 S-R 플립플롭(720)이 세트되고, BCL(721)이 HIGH로 되게 하며, 이것은 DUT 데이터 신호(701)가 LOW라는 것을 가리킨다. 대시선(753)으로 표시된 바와 같이 하강 에지 글리처(723)는 또한 DUT 데이터 신호가 LOW인 ACH(722)를 감시하는 (도시되지 않은) 회로를 가리키도록 S-R 플립플롭(723)을 리세트한다.
도 8에 도시된 입력 스테이지(800)는 본 발명의 다른 실시예에서의 ATE 입력 스테이지가다. 회로(800)에 있어서, 비교기(702), 상승 에지 글리처(703), 프로그램 가능 지연 네트워크(725) 및 램프 발생기(706)는 상술한 회로(700)에서처럼 기능한다. 램프 발생기(706)로부터 나온 램프 신호는 기준 전압 VTH(810)과 비교된다. 비교기(803)는 램프 신호가 VTH(810)를 초과할 때 AND 게이트(811)의 입력 단자에 HIGH를 출력한다. VTH(810)를 조정함으로써 AND 게이트(811)로의 HIGH 입력의 도달이 지연될 수 있다. 이것은 데이터 신호(701)에 부가적인 지연을 효과적으로 부가한다. AND 게이트(811)로의 HIGH 입력으로서 나타나는 지연된 데이터 신호(701)는 프로그램 가능 지연 네트워크(724)에 의해 지연된 DUT 클럭 신호(709)를 사용해서 게이팅된다. 램프 발생기(706)는 또한 고정된 지연 네트워크(710)를 통한 DUT 클럭 신호(709)에 의해 리세트된다. AND 게이트(811)의 입력 단자 상의 HIGH 데이터 신호(701)와 HIGH DUT 클럭(709)은 S-R 플립플롭(713)이 설정되게 한다. 따라서, 그 결과로 나온 ACH(722)는 DUT 클럭 신호(709)에 대한 DUT 데이터 신호(701)의 상태를 나타내는 안정적인 신호이다. DUT 데이터 신호(701)가 VOH(704)보다 낮은 경우에 비교기(702)는 LOW를 출력하게 되고, 그 결과 지점(8)에서 지연된 좁은 펄스를 발생시킨다. 프로그램 가능 지연 네트워크(806)에 의해 제공되는 시간 지연은 점선(812)에 의해 표시된 바와 같이 지연 네트워크(725)의 시간 지연과 동일하다. 지점(8)에서의 좁은 펄스는 램프 발생기(802)를 트리거링해서 램프 신호를 출력시킨다. 램프 신호가 VTH(810) 이상으로 상승하자마자 비교기(804)의 출력은 HIGH로 되고 드라이버(805)를 통해 S-R 플립플롭(713)의 리세트 입력 단자로 제공된다. 이것은 예상된 DUT 데이터 신호가 LOW일 때 ACH(722)가 아닌 BCL(721)에 대한 회로(722)가 주로 사용되기 때문에 ACH(722)가 적절한 LOW로 되게 한다. S-R 플립플롭(713)의 리세트 입력부의 논리 HIGH는 상승 에지 글리처(813)를 거쳐 램프 발생기(802)를 리세트한다. 도 9는 회로(800)에 대한 타이밍도를 도시하고 있다. 회로(500, 700)에서처럼 회로(800)에서의 지연은 경로 신호 에러의 스큐를 제거하고 DUT 클럭을 임시 저장하고 분배하기 위한 시간을 제공하는데 사용된다.
회로(800)에 있어서, BCL(721)을 생성하기 위한 회로는 ACH(722)를 생성하기 위한 회로와 유사하다. 도 8에 도시된 바와 같이, DUT 데이터 신호(701)의 논리 LOW 상태를 검사하는데 사용되는 BCL(721)을 생성하기 위한 회로는 기준전압(705), 비교기(870), 하강 에지 글리처(723), 인버터(853)와 AND 게이트로 이루어진 상승 에지 글리처(852), 프로그램 가능 지연 네트워크(855, 856), 고정 지연 네트워크(857), 램프 발생기(858, 861), 기준전압 VTH(814), 비교기(859, 862), AND 게이트(86), S-R 플립플롭(720), 인버터(864)와 AND 게이트로 이루어진 상승 에지 글리처 및 드라이버(863)를 포함한다.
전술한 본 발명의 설명은 도시를 위한 것으로 이에 한정되지 않는다. 다양한 변형이 본 발명의 범위내에서 가능하다. 예를 들면, 단일 비교기가 DUT 데이터 신호의 HIGH 및 LOW 레벨 모두를 검사하는데 사용될 수 있다. 어느 경우에 있어서, 비교기에 의해 사용된 기준전압은 DUT 데이터 신호가 기준전압보다 크거나 또는 작은지를 결정하도록 중간 위치로 설정된다. 본 발명은 다음 청구범위에 나타나 있다.
전술한 바와 같이 본 발명에 따르면, 출력 클럭 신호를 이용하여 출력 데이터 신호를 판독하는 것에 의해 출력 데이터 신호가 ATE에 비교적 안정적으로 표시될 수 있다.

Claims (10)

  1. 검사 시스템에서 소스 동기 신호를 출력하는 검사중인 장치("DUT") 로부터의 출력신호를 획득하기 위한 방법에 있어서,
    (a) 상기 DUT로부터의 출력 데이터 신호를 지연하는 단계;
    (b) 상기 DUT로부터의 출력 클럭 신호를 지연하는 단계; 및
    (c) 상기 출력 클럭 신호를 이용하여 상기 출력 데이터 신호를 판독하는 단계를 포함하는 것을 특징으로 하는 검사중인 장치로부터의 출력신호 획득 방법.
  2. 제 1 항에 있어서,
    단계 (c)로부터 얻어진 신호를 버퍼에 저장하는 단계를 추가로 포함하는 것을 특징으로 하는 검사중인 장치로부터의 출력신호 획득 방법.
  3. 제 2 항에 있어서,
    상기 버퍼는 래치인 것을 특징으로 하는 출력신호 획득 방법.
  4. 제 2 항에 있어서,
    상기 버퍼는 플립플롭인 것을 특징으로 하는 출력신호 획득 방법.
  5. 제 2 항에 있어서,
    상기 검사 시스템으로부터의 클럭을 이용하여 상기 버퍼의 출력신호를 판독하는 단계를 추가로 포함하는 것을 특징으로 하는 출력신호 획득 방법.
  6. 소스 동기 신호를 출력하는 검사중인 전자기기(DUT)를 검사하기 위한 장치에 있어서,
    기준전압에 연결된 제 1 입력 단자 및 상기 DUT의 데이터 출력 단자에 연결된 제 2 입력 단자를 갖는 비교기;
    상기 비교기의 출력 단자에 연결된 제 1 지연 소자;
    상기 DUT의 클럭 출력 단자에 연결된 제 2 지연 소자; 및
    상기 제 1 지연 소자에 연결된 제 1 입력 단자 및 상기 제 2 지연 소자에 연결된 제 2 입력 단자를 갖는 버퍼를 포함하는 것을 특징으로 하는 전자기기의 검사장치.
  7. 제 6 항에 있어서,
    상기 비교기와 상기 제 1 지연 소자 사이에 연결된 에지 글리처를 추가로 포함하는 것을 특징으로 하는 전자기기의 검사장치.
  8. 소스 동기 신호를 출력하는 검사중인 전자기기("DUT")를 검사하기 위한 장치에 있어서,
    기준전압에 연결된 제 1 입력 단자 및 상기 DUT의 데이터 출력에 연결된 제 2 입력 단자를 갖는 비교기;
    상기 비교기의 출력 단자에 연결된 제 1 지연 소자;
    상기 DUT의 클럭 출력 단자에 연결된 제 2 지연 소자; 및
    상기 제 1 지연 소자에 연결된 제 1 입력 단자 및 상기 제 2 지연 소자에 연결된 제 2 입력 단자를 갖는 논리 소자를 포함하는 것을 특징으로 하는 전자기기의 검사장치.
  9. 제 8 항에 있어서,
    상기 논리 소자의 출력 단자에 연결된 버퍼를 추가로 포함하는 것을 특징으로 하는 전자기기 검사장치.
  10. 제 8 항에 있어서,
    상기 비교기와 상기 제 1 지연 소자 사이에 연결된 에지 글리처를 추가로 포함하는 것을 특징으로 하는 전자기기의 검사장치.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7079612B2 (en) * 2002-01-29 2006-07-18 Texas Instruments Incorporated Fast bit-error-rate (BER) test
US6974252B2 (en) * 2003-03-11 2005-12-13 Intel Corporation Failsafe mechanism for preventing an integrated circuit from overheating
JP4906030B2 (ja) * 2004-10-15 2012-03-28 川崎マイクロエレクトロニクス株式会社 テスト回路およびテスト方法
US7469354B2 (en) * 2005-04-21 2008-12-23 Infineon Technologies Ag Circuit including a deskew circuit for asymmetrically delaying rising and falling edges
US7548105B2 (en) * 2005-06-10 2009-06-16 Integrated Device Technology, Inc Method and apparatus for source synchronous testing
US7461295B1 (en) * 2005-07-29 2008-12-02 Netlogic Microsystems, Inc. Timing failure analysis in a semiconductor device having a pipelined architecture
JP2007088712A (ja) * 2005-09-21 2007-04-05 Seiko Instruments Inc ノイズフィルタ回路
KR100706829B1 (ko) * 2005-10-19 2007-04-13 주식회사 하이닉스반도체 반도체 메모리의 파워 업 신호 생성장치 및 방법
WO2007129386A1 (ja) * 2006-05-01 2007-11-15 Advantest Corporation 試験装置および試験方法
US7761751B1 (en) 2006-05-12 2010-07-20 Credence Systems Corporation Test and diagnosis of semiconductors
US7756664B2 (en) * 2007-03-21 2010-07-13 Advantest Corporation Test apparatus and measurement circuit
KR100956782B1 (ko) * 2008-09-24 2010-05-12 주식회사 하이닉스반도체 셋업/홀드 타임 테스트 장치 및 방법
CN102401878A (zh) * 2010-09-08 2012-04-04 凌阳科技股份有限公司 混合模式集成电路的测试系统及方法
TWI435090B (zh) 2011-07-05 2014-04-21 Wistron Corp 快門眼鏡的測試架構、方法及系統
JP2013024729A (ja) * 2011-07-21 2013-02-04 Yokogawa Electric Corp 半導体試験装置における電気長測定方法
CN104101767A (zh) * 2014-08-08 2014-10-15 长沙金艺电子科技有限公司 一种从高压母线上直接取电压信号的避雷器阻性电流测试仪

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4554636A (en) 1982-09-30 1985-11-19 Allied Corporation Apparatus for testing circuits within a system
JPS6089774A (ja) 1983-08-01 1985-05-20 フエアチアイルド　カメラ　アンド　インストルメント　コ−ポレ−シヨン 最小メモリを使用した自動テスト方式における信号タイミング装置の制御
US4813005A (en) 1987-06-24 1989-03-14 Hewlett-Packard Company Device for synchronizing the output pulses of a circuit with an input clock
US4837521A (en) 1987-07-02 1989-06-06 Schlumberger Systems & Services, Inc. Delay line control system for automatic test equipment
JP2688941B2 (ja) 1988-08-29 1997-12-10 株式会社アドバンテスト 位相補正装置
US5293374A (en) 1989-03-29 1994-03-08 Hewlett-Packard Company Measurement system control using real-time clocks and data buffers
US5289116A (en) 1990-05-31 1994-02-22 Hewlett Packard Company Apparatus and method for testing electronic devices
DE4334264C2 (de) * 1993-03-02 1996-08-14 Hewlett Packard Co Triggerschaltung
JPH0758605A (ja) * 1993-08-17 1995-03-03 Fujitsu Ltd 自動位相調整回路
JPH07110359A (ja) * 1993-10-12 1995-04-25 Hitachi Ltd Ｌｓｉ試験装置
US5526286A (en) 1994-02-16 1996-06-11 Tektronix, Inc. Oversampled logic analyzer
US5577236A (en) 1994-12-30 1996-11-19 International Business Machines Corporation Memory controller for reading data from synchronous RAM
WO1996029655A1 (en) * 1995-03-20 1996-09-26 Hitachi, Ltd. Device and method for transferring data
DE19581748T1 (de) * 1995-07-20 1997-08-21 Advantest Corp Mit einem externen Taktsignal synchronisiertes Halbleitertestgerät
JP3367009B2 (ja) * 1995-08-31 2003-01-14 京セラ株式会社 プリンタ装置における同期式データ伝送方式
US5774001A (en) 1995-12-20 1998-06-30 Intel Corporation Method for eliminating multiple output switching timing skews in a source synchronous design
US5696951A (en) 1996-01-03 1997-12-09 Credence Systems Corporation Signal deskewing system for synchronous logic circuit
US5875153A (en) 1997-04-30 1999-02-23 Texas Instruments Incorporated Internal/external clock option for built-in self test
US6209072B1 (en) 1997-05-06 2001-03-27 Intel Corporation Source synchronous interface between master and slave using a deskew latch
CA2206614A1 (en) 1997-05-30 1998-11-30 Richard A. Kupnicki Method and apparatus for absolute time descriptor universal reference signals for the synchronization of video and audio equipment in analog and digital areas
US5946712A (en) 1997-06-04 1999-08-31 Oak Technology, Inc. Apparatus and method for reading data from synchronous memory
US6085345A (en) 1997-12-24 2000-07-04 Intel Corporation Timing control for input/output testability
JP3349943B2 (ja) * 1998-03-03 2002-11-25 日本電気株式会社 半導体装置
JP3114934B2 (ja) * 1998-10-09 2000-12-04 株式会社アドバンテスト 自動パターン同期回路及び同期方法
US6167001A (en) 1999-01-26 2000-12-26 Xilinx, Inc. Method and apparatus for measuring setup and hold times for element microelectronic device
JP2001251283A (ja) * 2000-03-06 2001-09-14 Hitachi Ltd インターフェース回路

Also Published As

Publication number Publication date
FR2804761B1 (fr) 2003-02-21
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