TWI229195B - Test method and apparatus for source synchronous signals - Google Patents
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Description
1229195 五、發明說; 曰 修正 本發日月μ 為了 ^關於測試電子器件之方法及電路系統。 品質和# Ϊ保電子器件(例如一積體電路内之電晶體)的 常利用—生’此等器件在製程的不同階段接受測試。通 設備對a自動測試設備(、、ΑΤΕ)進行測試。自動測試 插腳、、幸、 衣置(device under test, 、、DUT)之輸入 出與一已 '武訊號並監測相應輸出。然後將受測裝置的輸 作用。知或期望值比較以判定受測裝置是否依據其規袼 隨著哭 號相雍α 件歲何形狀(形體尺寸)變小’器件之輸出訊 地變快且不幸地也變得更、、不穩定 11 e r y )々 · · 效應弓丨起 。顫動(j l1:ter )係因器件内之雜訊耦接 變值而^且因開關過程中之較低電晶體閾電壓和大電流瞬 積體電幵7惡化。此外’在使用低熱質(t h e r m a 1 m a s s ) 出訊狀m封包時’會發生瞬時半導體晶粒溫度變化並使輸 Ϊ定時偏差。 訊號與I減輕顏動的問題’器件製造者訴諸於一輸出時脈 係由I來輪出資料訊號一起供應之架構。因此,資料傳輸 件共用"自來源器件之時脈訊號同步化而非系統内所有器 來源同$ r時脈訊號。此等輸出訊號稱為來源同步訊號。 (訊號用於多種器件内’其中包括Direct RAMBUS 同步訊 )介面和高性能微處理器。第一圖所示為來源 、、發見ί 〇 〇之波形,该訊號為正常作業中由一接收器件 出i料/ Men )7/且包含一輸出時脈訊號101和一相應輸 輪出^ ^ !虎丨〇 2。由於該接收器件相對於時脈訊號1 0 1讀取 ;----號1 02,該接收器件發見非常小的資料顫動。
第5頁 1229195 年 月 Η
案號 8912nzlCM 五、發明說明(2) ' -- 儘管來源同步訊號在正常作業中為相當穩定,在器件 測試中會發生顫動問題。第二圖以一高程方塊圖顯示一習 知技藝之典型自動測試設備系統的有關部分。自動測試設 備2 0 0規劃為測試一受測裝置2〇4-來源同步器件。自動測 試設備2 0 0包含刺激產生器2 〇 1,一讀取/比較邏輯2 〇 2,一 主時脈2 0 3,其他習知部分圖中未示。刺激產生器2〇1對受 測裝置204注入測試訊號。受測裝置204之合成輸出訊號2 讀取/比較邏輯2 0 2讀取並與一期望值比較。由於測試=號 $通進入受測裝置2〇4且合成輸出訊號之讀取係相對於主 時脈203進行而非相對於受測裝置2〇4之輸出時脈訊號,受 1裝置2 04呈現於自動測試設備2〇〇之輸出資料訊號和輸出 時脈訊號二者為不穩定。第三圖顯示自動測試設備2〇〇相 脈2〇3之訊號所發見之受測裝置2 04的輸出資料訊 ίΓΛ Λ時脈訊號101 °資料訊號102和時脈訊號m的 多員動έ 成作又項數,其使測讀灶| 么 4 ft it A ^ π ΛΛ ^ π果成為不可靠或使自動測 的通行要求(亦稱為、、防護頻帶”, 繼而使良率降低。此外, 、、= 與時脈訊號1 〇 1間之定士 欠難以測試貧料訊號1 02 time)和維持時間關係,例如準備時間(setup 方法和製置可靠地測試來源Γ步)哭件因此,極度需要一種 發明概述 T 1」^杰件。 本發明針對一種利 之方法和相關袭置。—λ 動測試設備測試來源同步器件
一輸出時脈訊號藉由—來源同步器件之一輸出資料訊號和 提供修正路徑錯誤以 可程式規劃延遲網絡延遲。此延遲 -' 輸出時脈訊號所需之時 1229195 曰 修正· 1 號 891?.(UQA 五、發明說明(3) 間。在利用輸出時脈訊號讀取輪 輪 出資料訊號對自動測試設備而=訊號的條件下, 圖式簡單說明 ° 田穩定。 第一圖繪出一來源同步器件 訊號和時脈訊號。 見於一接收器件之資料 自動測試設備的方壤圖。 第二圖繪出一來源同步器件兄α 備之資料訊號和時脈訊號。 《一習知自動測試設 第四圖為一習知輸入級電路。 第五圖為一依據本發明第一每 第六圖繪出第五圖電路之日士 1施例之輸入級電路。 第七圖為一依據本發明第-每 第八圖為一依據本發明第之輸入級電路。 第九圖繪出第八圖電路之^ ^ =例之輸入級電路。 第十圖為一繪出準備時間=ς ° 本發明針對一種利 間之時序圖。 ^ ^ , 動測试设備測試來源同步器件 相關裝置。本發明可用於多種自動測試設備,其 中包括美國加州聖荷西市Schlumberger Technologies I nc·的ITS 9 0 0 0自動測試設備。舉例來說,本發明可用於 一自動測試設備之輸入級(亦稱為、、pin Electronics ")或比較電路。 第四圖顯示一習知技藝之典型自動測試設備的輸入級 電路。舉例來說’此一輸入級電路係用於自動測試設備 200之碩取/比較邏輯2〇2自受測裴置204輸入的輸入端子 (第二圖)。參照第四圖,一來源同步器件之資料訊號
1229195 … _ __號 891204Q4_年月日_^__ 五、發明說明(4) 4 0 1由比較器4 0 2和4 0 3接收。比較器4 0 2比較資料訊號4 0 1 與一參考電壓VOH (voltage output high,、、電壓輸出高 位準〃)4 0 4。若資料訊號4 〇 1比電壓輸出高位準4 〇 4大, 則輸出訊號ACH ( A-channel HIGH, 、、A通道高位準")為 一邏輯高位準(logic HIGH );否則A通道高位準4 0 6為低 位準(LOW)。由電壓輸出高位準4〇4、4〇2及a通道高位準 4 0 6構成之電路係用於測試訊號4 〇 1之邏輯高位準狀態。舉 例來說’電塵輸出高位準4 〇 4能用一可程式規劃電壓源變 動以檢查即使訊號4 〇 1為高位準但A通道高位準仍會無法達 到k輯南位準之位準。相似地,VQL (v〇itage 〇utpUt low, 電壓輸出低位準")405得經調整以判定即使資料 訊f401為低位準但BCL (B-channel LOW, 、、B通道低位 準、)仍會無法達到低位準的電壓位準。A通道高位準4 〇 β :通道低位準4〇7 )未經緩衝且僅會在訊號4〇1不轉變 的情況下維持在其現存邏輯狀態。隨後,Α通道高位準4〇6 j或B通道低位準4〇7 )會利用來自該自動測試設備之一
第8頁 1229195 ... 案號 89120494 年月日 修正 五、發明說明(5) 為高位準時,由比較器5 〇 2比較受測裝置資料訊號5 0 1與一 參考電壓-電壓輸出高位準5 04。電壓輸出高位準504可為 一數位-類比轉換器或可程式規劃電源供應器之輸出訊 號。電壓輸出高位準5 0 4係用於測試資料訊號5 0 1之邏輯高 位準電壓位準。當資料訊號5〇1變得比電壓輸出高位準5〇4 大時,比較器5 0 2的輸出訊號5 6 1會是高位準。反相器5 0 8 和及閘509構成一正邊假信號產生電路(p0Sitive edge glitcher circuit )用來將比較器5 0 2之高位準輸出轉換 為一窄正向脈衝。該窄脈衝在觸發一s_r正反器511之置位 (s e t )或、、S 輸入之前經一可程式規劃延遲網絡5 1 〇延 時,從而對閂鎖512的輸入513呈現一邏輯高位準。該可程 式規劃延遲網絡可為任何適當的習知延遲元件或組合。在 資料訊號501傳輸經過由比較器5 0 2、延遲網絡5 70和閂鎖 5 1 2定義之路徑的同時,來自來源同步受測裝置之一受測 裝置時脈訊號5 2 0經緩衝(圖中未示)且加諸於可程式規 劃延遲網絡5 1 9的輸入端子5 7 1。在一段延時之後,時脈訊 號5 2 0藉由觸發時脈輸入端子514使延時資料訊號5〇1選通 進入閂鎖5 1 2,從而使A通道高位準5 0 6為高位準。在下一 個受測裝置時脈週期之前,A通道高值5 0 6會選通進入一比 較電路(圖中未示)以與一期望值比較。當受測裝置資料 訊號501掉到電壓輸出高位準5〇4以下,經過比較器5 0 2、 由反相器5 1 5-5 1 6和一及閘5 1 7構成之負邊假信號產生電路 (negative edge glitcher circuit)以及一可程式規劃 延遲網絡5 1 8之訊號路徑相似地作用以對閂鎖5 1 2提供一低 位準輸入。第六圖顯示一時序圖總括第五圖中每一有關訊
1229195 修正
輯低=通道低位準5°7 (其用於測試資料訊侧之邏 :低:準狀態)之電路類似於產生A通道高位準5〇 _ 案號 89120494 五、發明說明(6) 號之前述邏輯順序。 Ϊ會較_3、以反相㈣3 — 524和—及閘奶構成 俨在為:::Ϊ :以及可程式規劃延遲網絡526 $義之路 =又測裝置資料訊號5〇1小於一參考電壓_電壓輸出低位 =5 (亦即貨料訊號5()1為低位準)時提供 測 置資料訊號5〇1以設定S-R正反器5 2 7。S_R正反哭1又\裝 :高位準輸出訊號藉由延時受測裝置時脈訊號;;〇閃在G 鎖65内:當受測裝置資料訊號5〇1變得比電麼輸出 5 0 5大(亦即資料訊號5〇1比最小可接受輸出低位準大) 日::比較器503、由—反相器5 2 8和一及閘52 9構成之 擾器以及-可程式規劃延遲網絡53〇提供 時受 3料訊號5 0!以重設S_R正反器5 27,從而在延日;; 測裝置%脈訊號5 2 0觸發時脈輸入端子521時在 閂入一低位準。 截然不同於f知技#的方法和電路,A通道高位準· 白1低位準4 〇 7 )係利用受測裝置時脈訊號5 2 0而非 自動測試設jt時脈訊號由選通資料訊號5〇1產生。換句話 二H道Ϊ位準4〇6表現出訊號5〇 1相對於受測裝置時脈 讯唬5<20之邏輯狀態。由於A通道高位準5 0 6利用一閃鎖512 、至:衝其為一穩定訊號能於下_個受測裝置時脈週期 之刖在任何時間利用自動測試設備時脈訊號選通進入一比 較電路。 、< 适八比
案號 891204Q4 1229195 五、發明說明(7) 於修正受測裝置輸出資科和時脈訊號之路徑錯誤。此 徑錯誤可能是測試央具路徑錯誤,比較器延時錯誤,以及 正緣時脈干擾器與負緣時脈干擾器間之傳輸延時差。此 外,該等延遲網絡提供緩衝及散佈受測裝置時脈訊號 ΐ:3與::裝置資料訊號連接之輸入級電路所需要的延 2間。,然’經過電路50 0之最大傳輸延時必須 枓=讯唬520的週期;否則受測時脈訊號52〇會 料矾號5 01之相干性日a a + # ^ ,、貝 訊於戶Φ β私後 會需要一更複雜、管線化時脈 測^時脈測裝置f料訊號與正確的受 較佳為施…積體電:内為了編速器件,電路5〇0 訊號501和貝受測心匕’:等延遲網絡經校準使受測裝置資料 地以相同定時奶、夺脈汛號5 2 0 一如原本由受測裝置產生 子。閃,2(或閃細)之輸入端 中間以容許一些改=凋整為在其可程式規劃延遲範圍之 時要求。一旦延遲^ H的彈性去配合不同受測裝置定 試準備時間和維持;、、二=準,輸入級電路5 0 0可用於測 在受測時脈訊號變遷』間測試涉及確認受測裳置 訊號以滿足一接收 月:::二小指定時間提供有效資料 照第十圖,正準備 圖中未不)之準備時間要求。參 位準變遷為低位藥夕jtsetup為受測裝置時脈訊號1010從高 資料訊號為高位4:;;;時間。為了在預期受測裝置 (第五圖)之校準* 0準備時間,對延遲網絡5 1 0 倘若預期受測裳置資等於準備時間tsetup之延時。 置貝枓…低位準則對延遲網絡526之
Ji^89j^〇494 1229195 五 、發明說明(8) — 校 準1時力:上相同的準備時間。藉由以-等量於準備時間 之延枯,遲文測裝置資料訊號並選通閃鎖512之輸出,得 以判定又測貝料訊號(其預期中為高位準)是否在 置時脈訊號變遷之前秒到達閃鎖512之輸入。、】裝 .、隹持時間涉及確認受測裝置訊 ;^ ^ ^ ^ 訊”遷之後一段指定時間維持有效以滿足接收器㈡ 中不)之維持時間要求。參照第十圖,維持時間、A =裝二時脈訊號101。從高位準變遷為低位準之後二 二門=二期一高位準受測裝置資料訊號時測試心 時間U之延時Ϊ …—專於準備時心,減維持 方程式1 )延時518=校準延時+七 〜”、j 口丄。一仪平逆日寻+七 一十 對延遲網絡5 1 8之枱進证祌a L、隹 setup hold 備時間測a士 & t旱L守加上準備時間tsetup以補償進行準 受測裝置資料嶋能二裝一置時脈訊號變遷之後期望 #少有效。—曰延遲' 本:例中為高位準)是否維持 日寸,又測裝置受命將复香次 八’止確延 為-低位準。若受測f /次^置貝抖訊號從一高位準變遷 違之铉雉姓 ^裝置貧料訊號在受測裝置時脈訊辨料 等於維持時間七-之時間為有 ΪΓ2内’否則會閃到-低位準。 此礅題亦可利用_ # , w 圖顯示一依據本發明之白ί 位技術之組合施行。第七
第12頁 比較器702藉由比較二自,測試設備的輸入級電路70。。 置資料訊號7〇1之邏輯高位準雷 1229195 _案號 89120494 五、發明說明(9) ^位準f 一參考電壓—電壓輸出高位準704測試該受測裝置 ^料訊旎。若資料訊號7 〇 1比電壓輸出高位準7 〇 4大,比較 杰7〇2輸出一高位準,觸發由一反相器740和一及閘741構 成之時脈干擾器7〇3。回應於此,正緣時脈干擾器7〇3 產生乍脈衝經一可程式規劃延遲網絡7 2 5延時。一如電 =5 〇 ^ ’邊等可程式規劃延遲網絡係用於修正路徑錯誤及 提供領外時間以緩衝和散佈受測裝置時脈訊號7 〇 9。來自 正緣日守脈干擾器703之窄脈衝亦如虛線719所示重設一 正反器72 0。此對監測b通道低位準72ι之電路系統(圖中 未示)而言代表資料訊號701為高位準。延遲網絡7 2 5的輸 出觸發一習知斜波產生器(ramp generat〇r ) 7〇6開始產 ^ 一斜坡訊號。比較器7丨4和7 1 5比較該斜坡訊號與參考電 壓vute 7〇8和Vearly 707。由於及閘712之輸入717和716僅在 該斜坡訊號具有一介於Vearly 7〇7*Vlate 7 0 8間之電壓位 準之期間為高位準,斜波產生器7 〇 6實際上提供額外延 時’此等額外延時得藉由調整Veariy 7 0 7和\^ 708設定。 在輸入71 6和71 7二者皆為高位準之同時,受測裝置時脈訊 就7 0 9在經過一可程式規劃延遲網絡7 2 4之延時之後到達輪 入端子71 8並施加一邏輯高位準,導致及閘7 1 2輸出一高位 準。由於比較器7 1 4和7 1 5之高位準輸出代表一延遲資料气 號70 1,以受測裝置時脈訊號7〇9閘控該等比較器輸出導致 及閘71 2之輸出訊號為資料訊號7 0 1相對於受測裝置時脈气 號7 0 9之邏輯狀態。如此免於伴隨習知技藝技術之顫動問 題。及閘712之高位準輸出設定S-R正反器713,從而緩衝八 通道高位準7 2 2以在隨後利用自動測試設備時脈訊號讀人
1229195
一比較電路内。受測裝置時脈訊號7〇9在經過固定延遲網 =71 〇和m的延時之後為下—個受測褒置資料訊號重設斜 波產生器7 0 6和7 4 6。 產生B通道低位準721之電路與前述產生A通道高位準 72 2之^路(第七圖)類似。當受測裝置資料訊號7〇ι小於 1考電壓~電壓輸出低位準7G5 (亦即資料訊號7〇1為低 位’;),比較裔760輸出一高位準且觸發由反相器742_743 和一及閘744構成之負緣時脈干擾器723。負緣時脈干擾器 723輸出一乍脈衝,該窄脈衝在觸發一斜波產生器輸出
一斜坡訊號之前經一可程式規劃延遲網絡745延時。在該 斜坡訊號的位準介於參考電壓^山749和^“ 748之間 時,比較器75 0和751對一及閘75 2之輸入端子輸出一高位 準。延遲文測裝置時脈訊號7〇9到達及閘75 2之一輸入端子 且閘控比較裔7 5 0 - 7 5 1之高位準輸出訊號(其代表一延遲 文測裝置育料訊號7 〇 1 ),從而使及閘7 5 2輸出一高位準。 女此導致R正反态7 2 0得以設定且β通道低位準7 2 1為高位 準,代表著受測裝置資料訊號7〇1為低位準。如虛線75 3所 不,負緣時脈干擾器723亦重設s-R正反器713以對監測Α通
道高位準722之電路(圖中未示)表示受測裝置資料訊號 7 0 1為低位準。 第八圖所示輸入級電路8 〇 〇為本發明另一實施例之自 動測4设備輸入級電路。在電路8 〇 〇中,比較器7 〇 2、正緣 時脈干擾器703、可程式規劃延遲網絡725和斜波產生器 706 ^之作用如同在前述電路700中。一來自斜波產生器706 之斜坡訊號與一參考電壓VTH 810比較。比鮫器803扁該钭
第14頁 1229195 __案號 89120494 五、發明說明(11) 年月曰__修正 坡訊號超過VTH 810時對及閘811之一輸入端子輸出一高位 準。藉由調整VTH 810,能將一高位準輸入到達及閘811之 時間延遲。如此有效地對資料訊號70 i添加額外延時。延 遲資料訊號701 (其對及閘811而言為一高位準輸入)利用 經可程式規劃延遲網絡724延遲之受測裝置時脈訊號70 9閘 控。斜波產生器7 0 6亦由經過固定延遲網絡7丨〇之受測裝置 時脈訊號7 0 9重設。在及閘8 11輸入端子上之一高位準資料 訊號701和一高位準受測裝置時脈訊號7〇9使5-]^正反器713 得以設定。因此,所得的A通道高位準722為一穩定訊號代 表著受測裝置資料訊號701相對於受測裝置時脈訊號7〇 9之 狀態。在受測裝置資料訊號7〇1低於電壓輸出高位準7〇4之 十月况中,比較态7 0 2會輸出一低位準,從而造成點§處之一 延遲窄脈衝。由可程式規劃延遲網絡8 〇 6提供之延時與延 遲網絡72 5提供的相同,如虛線812所示。點8處之窄脈衝 觸叙斜波產生裔8 0 2輸出一斜坡訊號。一旦該斜坡訊號高 於V T Η 8 1 0,比較裔8 0 4的輸出變成高位準且經過一驅動器 =5呈現於S-R正反器713之重設輸入端子。如此導致a通道 鬲位準72 2為低位準,此為恰當的,因為B通道低位準721 (不是A通道高位準722 )的電路主要用在預期受測裝置資 料訊號為低位準之時。在S — R正反器713重設輸入端子上之 邏輯高位準經由一正緣時脈干擾器8丨3重設斜波產生器 8〇2。第九圖顯示電路8 0 0之一時序圖。如同電路5⑽和 7〇〇二電路8 0 0内之延遲網絡係用於修正路徑訊號錯誤並提 供緩衝和散佈受測裝置時脈訊號之時間。 路8 0 0中’產生B通道低位準721之電路與產生a通 _
第15頁 1229195 案號 89120494
五、發明說明(12) 道南位準7 2 2之電路類似。如第八圖所示,產生b通道低位 準7 2 1 (其用於測試受測裝置資料訊號7 〇ι之邏輯低位準狀 態)之電路包括一參考電壓7 〇 5、一比較器8 7 0、負緣時脈 干擾裔7 2 3、由反相器8 5 3和及閘8 5 4構成之正緣時脈干擾 器8 52、可程式規劃延遲網絡8 5 5 —8 5 6、一固定延遲網絡 857、斜波產生器858和861、參考電壓VTH 814、比較器 8 5 9和8 6 2、一及閘86、S — R正反器72〇、由反相器8 64和及 閘8 6 5構成之一正緣時脈干擾器、以及一驅動器μ 3。 應了解到以上所提有關本發明之描述係用來說明且不 以^,為限制。在本發明範圍以内有眾多變異為可行。舉 位m ,可使用單一比較器測試一受測裝置資料訊號之高 電芦i ΐ位準二種狀態。在此案例中,該比較器所用參考 於=者於一中間點以判定受測資料訊號是否高於或低 堅本餐明在以下申請專利範圍中提出。
第16頁 1229195 __案號89120494__年月日 修正_ 圖式簡單說明 1 〇 1 :時脈訊號 1 0 2 :資料訊號 2 0 0 :自動測試設備 2 〇 1 :刺激產生器 2 0 2 :讀取/比較邏輯 2 0 3 :主時脈 2 0 4 :受測裝置 401 :資料訊號 402 、403 、502 、503 、702 、714 、715 、750 、751 、760 、 8 0 3、804、859、86 2、8 7 0 :比較器 404、 504、505、704 :電壓輸出高位準 405、 705 :電壓輸出低位準 406、 506、722 :A通道高位準 407、 507、721 :B通道低位準 500、 800 :輸入級電路 501、 701 :受測裝置資料訊號 508 、 515 、 516 、 523 、 524 、 528 、 740 、 742 、 743 、 853 、 8 64 :反相器 510、 518、519、526、530、571、725、855、856 :延遲 網絡 511、 5 2 7、713、72 0 : S-R 正反器 5 1 2、5 6 5 :閃鎖 513 :輸入 5 1 4 :時脈輸入端子 5 2 0、7 0 9、1 0 1 0、1 0 2 0 :受測裝置時脈訊號
第17頁 1229195 _案號89120494 _年月日_修正 圖式簡單說明 5 7 1 :輸入端子 703、813 :正緣時脈干擾器 7 0 6、746、8 0 2 :斜坡產生器 7 0 7、748 :參考電壓¥_ 7 0 8、749 :參考電壓Vearly 7 2 3 :負緣時脈干擾器 8 6 3 :驅動器
第18頁
Claims (1)
1229195 1}年卜月 > 日修正 案號 89120494 曰 修正 六、申請專利範圍 1.C其 號 號 之 較2.將3·閃步4·裝同5·裝同6· 一種在測試系統内自輸出來源同步訊號之受測裝置 d e v i c e u n d e r t e s t, * D U T 〃 )獲得輸出訊號的方法, 包含以下步驟·· (a )延遲來自該受測裝置之一來源同步輸出資料訊 1 (b )延遲來自該受測裝置之一來源同步輸出時脈訊 (C )維持該延遲之來源同步輸出資料訊號; (d )釋放該延遲之來源同步輸出資料訊號作為該延遲 來源同步輸出時脈訊號之一函數;及 (e )將該釋放之延遲來源同步資料訊號與一期望值比 0 如申請專利範圍第1項之方法,其中該維持之步驟包括 該延遲之來源同步輸出資料訊號閂鎖住。 如申請專利範圍第2項之方法,其中該釋放之步驟包括 爍該延遲之來源同步輸出資料訊號作為該延遲之來源同 輸出時脈訊號之一函數。 如申請專利範圍第1項之方法,其中該延遲來自該受測 置之一來源同步輸出資料訊號之步驟更包括修正該來源 步輸出資料訊號之路徑錯誤。 如申請專利範圍第1項之方法,其中該延遲來自該受測 置之一來源同步輸出時脈訊號之步驟更包括修正該來源 步輸出時脈訊號之路徑錯誤。 如申請專利範圍第1項之方法,其更包含以下步驟:在
第19頁 1229195 …. _案號 89120494_年月日__ 六、申請專利範圍 進行延遲來自受測裝置(DUT )之來源同步輸出資料訊號 之步驟前,將該來源同步輸出資料訊號與一參考電壓比 較。 7. 如申請專利範圍第6項之方法,其更包含以下步驟:將 該來源同步輸出資料訊號與一高參考電壓比較。 8. 如申請專利範圍第6項之方法,其更包含以下步驟:將 該來源同步輸出資料訊號與一低參考電壓比較。 9. 如申請專利範圍第6項之方法,其更包含以下步驟:將 該比較之來源同步輸出資料訊號產生邊緣假信號。 10. 如申請專利範圍第6項之方法,其更包含以下步驟: 將該比較之來源同步輸出資料訊號產生正邊緣假信號。 11. 如申請專利範圍第6項之方法,其更包含以下步驟: 將該比較之來源同步輸出資料訊號產生負邊緣假信號。 12. 如申請專利範圍第6項之方法,其更包含以下步驟: 引發一斜坡訊號作為該延遲來源同步輸出資料訊號之一函 數。 13. 如申請專利範圍第1 2項之方法,其更包含以下步驟: 將該斜坡訊號與至少一參考電壓比較。 14. 如申請專利範圍第1 3項之方法,其更包含以下步驟: 以該延遲來源同步輸出時脈訊號來閘控該延遲來源同步輸 出資料訊號。 15. 如申請專利範圍第1 4項之方法,其中該釋放之步驟包 括引發一正反輸出以作為該延遲來源同步輸出資料訊號之 一函數。
第20頁 1229195 _案號89120494_年月曰 修正_ 六、申請專利範圍 16. —種用來測試輸出來源同步訊號之受測電子器件 (e 1 e c t r ο n i c D U T )的裝置,而該受測電子器件包括一資 料輸出端子及一時脈輸出端子,該裝置包含: 至少一比較器,其具有一第一輸入端子與一參考電壓耦 接及一第二輸入端子與該受測裝置之一資料輸出端子耦 接,且該比較器具有一輸出端子; 至少一第一延遲元件,其與該比較器之該輸出端子耦 接,且該至少一第一延遲元件具有一延遲輸出; 至少一第二延遲元件,其與該受測裝置之一時脈輸出端 子耦接,且該至少一第二延遲元件具有一第二延遲輸出; 一緩衝器具有一第一輸入端子而與來自至少一第一延遲 元件之延遲輸出耦接,該緩衝器具有一第二輸入端子而與 來自至少一第二延遲元件之第二延遲輸出耦接; 一比較器,其與該緩衝器耦接,該比較器更與一期望值 訊號耦接;以及 藉此該緩衝器便能因應自DUT接收到之延遲時脈訊號而 將延遲來源同步訊號自DUT釋放出來。 17. 如申請專利範圍第1 6項之裝置,其中該緩衝器包含一 閂鎖。 18. 如申請專利範圍第1 6項之裝置,其中該緩衝器包含一 AND閘門。 19. 如申請專利範圍第1 6項之裝置,其更包含一邊緣假信 號產生器耦接於該至少一比較器及至少一第一延遲元件之 間。
1229195 … _案號89120494_年月日__ 六、申請專利範圍 20. 如申請專利範圍第1 6項之裝置,其中該至少一第一延 遲元件包含一可程式規劃延遲元件。 21. 如申請專利範圍第2 0項之裝置,其更包含與該可程式 規劃延遲元件、該至少一第一延遲元件、以及該緩衝器耦 接之一正反器。 22. 如申請專利範圍第20項之裝置,其中該至少一第二延 遲元件包含一可程式規劃延遲元件。 23. 如申請專利範圍第20項之裝置,其更包含與該至少一 第一延遲元件耦接之斜坡產生器。 24. 如申請專利範圍第23項之裝置,其更包含與該斜坡產 生器耦接之至少一第二比較器。 25. 如申請專利範圍第24項之裝置,其更包含與該至少一 第二比較器及該至少一第二延遲元件耦接之一 AND閘門。 26. 如申請專利範圍第25項之裝置,其更包含與該AND閘 門可操作性耦接之一正反器。
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