CN102401878A - 混合模式集成电路的测试系统及方法 - Google Patents

Abstract

本发明提供一种混合模式集成电路(mixed-mode IC)的测试系统及方法。该系统包括一模拟至数字转换器接收一测试信号并转换成一数字输入数据。一锁相环接收一第一外部时序信号，以产生一输入时序信号。一时序接脚接收一第二外部时序信号。一先进先出缓冲器依据该输入时序信号，以将数字输入数据写入该先进先出缓冲器中，并依据第二外部时序信号，以读出该先进先出缓冲器的数据。一自动测试装置产生该测试信号、该第一外部时序信号、及该第二外部时序信号，并依据该第二外部时序信号，用以锁存该先进先出缓冲器的数据。

Description

混合模式集成电路的测试系统及方法

技术领域

本发明涉及集成电路测试的技术领域，尤指一种混合模式集成电路的测试系统及方法。

背景技术

随着集成电路工艺的进步，集成电路在应用设计上愈来愈复杂，因此集成电路测试成为集成电路制造流程中重要的一环。集成电路测试主要以自动测试装置(Automatic Testing Equipement，ATE)，利用测试程序模拟集成电路各种可能的使用环境及方法，例如在高温、低温、电压不稳及电压偏高或偏低等恶劣环境与一般正常使用状况下，将受测集成电路置于此模拟环境中，测试其工作状态是否在规格范围内，以确保集成电路的品质。

集成电路测试一般可分成两个阶段，其中在切割、封装前的测试为集成电路晶片测试(Wafer Test)，其目的在针对晶片作电性功能上的测试，使IC在进入封装前能先行过滤出电性功能不良的晶片，以降低集成电路成品的不良率，减少制造成本的耗费。而封装成形后的测试为集成电路成品测试(Final Test)，其目的在确认集成电路成品的功能、速度、容忍度、电力消耗、热力发散等属性是否正常，以确保集成电路出货前的品质。

现今的集成电路是一个相当复杂电路设计，包含了数字、及模拟等电路。图1为一混合模式集成电路110的示意图，如图1所示，其包含一模拟至数字转换器120、一锁相环130、及一内部电路140。模拟至数字转换器120将一外部输入信号转换成数字数据ADO[n-1:0]，以输出至该内部电路140。一般的模拟至数字转换器120通常会以锁相环130所产生的clk_adc信号做为取样频率。而clk_adc信号是由锁相环130将CRYSTAL信号的输入频率合成所产生。

图2为现有使用一自动测试装置(ATE)150对一混合模式集成电路110进行测试的示意图。其是由该自动测试装置150产生CRYSTAL信号及输入信号，其中，该自动测试装置150依据内部的测试数据以产生该输入信号。该自动测试装置150接收混合模式集成电路110输出的数字数据ADO[n-1:0]，并与测试数据比较，以判断模拟至数字转换器120的功能是否正常。于图2的测试方法中，由于受限该自动测试装置150的性能，因此量测模拟至数字转换器120时，必须将CRYSTAL信号略过锁相环130，直接输出至该模拟至数字转换器120，才能利用该自动测试装置150送出的固定程序进行测试，因此无法量测锁相环130的抖动(jitter)对模拟至数字转换器120造成的影响，同时，锁相环130需另外再进行测量，因此，无法对混合模式集成电路110进行整体性能量测。现有自动测试装置无法侦测信号的过渡(transition)，因此时现有自动测试装置无法利用锁相环的输出时序的上升沿或下降沿来撷取模拟至数字转换器数据。

图3为现有使用一逻辑分析仪(Logic Analizer，LA)160对一混合模式集成电路110进行测试的示意图。由于逻辑分析仪(LA)160较自动测试装置(ATE)贵且功能较齐全，尤其逻辑分析仪(LA)160能侦测信号的边缘触发点，因此可用来量测该模拟至数字转换器120搭配锁相环130的整体性能。但由于逻辑分析仪(LA)160内部存储器有限且其存储器大小不易增加，因此逻辑分析仪(LA)160不易收集大量的数据来进行分析，同时也会受限于逻辑分析仪(LA)160的价格，致使测试成本会增加许多。因此现有混合模式集成电路的测试系统及方法仍有予以改进的必要。

发明内容

本发明的主要目的在于提供一种混合模式集成电路(mixed-modeIC)的测试系统及方法，从而能在低成本的自动测试装置下进行混合模式集成电路的性能量测，并通过简易的逻辑设计便能量测模拟电路的整体性能并侦测锁相环的稳定度。

依据本发明的一特色，本发明提出一种混合模式集成电路(mixed-mode IC)的测试系统，包括一混合模式集成电路及一自动测试装置。该混合模式集成电路包含一模拟至数字转换器、一锁相环、一时序接脚、及一先进先出缓冲器。该模拟至数字转换器接收一测试信号，并将该测试信号转换成一数字输入数据。该锁相环接收一第一外部时序信号，以产生一输入时序信号。该时序接脚接收一第二外部时序信号。该先进先出缓冲器连接至该模拟至数字转换器、该锁相环及该时序接脚，依据该输入时序信号，以将该数字输入数据写入该先进先出缓冲器中，并依据该第二外部时序信号，以读出该先进先出缓冲器的数据。该自动测试装置连接至该混合模式集成电路，以产生该测试信号、该第一外部时序信号、及该第二外部时序信号，并依据该第二外部时序信号，以锁存该先进先出缓冲器的数据。

依据本发明的又一特色，本发明提出一种混合模式集成电路(mixed-mode IC)的测试方法，其在一自动测试装置中测试一混合模式集成电路，该混合模式集成电路包含一模拟至数字转换器、一锁相环、一时序接脚、及一先进先出缓冲器，该方法包含下列步骤：A)该自动测试装置产生一测试信号、一第一外部时序信号、及一第二外部时序信号，其中该测试信号依据一数字测试数据产生；B)该锁相环接收该第一外部时序信号，以产生一输入时序信号；C)该模拟至数字转换器接收该测试信号及该输入时序信号，依据该输入时序信号以将该测试信号转换成一数字输入数据；D)该先进先出缓冲器依据该输入时序信号，以将该数字输入数据写入该先进先出缓冲器中，并依据该第二外部时序信号，以读出该先进先出缓冲器的数据；E)该自动测试装置锁存该先进先出缓冲器的输出数据，并比对该输出数据与该数字测试数据。

附图说明

图1为一混合模式集成电路的示意图。

图2为现有使用一自动测试装置对一混合模式集成电路进行测试的示意图。

图3为现有使用一逻辑分析仪对一混合模式集成电路进行测试的示意图。

图4为本发明一种混合模式集成电路的测试系统的方块图。

图5为本发明的时序图。

图6为本发明的另一时序图。

图7为本发明一种混合模式集成电路的测试方法的流程图。

主要元件符号说明

混合模式集成电路110      模拟至数字转换器120

锁相环130                内部电路140

自动测试装置150          逻辑分析仪160

混合模式集成电路的测试系统400

混合模式集成电路410      自动测试装置420

模拟至数字转换器411      锁相环413

时序接脚415              先进先出缓冲器417

控制电路419              步骤A)～步骤E)

具体实施方式

图4为本发明一种混合模式集成电路(mixed-mode IC)的测试系统400的方块图，该混合模式集成电路测试系统400包括一混合模式集成电路410及一自动测试装置420。

该混合模式集成电路410包含一模拟至数字转换器411、一锁相环413、一时序接脚415、一先进先出缓冲器417、及一控制电路419。

该模拟至数字转换器411接收一测试信号，并将该测试信号转换成一数字输入数据ADO[n-1:0]。

该锁相环413接收一第一外部时序信号XI，以产生一输入时序信号clk_i，其中，输入时序信号clk_i的频率可为该第一外部时序信号XI频率的整数倍，例如输入时序信号clk_i的频率可为该第一外部时序信号XI频率的3倍或4倍，或者，输入时序信号clk_i的频率可为该第一外部时序信号XI频率的非整数倍，例如输入时序信号clk_i的频率可为该第一外部时序信号XI频率的2.5倍。

该模拟至数字转换器411接收该输入时序信号clk_i，并依据该输入时序信号clk_i以将该测试信号转换成该数字输入数据ADO[n-1:0]

该时序接脚415接收一第二外部时序信号clk_o。该第二外部时序信号clk_o的频率为该第一外部时序信号XI的频率的整数倍。同时，于本发明中，该输入时序信号clk_i的频率小于或等于该第二外部时序信号clk_o的频率。

该先进先出缓冲器417连接至该模拟至数字转换器411、该锁相环413及该时序接脚415，依据该输入时序信号clk_i，以将该数字输入数据ADO[n-1:0]写入该先进先出缓冲器417中，并依据该第二外部时序信号clk_o，以读出该先进先出缓冲器417的数据，其中，该先进先出缓冲器依据其储存的数据量，分别产生一全满旗标FULL信号及一空旗标EMPTY信号。

该控制电路419连接至该锁相环413及该时序接脚415，依据该输入时序信号clk_i及该第二外部时序信号clk_o，用以产生该先进先出缓冲器417的写入WRITE及读出READ信号。

该自动测试装置420连接至该混合模式集成电路410，用以产生该测试信号、该第一外部时序信号XI、及该第二外部时序信号clk_o，并依据该第二外部时序信号clk_o，进而锁存该先进先出缓冲器417的数据。

该自动测试装置420依据内部的数字测试数据以产生该测试信号。由于该第二外部时序信号clk_o是由该自动测试装置420所产生的，且该先进先出缓冲器417依据该第二外部时序信号clk_o及读出READ信号而输出数据，因此该自动测试装置420锁存的该先进先出缓冲器417输出的数据。于本实施例中，该先进先出缓冲器417在该第二外部时序信号clk_o的上升沿时输出数据，该自动测试装置420可在该第二外部时序信号clk_o下降沿时锁存该先进先出缓冲器输出的数据。当该自动测试装置420侦测到空旗标EMPTY信号时，表示该先进先出缓冲器417并没有数据，因此该自动测试装置420将该先进先出缓冲器417中所锁存的数据舍弃。

图5为本发明的时序图。如图5所示，该输入时序信号clk_i的周期与该第二外部时序信号clk_o的周期比例如可为9∶8，亦即，该输入时序信号clk_i的频率略小于该第二外部时序信号clk_o的频率。如图5所示，该模拟至数字转换器411依序于该输入时序信号clk_i的上升沿时产生该数字输入数据ADO[n-1:0]。该先进先出缓冲器417在该第二外部时序信号clk_o的上升沿输出数据，该自动测试装置420可在该第二外部时序信号clk_o下降沿时锁存该先进先出缓冲器输出的数据。当该自动测试装置420侦测到空旗标EMPTY信号时，表示该先进先出缓冲器417并没有数据，因此该自动测试装置420将该先进先出缓冲器417所锁存的数据舍弃，其中，该自动测试装置420锁存该先进先出缓冲器417的输出数据，并比对该输出数据与该数字测试数据，由此即可量测该模拟至数字转换器411的功能。

图6为本发明的另一时序图。如图6所示，该输入时序信号clk_i的周期与该第二外部时序信号clk_o的周期比例如可为1∶1，亦即，该输入时序信号clk_i的频率等于该第二外部时序信号clk_o的频率。此时写入该先进先出缓冲器417的速度与读出该先进先出缓冲器417的速度相同，当该自动测试装置420侦测有全满旗标FULL信号或空旗标EMPTY信号产生时，即可表示该锁相环413不稳定。

图7为本发明一种混合模式集成电路(mixed-mode IC)的测试方法的流程图，其在一自动测试装置420中测试一混合模式集成电路410，该混合模式集成电路410包含一模拟至数字转换器411、一锁相环413、一时序接脚415、及一先进先出缓冲器417。

首先，在步骤A中，该自动测试装置420产生一测试信号、一第一外部时序信号XI、及一第二外部时序信号clk_o，其中该测试信号依据一数字测试数据产生。

在步骤B中，该锁相环413接收该第一外部时序信号XI，以产生一输入时序信号clk_i。

在步骤C中，该模拟至数字转换器411接收该测试信号及该输入时序信号clk_i，依据该输入时序信号clk_i以将该测试信号转换成一数字输入数据ADO[n-1:0]。

在步骤D中，该先进先出缓冲器417依据该输入时序信号clk_i，以将该数字输入数据ADO[n-1:0]写入该先进先出缓冲器417中，并依据该第二外部时序信号clk_o，以读出该先进先出缓冲器417的数据；以及

在步骤E中，该自动测试装置420锁存该先进先出缓冲器417的输出数据，并比对该输出数据与该数字测试数据。

由前述说明可知，本发明技术可在低成本的自动测试装置下进行混合模式集成电路的性能量测。但混合模式集成电路的特性是每次启动后的行为总是会有些许的差异，将于现有自动测试装置量测时带来困扰，尤其在自动测试装置性能不佳时。而本发明的技术利用内建的先进先出缓冲器，混合模式集成电路的与模拟至数字转换器、锁相环等模拟电路连结，并辅以简易控制，即可解决现有自动测试装置无法直接利用锁相环的输出时序来撷取模拟至数字转换器数据的缺点。同时通过简易的逻辑设计便能量测模拟电路的整体性能并侦测锁相环的稳定度。

由上述可知，本发明无论就目的、手段及功效，均显示其迥异于现有技术的特征，极具实用价值。但是应注意的是，上述诸多实施例仅为了便于说明而举例而已，本发明所主张的权利范围自应以权利要求书所述为准，而非仅限于上述实施例。

Claims (13)

1.一种用于混合模式集成电路的测试系统，包括：

一混合模式集成电路，包含：

一模拟至数字转换器，接收一测试信号，并将该测试信号转换成一数字输入数据；

一锁相环，接收一第一外部时序信号，用以产生一输入时序信号；

一时序接脚，接收一第二外部时序信号；及

一先进先出缓冲器，连接至该模拟至数字转换器、该锁相环及该时序接脚，依据该输入时序信号，用以将该数字输入数据写入该先进先出缓冲器中，并依据该第二外部时序信号，用以读出该先进先出缓冲器中的数据；以及

一自动测试装置，连接至该混合模式集成电路，用以产生该测试信号、该第一外部时序信号、及该第二外部时序信号，并依据该第二外部时序信号，用以锁存该先进先出缓冲器中的数据。

2.根据权利要求1所述的混合模式集成电路的测试系统，其中，该混合模式集成电路还包含：

一控制电路，连接至该锁相环及该时序接脚，依据该输入时序信号及该第二外部时序信号，用以产生相对于该先进先出缓冲器的一写入信号及一读出信号。

3.根据权利要求2所述的混合模式集成电路的测试系统，其中，该先进先出缓冲器依据所储存的数据量，分别产生一全满旗标信号及一空旗标信号。

4.根据权利要求3所述的混合模式集成电路的测试系统，其中，该输入时序信号的频率小于或等于该第二外部时序信号的频率。

5.根据权利要求4所述的混合模式集成电路的测试系统，其中，该自动测试装置侦测到该空旗标信号时，将该先进先出缓冲器中所锁存的数据舍弃。

6.根据权利要求5所述的混合模式集成电路的测试系统，其中，当该输入时序信号的频率等于该第二外部时序信号的频率，该自动测试装置侦测到该空旗标信号或该全满旗标信号时，该自动测试装置判定该锁相环为不稳定。

7.根据权利要求6所述的混合模式集成电路的测试系统，其中，该模拟至数字转换器接收该输入时序信号，并该依据输入时序信号以将该测试信号转换成该数字输入数据。

8.根据权利要求1所述的混合模式集成电路的测试系统，其中，该第二外部时序信号频率为该第一外部时序信号频率整数倍。

9.一种用于混合模式集成电路的测试方法，其在一自动测试装置中测试一混合模式集成电路，该混合模式集成电路包含一模拟至数字转换器、一锁相环、一时序接脚、及一先进先出缓冲器，该方法包含下列步骤：

A)该自动测试装置产生一测试信号、一第一外部时序信号、及一第二外部时序信号，其中，该测试信号依据一数字测试数据产生；

B)该锁相环接收该第一外部时序信号，用以产生一输入时序信号；

C)该模拟至数字转换器接收该测试信号及该输入时序信号，依据该输入时序信号用以将该测试信号转换成一数字输入数据；

D)该先进先出缓冲器依据该输入时序信号，用以将该数字输入数据写入该先进先出缓冲器中，并依据该第二外部时序信号，用以读出该先进先出缓冲器中的数据；以及

E)该自动测试装置锁存该先进先出缓冲器的输出数据，进而比对该输出数据与该数字测试数据。

10.根据权利要求9所述的混合模式集成电路的测试方法，其中，该先进先出缓冲器依据其储存的数据量，分别产生一全满旗标信号及一空旗标信号。

11.根据权利要求10所述的混合模式集成电路的测试方法，其中，该输入时序信号的频率小于或等于该第二外部时序信号的频率。

12.根据权利要求11所述的混合模式集成电路的测试方法，其中，该自动测试装置侦测到该空旗标信号时，将该先进先出缓冲器中所锁存的数据舍弃。

13.根据权利要求12所述的混合模式集成电路的测试方法，其中，当该输入时序信号的频率等于该第二外部时序信号的频率，该自动测试装置侦测到该空旗标信号或该全满旗标信号时，该自动测试装置判定该锁相环为不稳定。

Images