JPH07110359A - Ｌｓｉ試験装置 - Google Patents
Ｌｓｉ試験装置Info
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- JPH07110359A JPH07110359A JP5253958A JP25395893A JPH07110359A JP H07110359 A JPH07110359 A JP H07110359A JP 5253958 A JP5253958 A JP 5253958A JP 25395893 A JP25395893 A JP 25395893A JP H07110359 A JPH07110359 A JP H07110359A
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- clock
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Abstract
(57)【要約】
【目的】本発明は、各チャネル間のスキュー補正におい
て、その補正点の検出時にＣＰＵの演算処理の介在しな
いＬＳＩ試験装置を提供すること。 【構成】スキュー補正対象となる遅延回路の遅延量を昇
順に可変するための遅延制御データを発生する手段と、
その遅延回路からの信号を基準クロックでサンプリング
し変化点を検出する検出手段と、その検出時の遅延制御
データ自身を格納する手段を設ける。 【効果】本発明によれば、スキュー補正点検出時の遅延
制御データをそのまま格納することにより、ＣＰＵによ
る処理を要しないのでスキュー補正処理時間を短縮でき
る。
て、その補正点の検出時にＣＰＵの演算処理の介在しな
いＬＳＩ試験装置を提供すること。 【構成】スキュー補正対象となる遅延回路の遅延量を昇
順に可変するための遅延制御データを発生する手段と、
その遅延回路からの信号を基準クロックでサンプリング
し変化点を検出する検出手段と、その検出時の遅延制御
データ自身を格納する手段を設ける。 【効果】本発明によれば、スキュー補正点検出時の遅延
制御データをそのまま格納することにより、ＣＰＵによ
る処理を要しないのでスキュー補正処理時間を短縮でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ試験装置におけ
るスキュー補正に関する。
るスキュー補正に関する。
【０００２】
【従来の技術】ＬＳＩ試験装置における従来のタイミン
グ補正方法について、図２を用いて説明する。図２は、
２チャネル分のＬＳＩ試験装置を示したものであり、タ
イミング発生器１００、複数個の論理波形生成回路群２
０１、遅延回路群２０２、ドライバ回路群２０３，３１
５、コンバレータ回路群３０３，２１５、論理値回路判
定群３０１、及び切り換えリレ群２０４，３０４，２１
６，３１６により構成される。タイミング発生器１００
からは、被試験ＬＳＩ４００に印加する試験信号のタイ
ミングを決定する数種のタイミングクロック１０１を発
生し、論理波形生成回路２０１−１では、このクロック
を用いて所望の立上がりあるいは立下がり時間に変化す
る論理波形を生成する。ドライバ回路２０３−１は、こ
の論理波形を所定の電圧レベルに変換し、試験信号とし
てリレ２０４−１を介して被試験ＬＳＩ４００に印加す
る。また、被試験ＬＳＩ４００からの応答を判定する系
では、信号ラインから入力された応答信号をリレ３０４
−１を介して、コンパレータ回路３０３−１に入力す
る。コンパレータ回路３０３−１では、所定の電圧レベ
ルと比較して論理値ＨあるいはＬレベルを論理値判定回
路３０１−１へ出力する。論理値判定回路３０１−１で
は、タイミング発生器１００からのストローブクロック
１０３により、この結果を予め与えられている期待値と
比較して良否の判定をする。また、上記した印加、及び
判定系の動作は、タイミング発生器１００が発生するテ
スト周期クロック１０６によって規定されるテストサイ
クル（以下、サイクルと略する。）毎に行われる。
グ補正方法について、図２を用いて説明する。図２は、
２チャネル分のＬＳＩ試験装置を示したものであり、タ
イミング発生器１００、複数個の論理波形生成回路群２
０１、遅延回路群２０２、ドライバ回路群２０３，３１
５、コンバレータ回路群３０３，２１５、論理値回路判
定群３０１、及び切り換えリレ群２０４，３０４，２１
６，３１６により構成される。タイミング発生器１００
からは、被試験ＬＳＩ４００に印加する試験信号のタイ
ミングを決定する数種のタイミングクロック１０１を発
生し、論理波形生成回路２０１−１では、このクロック
を用いて所望の立上がりあるいは立下がり時間に変化す
る論理波形を生成する。ドライバ回路２０３−１は、こ
の論理波形を所定の電圧レベルに変換し、試験信号とし
てリレ２０４−１を介して被試験ＬＳＩ４００に印加す
る。また、被試験ＬＳＩ４００からの応答を判定する系
では、信号ラインから入力された応答信号をリレ３０４
−１を介して、コンパレータ回路３０３−１に入力す
る。コンパレータ回路３０３−１では、所定の電圧レベ
ルと比較して論理値ＨあるいはＬレベルを論理値判定回
路３０１−１へ出力する。論理値判定回路３０１−１で
は、タイミング発生器１００からのストローブクロック
１０３により、この結果を予め与えられている期待値と
比較して良否の判定をする。また、上記した印加、及び
判定系の動作は、タイミング発生器１００が発生するテ
スト周期クロック１０６によって規定されるテストサイ
クル（以下、サイクルと略する。）毎に行われる。
【０００３】遅延回路２０２には、遅延量を制御する遅
延制御データとして、数ビットのディジタルデータが与
えられ、ドライバ回路２０３に与えられる論理波形の遅
延時間を変えることにより、被試験ＬＳＩ４００に印加
される試験信号相互の位相ずれ（以下、スキューと称
す）を微調整し、所望の位相差で試験信号を出力する。
遅延回路３０２は、同様にストローブクロック１０３の
スキューを微調整し、所望の位相差で論理値判定回路３
０１がサンプリングできるようにするためのものであ
る。
延制御データとして、数ビットのディジタルデータが与
えられ、ドライバ回路２０３に与えられる論理波形の遅
延時間を変えることにより、被試験ＬＳＩ４００に印加
される試験信号相互の位相ずれ（以下、スキューと称
す）を微調整し、所望の位相差で試験信号を出力する。
遅延回路３０２は、同様にストローブクロック１０３の
スキューを微調整し、所望の位相差で論理値判定回路３
０１がサンプリングできるようにするためのものであ
る。
【０００４】次にこれらの、スキューを補正する手順を
図２，図３により説明する。ここで、スキューを補正す
る場合、試験信号を印加する系は、リレ２０４−１を切
り換えてドライバ回路２０４−１から試験信号が、リレ
２０４−１を介して補正用コンパレータ回路２１５に入
力されるようにする。補正用コンバレータ回路２１５で
は、この試験信号を所定のＨあるいはＬレベルの論理波
形に変換し、補正対象信号６１５として論理値比較回路
２０７に出力する。このときタイミング発生器１００か
らスキュー補正用の基準クロック１０６が出力されてい
る。論理値比較回路２０７では、基準クロック１０５を
補正対象信号６１５でサンプリングして、補正対象信号
の論理値がＨ、またはＬレベルの判定をし、その判定結
果としてＨであればＨレベルをＬであればＬレベルを記
憶回路２０８に出力する。記憶回路２０８では、その判
定結果の全てを、例えば、シフトレジスタを用い全結果
を記憶する。
図２，図３により説明する。ここで、スキューを補正す
る場合、試験信号を印加する系は、リレ２０４−１を切
り換えてドライバ回路２０４−１から試験信号が、リレ
２０４−１を介して補正用コンパレータ回路２１５に入
力されるようにする。補正用コンバレータ回路２１５で
は、この試験信号を所定のＨあるいはＬレベルの論理波
形に変換し、補正対象信号６１５として論理値比較回路
２０７に出力する。このときタイミング発生器１００か
らスキュー補正用の基準クロック１０６が出力されてい
る。論理値比較回路２０７では、基準クロック１０５を
補正対象信号６１５でサンプリングして、補正対象信号
の論理値がＨ、またはＬレベルの判定をし、その判定結
果としてＨであればＨレベルをＬであればＬレベルを記
憶回路２０８に出力する。記憶回路２０８では、その判
定結果の全てを、例えば、シフトレジスタを用い全結果
を記憶する。
【０００５】図３は、図２の一動作例を示したものであ
る。図３では、クロックの立上がりエッジのスキュー補
正を行った例であり、本来複数サイクル（８サイクル）
に渡るものであるが便宜的に１サイクル内に示した。こ
の例でのスキュー補正値の遅延制御データ６０９は
［４］であり、その検出手段と以下に示す。遅延制御デ
ータ発生器２０９は、［０］から［７］までの遅延制御
データ６０９を順次遅延回路２０１−１に設定し、補正
対象信号６１５の立上がりエッジを可変することで、基
準クロック１０６をサンプリングする。論理値比較回路
２０７では、遅延制御データが［４］以降のサイクルで
サンプリング結果がＨとなり、記憶回路２０８にはその
結果が格納されている。このサンプリング処理終了後、
ＣＰＵにより記憶回路を読み出して、遅延制御データ
［４］以降に論理知Ｈとなっていることを演算処理する
ことで、スキュー補正値４を出し、遅延回路２０２−１
に設定することでスキュー補正を行う。これにより、１
チャネル目のスキュー補正が終了し、２チャネル目以降
に関してもリレ２０４−２を切れ換えて同様の処理を行
うことでスキュー補正を行う。
る。図３では、クロックの立上がりエッジのスキュー補
正を行った例であり、本来複数サイクル（８サイクル）
に渡るものであるが便宜的に１サイクル内に示した。こ
の例でのスキュー補正値の遅延制御データ６０９は
［４］であり、その検出手段と以下に示す。遅延制御デ
ータ発生器２０９は、［０］から［７］までの遅延制御
データ６０９を順次遅延回路２０１−１に設定し、補正
対象信号６１５の立上がりエッジを可変することで、基
準クロック１０６をサンプリングする。論理値比較回路
２０７では、遅延制御データが［４］以降のサイクルで
サンプリング結果がＨとなり、記憶回路２０８にはその
結果が格納されている。このサンプリング処理終了後、
ＣＰＵにより記憶回路を読み出して、遅延制御データ
［４］以降に論理知Ｈとなっていることを演算処理する
ことで、スキュー補正値４を出し、遅延回路２０２−１
に設定することでスキュー補正を行う。これにより、１
チャネル目のスキュー補正が終了し、２チャネル目以降
に関してもリレ２０４−２を切れ換えて同様の処理を行
うことでスキュー補正を行う。
【０００６】被試験ＬＳＩ４００からの応答を判定する
系では、タイミング設定を固定にした補正用ドライバ回
路３１５からの出力波形が、リレ３１６を介してコンパ
レータ回路３０３−１に入力されるようにする。論理値
比較回路３０１−１では、遅延回路の設定値を可変して
サンプリングし、その結果がＬからＨレベルに変化する
点を上述した手順で記憶回路３０８に格納し、ＣＰＵ５
００による処理により、スキュー補正点の遅延制御デー
タを出し、遅延回路３０２−１に設定する。
系では、タイミング設定を固定にした補正用ドライバ回
路３１５からの出力波形が、リレ３１６を介してコンパ
レータ回路３０３−１に入力されるようにする。論理値
比較回路３０１−１では、遅延回路の設定値を可変して
サンプリングし、その結果がＬからＨレベルに変化する
点を上述した手順で記憶回路３０８に格納し、ＣＰＵ５
００による処理により、スキュー補正点の遅延制御デー
タを出し、遅延回路３０２−１に設定する。
【０００７】ＬＳＩ試験装置では、１チャネル内に上述
したような補正を必要とする立上がりあるいは立下がり
エッジを複数有しており、これら全てをスキュー補正す
ることが必要である。また、現在ＬＳＩ試験装置のチャ
ネル数は、被試験ＬＳＩの多ピン化に伴い増大する傾向
にある。通常、ＣＰＵによる処理は、他の専用ハードウ
ェアによる処理時間から比べ、数倍から数十倍を要する
ため、チャネル数の増大と共にスキュー補正に要する処
理時間も増大してしまう。
したような補正を必要とする立上がりあるいは立下がり
エッジを複数有しており、これら全てをスキュー補正す
ることが必要である。また、現在ＬＳＩ試験装置のチャ
ネル数は、被試験ＬＳＩの多ピン化に伴い増大する傾向
にある。通常、ＣＰＵによる処理は、他の専用ハードウ
ェアによる処理時間から比べ、数倍から数十倍を要する
ため、チャネル数の増大と共にスキュー補正に要する処
理時間も増大してしまう。
【０００８】なお、この種の装置として関連するものに
は、特開平３−１３１７７８が挙げられる。
は、特開平３−１３１７７８が挙げられる。
【０００９】
【発明が解決しようとする課題】上記した従来技術で
は、スキュー補正点の遅延制御データの際、ＣＰＵによ
る演算処理が介在するため、検出点のデータを短時間で
処理することが困難であった。
は、スキュー補正点の遅延制御データの際、ＣＰＵによ
る演算処理が介在するため、検出点のデータを短時間で
処理することが困難であった。
【００１０】従って、本発明の目的は、スキュー補正の
為の遅延制御データ検出時にＣＰＵによる演算処理が介
在しないＬＳＩ試験装置を提供することにある。
為の遅延制御データ検出時にＣＰＵによる演算処理が介
在しないＬＳＩ試験装置を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するに
は、補正対象となる遅延回路の遅延量を昇順に可変する
ための遅延制御データを発生する手段と、その遅延回路
からの論理信号で基準クロックをサンプリングし変化点
を検出する検出手段と、その検出時の遅延制御データを
格納する手段を設けることによりできる。
は、補正対象となる遅延回路の遅延量を昇順に可変する
ための遅延制御データを発生する手段と、その遅延回路
からの論理信号で基準クロックをサンプリングし変化点
を検出する検出手段と、その検出時の遅延制御データを
格納する手段を設けることによりできる。
【００１２】
【作用】上記手段により、スキュー補正点を検出した時
点の遅延回路に与えている遅延制御データ自身を記憶保
持するため、ＣＰＵによる演算処理をする必要がないの
で処理時間を短縮できる。
点の遅延回路に与えている遅延制御データ自身を記憶保
持するため、ＣＰＵによる演算処理をする必要がないの
で処理時間を短縮できる。
【００１３】
【実施例】次に図１，図４，図５を用い、本発明の実施
例を説明する。図１は、本実施例の全体構成図であり、
図２と対応する部分には同一符号を付して説明は省略す
る。本実施例では、補正用コンパレータ回路２１５から
の補正対象信号と基準クロック１０６との論理値を比較
する論理値比較回路２０７と、その論理値比較回路２０
７からの出力が変化したことを検出する変化点検出回路
２１０と、その変化点検出回路２１０からの信号により
遅延制御データ６０９を格納する記憶回路２１１を設け
た。また、試験信号の応答を判定する系においては、論
理値判定回路３１２からの出力信号が変化したことを検
出する変化点検出回路３１０と、変化点検出回路３１０
からの変化点検出信号により、遅延制御データを格納す
る記憶回路３１１から構成されている。図４は、論理値
比較回路２０７、変化点検出回路２１０と記憶回路２１
１の一例を示したものである。ここでの論理値比較回路
２０７は、フリップフロップ（以下ＦＦと略する）であ
り、ＦＦを用い、基準クロック１０６をコンパレータ回
路２１５からの試験対象信号で６１５でサンプリングし
たものである。変化点検出回路２１０は、論理値比較回
路２０７からの入力データをＦＦのデータ、サイクル信
号１０５をクロックパルスとしてデータを格納し、サン
プリング中のサイクルとその１つ前のサイクル信号で格
納したデータとが不一致であれば変化点であることをＡ
ＮＤで検出（論理値Ｈ）して、そのときのサイクル信号
１０５でＡＮＤにより記憶回路にそのサイクルの遅延制
御データを格納するものである。ここでの記憶回路２１
１は、遅延制御データを全ビット格納可能なレジスタで
ある。次に、本実施例によるスキュー補正の動作につい
て試験信号を印加する系で説明する。
例を説明する。図１は、本実施例の全体構成図であり、
図２と対応する部分には同一符号を付して説明は省略す
る。本実施例では、補正用コンパレータ回路２１５から
の補正対象信号と基準クロック１０６との論理値を比較
する論理値比較回路２０７と、その論理値比較回路２０
７からの出力が変化したことを検出する変化点検出回路
２１０と、その変化点検出回路２１０からの信号により
遅延制御データ６０９を格納する記憶回路２１１を設け
た。また、試験信号の応答を判定する系においては、論
理値判定回路３１２からの出力信号が変化したことを検
出する変化点検出回路３１０と、変化点検出回路３１０
からの変化点検出信号により、遅延制御データを格納す
る記憶回路３１１から構成されている。図４は、論理値
比較回路２０７、変化点検出回路２１０と記憶回路２１
１の一例を示したものである。ここでの論理値比較回路
２０７は、フリップフロップ（以下ＦＦと略する）であ
り、ＦＦを用い、基準クロック１０６をコンパレータ回
路２１５からの試験対象信号で６１５でサンプリングし
たものである。変化点検出回路２１０は、論理値比較回
路２０７からの入力データをＦＦのデータ、サイクル信
号１０５をクロックパルスとしてデータを格納し、サン
プリング中のサイクルとその１つ前のサイクル信号で格
納したデータとが不一致であれば変化点であることをＡ
ＮＤで検出（論理値Ｈ）して、そのときのサイクル信号
１０５でＡＮＤにより記憶回路にそのサイクルの遅延制
御データを格納するものである。ここでの記憶回路２１
１は、遅延制御データを全ビット格納可能なレジスタで
ある。次に、本実施例によるスキュー補正の動作につい
て試験信号を印加する系で説明する。
【００１４】ここでの、ＬＳＩ試験装置の状態は、リレ
２０４−１を切り換えてドライバ回路２０３−１からの
試験信号が、リレ２１６を介して補正用コンパレータ回
路２１５に入力されるようにする。このとき、タイミン
グ発生器１００からは、スキュー補正の基準クロック１
０６が出力されている。図５は、そのときのスキュー補
正点を検出する動作をクロックの立上がりエッジを例に
示したものである。また、本来は複数サイクル（８サイ
クル）に渡るものであるが、便宜的に１サイクル内に示
したものであり、遅延制御データ６０９はサイクル毎に
［０］から［７］まで順次与える。このとき、論理値比
較回路２０７では、遅延制御データ６０９が[４］以降
でＨレベルを出力する。また、変化点検出回路２１０で
は、遅延制御データ６０９が［３］から［４］に変化し
たときに変化点を検出して、記憶回路２１０にそのとき
の遅延制御データ［４］を格納するためのクロックを出
す。この結果として、記憶回路２１１には［４］が格納
されており、これを遅延回路２０２−１にスキュー補正
データとして設定することになる。以上の手順により、
１チャネル目のスキュー補正を終了し、２チャネル目以
降に関してもリレを切り替えて同様な処理を行うことで
スキュー補正を行っていくものである。以上、述べたよ
うにスキュー補正点検出の際にＣＰＵ５００による演算
処理は介在することはない。
２０４−１を切り換えてドライバ回路２０３−１からの
試験信号が、リレ２１６を介して補正用コンパレータ回
路２１５に入力されるようにする。このとき、タイミン
グ発生器１００からは、スキュー補正の基準クロック１
０６が出力されている。図５は、そのときのスキュー補
正点を検出する動作をクロックの立上がりエッジを例に
示したものである。また、本来は複数サイクル（８サイ
クル）に渡るものであるが、便宜的に１サイクル内に示
したものであり、遅延制御データ６０９はサイクル毎に
［０］から［７］まで順次与える。このとき、論理値比
較回路２０７では、遅延制御データ６０９が[４］以降
でＨレベルを出力する。また、変化点検出回路２１０で
は、遅延制御データ６０９が［３］から［４］に変化し
たときに変化点を検出して、記憶回路２１０にそのとき
の遅延制御データ［４］を格納するためのクロックを出
す。この結果として、記憶回路２１１には［４］が格納
されており、これを遅延回路２０２−１にスキュー補正
データとして設定することになる。以上の手順により、
１チャネル目のスキュー補正を終了し、２チャネル目以
降に関してもリレを切り替えて同様な処理を行うことで
スキュー補正を行っていくものである。以上、述べたよ
うにスキュー補正点検出の際にＣＰＵ５００による演算
処理は介在することはない。
【００１５】一方、被試験ＬＳＩ４００からの応答を判
定する系においては、タイミング設定を固定にした補正
用ドライバ回路３１５からの出力波形が、リレ３１６を
介してコンパレータ回路３０３−１に入力されるように
する。論理値判定回路３１２−１では、遅延制御データ
発生回路３０９により遅延回路３０２−１に与えるデー
タを可変して、コンパレータ回路３０３−１からの入力
信号をサンプリングして、その結果を変化点検出回路３
１０に出力する。以下、被試験ＬＳＩ４００の試験信号
を印加する系と同様の処理を行い、スキュー補正点を検
出して、遅延回路３０２−１に設定する。２チャネル以
降に関しても同様にリレを切り換えてスキューの補正を
行う。
定する系においては、タイミング設定を固定にした補正
用ドライバ回路３１５からの出力波形が、リレ３１６を
介してコンパレータ回路３０３−１に入力されるように
する。論理値判定回路３１２−１では、遅延制御データ
発生回路３０９により遅延回路３０２−１に与えるデー
タを可変して、コンパレータ回路３０３−１からの入力
信号をサンプリングして、その結果を変化点検出回路３
１０に出力する。以下、被試験ＬＳＩ４００の試験信号
を印加する系と同様の処理を行い、スキュー補正点を検
出して、遅延回路３０２−１に設定する。２チャネル以
降に関しても同様にリレを切り換えてスキューの補正を
行う。
【００１６】本実施例では、基準クロック１０６を補正
対象信号６１５でサンプリングした例を挙げたが、この
関係は反対でも良い。また、変化点検出回路２１１は、
ＬからＨレベルに変化した場合を例に挙げたが、Ｈから
Ｌレベルを検出する回路でも良い。また、記憶回路２１
１に一時遅延制御データを格納するものでなく、補正点
を検出した時点で検出信号により直接、補正対象となる
遅延回路に設定する構成としても良い。更に、本構成の
実施例では、遅延制御データ発生器２０９，３０９と変
化点検出回路２１０，３１０と記憶回路２１１，３１１
をそれぞれ試信号を印加する系と判定する系に一式持っ
ているが、複数チャネルに一式、例えば基板単位に一式
持っても何ら問題はない。
対象信号６１５でサンプリングした例を挙げたが、この
関係は反対でも良い。また、変化点検出回路２１１は、
ＬからＨレベルに変化した場合を例に挙げたが、Ｈから
Ｌレベルを検出する回路でも良い。また、記憶回路２１
１に一時遅延制御データを格納するものでなく、補正点
を検出した時点で検出信号により直接、補正対象となる
遅延回路に設定する構成としても良い。更に、本構成の
実施例では、遅延制御データ発生器２０９，３０９と変
化点検出回路２１０，３１０と記憶回路２１１，３１１
をそれぞれ試信号を印加する系と判定する系に一式持っ
ているが、複数チャネルに一式、例えば基板単位に一式
持っても何ら問題はない。
【００１７】以上、本実施例によれば、スキュー補正点
の検出をＣＰＵによる処理を要することなくできるの
で、処理時間を短縮できる。
の検出をＣＰＵによる処理を要することなくできるの
で、処理時間を短縮できる。
【００１８】
【発明の効果】本発明によれば、スキュー補正点検出時
の遅延制御データをそのまま格納することにより、ＣＰ
Ｕによる処理を要しないのでスキュー補正処理時間を短
縮できる。
の遅延制御データをそのまま格納することにより、ＣＰ
Ｕによる処理を要しないのでスキュー補正処理時間を短
縮できる。
【図１】本発明のＬＳＩ試験装置の構成を示す図であ
る。
る。
【図２】従来技術のＬＳＩ試験装置の構成を示す図であ
る。
る。
【図３】従来技術の動作原理を示す図である。
【図４】本発明の一部構成例を示す図である。
【図５】本発明の動作原理を説明する図である。
１００…タイミング発生器、２０１，３０７…論理波形
生成回路、２０２…遅延回路、２０３…ドライバ回路
群、２０４，３０４，２１６，３１６…切り換えリレー
群、２０９…遅延制御データ発生器、３０３，２１５…
コンパレータ回路群、２０７…論理値比較回路、２１
０，３１０…変化点検出回路、２１１，３１１…記憶回
路、３１２…論理値判定回路、４００…被試験ＬＳＩ、
５００…ＣＰＵ。
生成回路、２０２…遅延回路、２０３…ドライバ回路
群、２０４，３０４，２１６，３１６…切り換えリレー
群、２０９…遅延制御データ発生器、３０３，２１５…
コンパレータ回路群、２０７…論理値比較回路、２１
０，３１０…変化点検出回路、２１１，３１１…記憶回
路、３１２…論理値判定回路、４００…被試験ＬＳＩ、
５００…ＣＰＵ。
Claims (1)
- 【請求項１】複数のクロックを発生し供給する手段と、
該クロックを用いて被試験ＬＳＩの試験波形を生成し所
定の電圧レベルに変換して試験信号を作成する第１の波
形生成手段と、該クロックによりストローブを行って被
試験ＬＳＩからの応答と期待値との比較判定を行う第１
の比較判定手段と、該クロックまたは試験波形の供給経
路に設けられた遅延回路と、切り替え手段を経由して供
給される試験信号を基準クロックでストローブを行って
期待値との比較判定を行う複数の第２比較判定手段と、
切り替え手段を経由して第１の比較判定手段に基準信号
を第２の波形生成手段と、上記各々の手段を制御する手
段とを有するＬＳＩ試験装置において、上記クロック発
生手段から供給されるクロックに同期して上記遅延回路
に遅延量を供給する複数の遅延制御データ発生手段と、
上記第１および第２の比較判定手段の出力が変化したこ
とを検出する複数の検出手段と、該検出手段により変化
点を検出した時点の上記遅延制御データ発生手段の出力
値を格納する複数の記憶手段を具備することを特徴とし
たＬＳＩ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5253958A JPH07110359A (ja) | 1993-10-12 | 1993-10-12 | Ｌｓｉ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5253958A JPH07110359A (ja) | 1993-10-12 | 1993-10-12 | Ｌｓｉ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07110359A true JPH07110359A (ja) | 1995-04-25 |
Family
ID=17258333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5253958A Pending JPH07110359A (ja) | 1993-10-12 | 1993-10-12 | Ｌｓｉ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07110359A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001141792A (ja) * | 1999-10-01 | 2001-05-25 | Schlumberger Technol Inc | 源同期信号出力を有する電子デバイスを試験する方法および装置 |
| WO2004031789A1 (ja) * | 2002-10-01 | 2004-04-15 | Advantest Corporation | 試験装置、及び試験方法 |
-
1993
- 1993-10-12 JP JP5253958A patent/JPH07110359A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001141792A (ja) * | 1999-10-01 | 2001-05-25 | Schlumberger Technol Inc | 源同期信号出力を有する電子デバイスを試験する方法および装置 |
| WO2004031789A1 (ja) * | 2002-10-01 | 2004-04-15 | Advantest Corporation | 試験装置、及び試験方法 |
| US7216271B2 (en) | 2002-10-01 | 2007-05-08 | Advantest Corporation | Testing apparatus and a testing method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040309 |