WO2004031789A1 - 試験装置、及び試験方法 - Google Patents

試験装置、及び試験方法 Download PDF

Info

Publication number
WO2004031789A1
WO2004031789A1 PCT/JP2003/012462 JP0312462W WO2004031789A1 WO 2004031789 A1 WO2004031789 A1 WO 2004031789A1 JP 0312462 W JP0312462 W JP 0312462W WO 2004031789 A1 WO2004031789 A1 WO 2004031789A1
Authority
WO
WIPO (PCT)
Prior art keywords
test
signal
value
timing
offset value
Prior art date
Application number
PCT/JP2003/012462
Other languages
English (en)
French (fr)
Inventor
Kouichi Tanaka
Masaru Doi
Shinya Sato
Original Assignee
Advantest Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corporation filed Critical Advantest Corporation
Priority to DE10393445T priority Critical patent/DE10393445T5/de
Priority to KR1020057005786A priority patent/KR101052458B1/ko
Publication of WO2004031789A1 publication Critical patent/WO2004031789A1/ja
Priority to US11/097,982 priority patent/US7216271B2/en

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31928—Formatter
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution

Definitions

  • the present invention relates to a test apparatus for performing a set-up test or a hold test of a device under test.
  • the present invention relates to a test apparatus that can efficiently perform a setup test or a hold test.
  • This application is also related to the following Japanese patent application. For those designated countries that are allowed to be incorporated by reference to the literature, the contents described in the following application are incorporated into this application by reference and are incorporated as part of the description of this application.
  • the external data When writing external data to an electronic device on the basis of a clock, to ensure that the external data is written to the electronic device, the external data must be stored at least a predetermined time before the edge of the external device. Must be stable.
  • the predetermined time is called a setup time.
  • the external data must be stable until a predetermined time or more has elapsed from the edge of the clock.
  • the predetermined time is called a hold time. If the setup time and hold time conditions are not satisfied, data may not be retained properly in the electronic device.
  • the setup time required to write external data to the electronic device is determined by gradually shifting the phase of the external data with respect to the clock to determine whether the external data was correctly written to the electronic device. It is measured by doing this.
  • the hold time is measured in the same way.
  • External data is supplied to the electronic device in response to timing signals generated by the test equipment. Therefore, in order to measure the setup time and the hold time, it is necessary to generate a plurality of timing signals whose phases are gradually shifted.
  • the test apparatus stores timing setting data indicating the timing at which a timing signal should be generated, corresponding to external data to be written, and generates a timing signal according to the timing setting data. That is, in order to measure the setup time and the hold time, it is necessary to store the timing setting data corresponding to each of the plurality of timing signals.
  • an object of the present invention is to provide a test apparatus and a test method that can solve the above-mentioned problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous embodiments of the present invention. I do. Disclosure of the invention
  • a setup test or a hold test of a device under test storing a given data signal is performed according to a given clock signal.
  • a test apparatus for transmitting a plurality of timing signals indicating different timings sequentially during a setup test or a hold test based on a first offset value given before the start of a set-up test or a hold test.
  • a timing generator for generating a clock signal and a data signal; a pattern generator for generating a clock signal and a data signal; and sequentially shifting the phase of the data signal with respect to the clock signal in accordance with the sequentially generated timing signal.
  • a waveform shaping section for sequentially supplying the data signal to the device under test and the device under test storing the data signal.
  • the timing generator preferably generates a timing signal indicating a different timing each time the waveform shaping section supplies a data signal to the device under test. Further, it is preferable that the timing generator sequentially generates a plurality of timing signals in which the amount of phase shift with respect to the clock signal increases by the first offset value based on the first offset value.
  • the timing generator includes an offset memory that stores the first offset value, an arithmetic unit that sequentially calculates an addition value that is increased by the first offset value based on the first offset value stored in the offset memory, And a signal generation unit that sequentially generates timing signals that are phase-shifted according to the timing.
  • the determination unit reads out the stored data stored by the device under test and associates each read-out stored data with the phase shift amount.
  • the analysis memory may store, as the phase shift amount, the order in which the corresponding data signal was supplied to the device under test in the setup test or the hold test.
  • the determination unit compares each of the stored data with an expected value signal to be read from the device under test, and based on a comparison result between the stored data and the expected value signal and a corresponding phase shift amount,
  • the test device may calculate the setup or hold time required to store the data signal.
  • the operation unit includes a timing memory that stores an initial value of the added value, a shift value calculator that sequentially calculates a shift value that increases by the first offset value, a calorie calculation of the initial value and the shift value, and May be sequentially calculated.
  • the shift value calculator receives the first offset value and outputs the received first offset value as a first output signal according to a given reference clock, and a value twice as large as the first offset value.
  • a first calculator that calculates a second offset value indicating a second offset value, and a second output device that receives the second offset value and outputs the received second offset value as a second output signal according to a given reference clock,
  • a second calculator that adds the first offset value stored in the offset memory to the second output signal and supplies the first output device with a new first offset value, and a second calculator that adds the first output value to the second output signal.
  • Has a third calculator that adds the calculated second offset value and supplies it to the second output device as a new second offset value, and alternates the first output signal and the second output signal as an added value. May be output to
  • the analysis memory may store, as the phase shift amount, a value indicating how many times the first offset value is added and the corresponding added value is calculated.
  • a test method for performing a setup test or a hold test of a device under test storing a given data signal in accordance with a given clock signal comprising a set-up test or a hold test.
  • Multiple timings that indicate different timings based on a first offset value given before the start of A timing generation step of sequentially generating a clock signal during a setup test or a hold test, a pattern generation step of generating a clock signal and a data signal, and a timing of sequentially generating a phase of a data signal with respect to a clock signal.
  • FIG. 1 is a diagram illustrating an example of a configuration of a test apparatus 100 according to an embodiment of the present invention.
  • FIG. 2 is a diagram illustrating an example of a setup test.
  • FIG. 3 is a diagram illustrating an example of the configuration of the determination unit 30.
  • FIG. 4 is a flowchart illustrating an example of the operation of the test apparatus 100.
  • FIG. 5 is a diagram showing an example of the configuration of the timing generator 40.
  • FIG. 6 is a diagram illustrating an example of the configuration of the arithmetic unit 44.
  • FIG. 7 is a diagram showing an example of the configuration of the shift value calculator 70.
  • FIG. 8 is a timing chart showing an example of the operation of the shift value calculator 70 described in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 shows an example of a configuration of a test apparatus 100 according to an embodiment of the present invention.
  • the test apparatus 100 performs a set-up test or a hold test of the device under test 200 that records the given data signal in response to the given cook signal.
  • the test apparatus 100 includes a timing generator 40, a pattern generator 10, a waveform shaping unit 20, and a judgment unit 30.
  • the timing generator 40 sequentially outputs a plurality of timing signals indicating different timings during the test of the setup test or the hold test based on the first offset value given before the start of the set-up test or the hold test. Generate. For example, the timing generation section 40 sequentially generates a plurality of timing signals by calculation based on the first offset value. In this example, the timing generation section 40 sequentially generates a plurality of timing signals whose phase shift amount increases by the first offset value based on the first offset value.
  • “before the start of the setup test or the hold test” means before the supply of the clock signal and the data signal to the device under test 200 is started in order to measure the setup time or the hold time. Also, during the test of the setup test or the hold test, start supplying all the cook signals and data signals necessary for measuring the setup time or the hold time to the device under test 200. From supply to the end of supply.
  • the pattern generator 10 generates a peak signal and a data signal to be supplied to the device under test 200.
  • the waveform shaping unit 20 sequentially shifts the phase of the data signal with respect to the clock signal in accordance with the timing signal sequentially generated by the timing generation unit 40, and converts the clock signal and the phase-shifted data signal into the device under test 20. Supply to 0 sequentially.
  • the device under test 200 sequentially stores the given data signal in response to the given cook signal.
  • the determination unit 300 determines a setup time or a hold time required for writing a data signal to the device under test 200 based on the storage data in which the device under test 200 sequentially stores the data signal. calculate. That is, The determination unit 30 determines whether the data signal is correctly stored in the device under test 200 with respect to each clock signal and the phase-shifted data signal, and sets up the setup time based on the determination result. Alternatively, a hold time is calculated.
  • the test apparatus 100 in this example since a plurality of timing signals are generated based on the first offset value, it is necessary to store a plurality of timing setting data corresponding to a plurality of timing signals to be generated. Absent. That is, the memory capacity can be reduced as compared with the conventional test apparatus. Also, since it is not necessary to rewrite the timing setting data during the test, the setup test and the hold test can be performed efficiently.
  • FIG. 2 is a diagram illustrating an example of a setup test.
  • the test apparatus 100 supplies a clock signal and a data signal whose phase is gradually shifted with respect to the clock signal to the device under test 200.
  • the device under test 200 stores the value of the data signal according to the edge of the clock signal.
  • the test apparatus 100 reads the storage data stored in the device under test 200 with respect to each clock signal and the phase-shifted data signal, and stores the read storage data in the read storage data. Based on this, the setup time required for the device under test 200 to store the data signal is measured.
  • the test apparatus 100 determines whether the read stored data has the same value as the supplied data signal, and shifts the phase of the data signal until the stored data and the data signal have different values. I do. For example, the test apparatus 100 shifts the phase of the data signal so that the time from the output of the data signal to the rise of the quick signal is gradually reduced. Thus, when the stored data and the data signal take different values, the setup time can be measured from the phase shift amount of the data signal supplied immediately before.
  • FIG. 3 shows an example of the configuration of the determination unit 30.
  • the determination unit 30 has a level comparator 32, a logical comparator 34, an analysis memory 36, a Fenole memory 28, and a counter 38.
  • the level comparator 32 sequentially receives the stored data of the device under test and detects the value of the stored data. For example, the strobe signal is given to the level comparator 32, and the level comparator 32 detects whether the value of the stored data at the timing of the strobe signal is the H level or the L level.
  • the logical comparator 34 compares whether or not the value of the stored data detected by the level comparator 32 is the same as the expected value signal.
  • the expected value signal may be a data signal supplied to the device under test 200.
  • the fail memory 28 stores the comparison result of the logical comparator 34. Further, the determination unit 30 reads out the storage data stored in the device under test 200 every time the waveform shaping unit 20 supplies the clock signal and the data signal to the device under test 200.
  • the analysis memory 36 stores the read storage data and the phase shift amount of the supplied data signal in association with each other.
  • the analysis memory 36 stores the phase shift amount of the corresponding data signal when the stored data changes from the comparison result that matches the expected value signal to the comparison result that does not match the expected value signal. Is also good.
  • a signal is applied to the counter 38, and the counter 38 counts the number of times the data signal is phase-shifted.
  • the analysis memory 36 stores the number of times of the signal counted by the counter 38 as a phase shift amount.
  • the amount of phase shift of the data signal can be calculated by multiplying the number of phase shifts by the first offset value.
  • the counter 38 may count the number of the corresponding data signal supplied to the device under test 200 in the setup test or the hold test.
  • the analysis memory 36 stores, as the phase shift amount, the order in which the corresponding data signal was supplied to the device under test 200 in the setup test or the hold test.
  • the determination unit 30 may further include a unit that calculates a setup time or a hold time based on the phase shift amount stored in the analysis memory 36.
  • FIG. 4 is a flowchart illustrating an example of the operation of the test apparatus 100.
  • the timing generator 40 calculates the phase shift amount of the data signal to be supplied to the device under test 200.
  • the data signal is phase-shifted based on the phase shift amount calculated in the waveform shaping unit S304. Then, the clock signal and the phase-shifted data signal are supplied to the device under test 200.
  • the storage data stored in the device under test 200 is read and supplied to the judgment unit 30.
  • the determination unit 30 determines whether or not the read storage data has changed. That is, the determination unit 30 determines whether the read storage data has changed from a state that matches the expected value to a state that does not match the expected value. Then, when the read storage data changes to a state that does not match the expected value, in S 312, the determination unit 30 sets the setup time or the hold time based on the phase shift amount of the corresponding data signal. calculate.
  • the phase shift amount of the data signal to be supplied to the device under test 2 is calculated next, and the above processing is repeated until the storage data changes.
  • FIG. 5 shows an example of the configuration of the timing generator 40.
  • the timing generation section 40 includes an offset memory 42, an operation section 44, a signal generation section 46, and a set / reset latch 56.
  • the offset memory 42 stores a first offset value.
  • the operation unit 44 sequentially calculates an added value that increases by the first offset value based on the first offset value stored in the offset memory 42.
  • the signal generation unit 46 and the set reset latch 56 sequentially generate timing signals that are phase-shifted in accordance with the addition values sequentially calculated by the calculation unit 44. In this example, the signal generation unit 46 and the set reset latch 56 delay the reference clock according to the added value to generate a timing signal.
  • the signal generation section 46 is a set for generating the rising edge of the timing signal. And a reset signal, and the set reset latch 56 generates a timing signal based on the set signal and the reset signal.
  • the operation unit 44 also generates a set signal addition value and a reset signal addition value for causing the signal generation unit 46 to generate a set signal and a reset signal.
  • the signal generation unit 46 has a counter 48_1, a linearize memory 54_1, an AND circuit 50-1, and a variable delay circuit 52-1, for generating a set signal.
  • Arithmetic unit 44 outputs an added value of digital data composed of a plurality of bits.
  • the counter 48-1- receives the upper bit of the added value and the reference clock, counts the rising edge or the falling edge of the reference clock, and counts the number of times indicated by the upper bit of the added value and the edge of the reference clock. And 1 is output to the AND circuit 5 0— 1.
  • the AND circuit 50-1 supplies a predetermined signal to the variable delay circuit 52-1 every time it receives 1 from the counter 48-1. In this example, the AND circuit 50-1 supplies the reference clock to the variable delay circuit 52-1. That is, the counter 48-1 and the AND circuit 50-1 generate a delay that is an integral multiple of the period of the reference clock.
  • the linearization memory 54-1 receives the lower bits of the added value, and controls the delay amount of the variable delay circuit 52-1 based on the lower bits of the added value. That is, the linearization memory 54-1 and the variable delay circuit 52-1 generate a minute delay equal to or less than the cycle of the reference clock, out of the delay amount indicated by the added value.
  • the variable delay circuit 52-1 supplies the delayed signal to the set terminal of the set / reset latch 56.
  • the signal generation section 46 has a counter 48-2, a linearize memory 54-2, an AND circuit 50-2, and a variable delay circuit 52-2 for generating a reset signal.
  • a reset signal is generated and a reset signal is supplied to the reset terminal of the set / reset latch 56 as in the case of generating the set signal.
  • the calculation section 44 calculates an addition value whose value gradually increases based on the first offset value stored in the offset memory 42, and the signal generation section 46
  • the set reset latch 5 6 is based on the added value Since the timing signal is generated, a timing signal whose phase gradually shifts can be easily generated.
  • the memory capacity can be reduced as compared with the case where all timings of the timing signal are stored in the memory. Further, since it is not necessary to rewrite the first offset value stored in the offset memory 42, a timing signal can be continuously generated. Therefore, in a setup test or a hold test, the test can be executed continuously without stopping.
  • FIG. 6 shows an example of the configuration of the arithmetic unit 44.
  • the operation unit 44 includes a set signal operation unit 58-1 for calculating the set signal addition value, and a reset signal operation unit 58-2 for calculating the reset signal addition value.
  • the set signal operation unit 58-1 includes a timing memory 60, a shift value calculator 70, a flip-flop 62, an adder 66, a flip-flop 68, and an adder 64.
  • the timing memory 60 stores an initial value of a set signal addition value to be generated.
  • the shift value calculator 70 sequentially calculates shift values whose values gradually increase based on the first offset value stored in the offset memory 42.
  • the adder 66 adds the value of the given rate data to the shift value calculated by the shift value calculator 70, and supplies the result to the flip-flop 68.
  • the timing memory 60 supplies the stored initial value to the flip-flop 62. For example, when outputting the added value for a set signal as 18-bit digital data, the timing memory 60 stores an initial value of 18 bits, and the shift value calculator 70 converts the shift value into a 9-bit digital value. Output as digital data.
  • the flip-flop 62 and the flip-flop 68 supply the received data to the adder 64 in synchronization.
  • the adder 64 adds the shift value to the lower bits of the initial value and outputs the result. For example, the adder 64 adds the shift value to the lower 9 bits of the initial value and outputs the result as a set signal addition value.
  • the reset signal operation unit 58-2 has the same configuration as the set signal operation unit 58-1.
  • the set signal operation unit 58-1 and the reset signal The same initial value is given to the timing memory 60 of the arithmetic unit 58-2-, and each shift value calculator 70 calculates substantially the same shift value.
  • the adder 66 of the reset signal operation unit 58-2 has only the pulse width of the timing signal to be generated from the rate data given to the adder 66 of the set signal operation unit 58-1. Large rate data is provided. As a result, a timing signal having a desired pulse width can be generated in the set / reset latch 56.
  • the set signal operation unit 58-1 and the reset signal operation unit 58-2 may have a common timing memory and shift value calculator 70.
  • the arithmetic unit 44 may not have the reset signal arithmetic unit 58-2.
  • the upper bits of the addition value calculated by the set signal operation unit 58-1 are given to the counter 48-1 and the counter 48-2, and the lower bits of the addition value are stored in the linearization memory 5 4-1 and linearized memory 5 4-2.
  • the variable delay circuit 52-2 will be shifted from the variable delay circuit 52-1 for a predetermined time.
  • a timing signal having a pulse width of a predetermined time can be generated by previously initializing or adjusting each of the realized memories 54 so as to generate a large delay.
  • the arithmetic unit 44 it is possible to efficiently calculate the addition value whose value gradually increases. For example, the memory capacity can be reduced as compared with a case where all the added values to be calculated are stored in the timing memory 60 in advance.
  • the arithmetic unit 44 in this example has one set signal arithmetic unit 58-1 and a reset signal arithmetic unit 58-2 for generating a set signal or a reset signal.
  • two operation units for set signal 58-1 and two operation units for reset signal 58-2 may be provided. In this case, by operating the two set signal operation units 58-1 and interleaving the two reset signal operation units 58-2, the operation unit 44 operates at higher speed. can do.
  • the shift value calculator 70 includes a plurality of AND circuits (72, 74, 76, 80, 88, 90), a plurality of adders (78, 86, 92), It has multiple flip-flops (82, 84, 94, 96).
  • the AND circuit 72 receives the first offset value from the offset memory 42 and outputs it to the AND circuit 76 and the adder 78.
  • the AND circuit 72 is supplied with a command signal 111 for controlling whether to output the received first offset value. If the received first offset value is not output, zero is given to the AND circuit 72 as the command signal 1_1.
  • the AND circuit 74 receives the first offset value from the offset memory 42 and outputs it to the adder 78.
  • the AND circuit 74 is provided with a command signal 112 for controlling whether to output the received first offset value.
  • the adder 78 which is an example of the first calculator according to the present invention, adds the signals output from the AND circuit 72 and the AND circuit 74 and outputs the result to the AND circuit 80. That is, when the command signal 111 and the command signal 112 are 1, the adder 78 outputs a second offset value indicating a value twice as large as the first offset value.
  • the AND circuit 76 outputs the received signal to the flip-flop 82.
  • the AND circuit 76 receives a command signal 2-1 for controlling whether to output the received signal to the flip-flop 82.
  • the AND circuit 80 outputs the received signal to the flip-flop 84.
  • the AND circuit 80 is supplied with a command signal 2-2 for controlling whether to output the received signal to the flip-flop 84. In this example, 0 is given to the command signal 2-1 and the command signal 2-2.
  • the flip-flops 82 and 84 hold the received signals and output the signals synchronously.
  • the flip-flop 82 holds the first offset value
  • the flip-flop 84 holds the second offset value.
  • a flip-flop 94 which is an example of the first output device according to the present invention, first has a first off state. It receives the set value and outputs the first offset value as the first output signal according to the reference clock.
  • the flip-flop 96 which is an example of the second output device according to the present invention, first receives the second offset value, and outputs the second offset value as a second output signal according to the reference clock.
  • the AND circuit 88 receives the second output signal and outputs it to the adder 86.
  • the AND circuit 88 receives a command signal 3-1 for controlling whether to output the received second output signal.
  • the AND circuit 90 receives the second output signal and outputs it to the adder 92.
  • the AND circuit 90 is supplied with a command signal 3-1 and a command signal 2-2 for controlling whether to output the received second output signal.
  • the adder 86 which is an example of the second calculator according to the present invention, adds the first offset value held by the flip-flop 82 to the second output signal, and newly sets the flip-flop as the first offset value. Output to prop 94. Further, the adder 92 adds the second offset value held by the flip-flop 84 to the second output signal, and outputs the result to the flip-flop 96 as a new second offset value.
  • the flip-flop 94 and the flip prop 96 sequentially output the received first offset value and second offset value as a first output signal and a second output signal.
  • the shift value calculator 70 alternately outputs the first output signal and the second output signal output by the flip-flops 94 and 96 as an added value. Further, a control signal for controlling whether to reset the held value is given to each flip-flop of the shift value calculator 70.
  • the shift value calculator 70 in this example it is possible to easily generate an addition value whose value gradually increases. Also, various added values can be generated by controlling each command signal. Further, it is possible to determine how many times the first offset value is added to each of the generated added values by combining the respective command signals. That is, by counting how many times 0 or 1 is input to each command signal, the position of the generated timing signal is counted. The phase shift amount can be calculated. Therefore, the counter 38 described in FIG. 3 may count the number of times 1 is input as each command signal. Further, the shift value calculator 70 in this example generates an addition value whose value gradually increases, but in other examples, the shift value calculator 70 generates an addition value whose value gradually decreases. May be. With the same configuration as the shift value calculator 70 in the present example, an addition value whose value gradually decreases can be easily generated.
  • FIG. 8 is a timing chart showing an example of the operation of the shift value calculator 70 described in FIG.
  • the offset memory 42 stores 1 25 ps as the first offset value.
  • the test equipment 100 holds the flip-flop 82 by the combination of the command signal 111, the command signal 112, the command signal 2-1 and the command signal 2-2.
  • the first offset value and the second offset value held by the flip-flop 84 are changed.
  • the flip-flops 94 and 96 include a first offset value held by the flip-flop 82 and a second offset value held by the flip-flop 84, a command signal 3-1 and a command signal 3-2, respectively.
  • a first output signal and a second output signal are output based on the first and second output signals.
  • a setup test or a hold test can be performed efficiently.

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

　セットアップ試験又はホールド試験の開始前に予め与えられた第１オフセット値に基づいて、異なるタイミングを示す複数のタイミング信号を、セットアップ試験又はホールド試験の試験中に順次生成するタイミング発生部と、クロック信号及びデータ信号を生成するパターン発生部と、クロック信号に対するデータ信号の位相を、順次生成されたタイミング信号に応じて順次シフトし、クロック信号及び位相シフトされたデータ信号を被試験デバイスに順次供給する波形整形部と、被試験デバイスがデータ信号を記憶した記憶データに基づいて、被試験デバイスのセットアップタイム又はホールドタイムを算出する判定部とを備える試験装置を提供する。

Description

明 細 書 試験装置、 及ぴ試験方法 技術分野
本発明は、被試験デバィスのセットアツプ試験又はホールド試験を行う試験装 置に関する。特に、本発明はセットアップ試験又はホールド試験を効率よく行う ことのできる試験装置に関する。また本出願は、下記の日本特許出願に関連する。 文献の参照による組み込みが認められる指定国については、下記の出願に記載さ れた内容を参照により本出願に組み込み、 本出願の記載の一部とする。
特願 2 0 0 2— 2 8 9 2 8 4号 出願日 2 0 0 2年 1 0月 1日 背景技術
近年、 電子デバイスにおける動作速度の高速化、 及び低価格化に対する要求が著 しい。 動作速度の高速化に伴い、 電子デバイス間のデータの受け渡しにおけるセッ トアップタイム、 及びホールドタイムの確保が困難になっている。
電子デバイスに対して、クロックを基準として外部データの書き込みを行う場合、 外部データを確実に電子デバイスに書き込むためには、 外部データがク口ックのェ ッジょりも所定の時間以上前に安定していなければならない。 当該所定の時間を、 セットアップタイムという。 また、 外部データがクロックのエッジから所定の時間 以上経過するまで安定していなければならない。 当該所定の時間をホールドタイム という。 セットアップタイム及ぴホールドタイムの条件を満たさなレ、場合、 電子デ パイスにおいてデータの保持が正しく行えない場合がある。
このため、 電子デバイスに対して、 セットアップタイム及びホールドタイムを確 保しているかを試験する必要がある。 この試験は、 試験装置を用いて行われる。 近 年、 電子デバイスの製造コストにおいて、 これらの電子デバイスの試験費用のしめ る割合が増大している。このため、試験費用を低減するために、試験時間の短縮化、 及ぴ試験精度の向上が求められている。
従来の試験装置では、 電子デバイスに対して外部データを書き込むために必要な セットアップタイムを、 クロックに対する外部データの位相を徐々にシフトさせ、 電子デバイスに外部データを正しく書き込むことができたかをそれぞれ判定するこ とにより測定している。 また、 ホールドタイムについても、 同様な方法で測定して いる。 外部データは、 試験装置が生成するタイミング信号に応じて電子デバイスに 供給される。 このため、 セットアップタイム及ぴホールドタイムを測定するために は、 位相が徐々にシフトする複数のタイミング信号を生成する必要がある。
試験装置は、 タイミング信号を生成するべきタイミングを示すタイミング設定デ ータを書き込むべき外部データに対応して格納し、 当該タイミング設定データに応 じてタイミング信号を生成している。 つまり、 セットアップタイム及びホールドタ ィムを測定するためには、 複数のタイミング信号のそれぞれに対応するタイミング 設定データを格納する必要がある。
し力、しながら、 生成するべき複数のタイミング信号の全てに対応するタイミング 設定データを、 全て格納することは困難である。 つまり、 全てのタイミング設定デ ータを格納するためには、 膨大なメモリ容量が必要となる。 従来の試験装置におい ては、 数個程度のタイミング設定データを格納できるレジスタを有している。 位相 が徐々にシフトするタイミング信号を生成する場合、 レジスタに格納したタイミン グ設定データを順次書き換える必要がある。
しかし、 レジスタに新たなタイミング設定データを書き込むためには、 試験装置 から電子デパイスに印加する試験パタ一ンを停止して書き込む必要があるため、 電 子デバイスの試験においてデッドタイムが生じている。 このため、 電子デパイスの 試験時間の増大を招いている。 更に、 電子デバイスの製造コストの増大を招いてい る。
そこで本発明は、 上記の課題を解決することのできる試験装置、 及.び試験方法を 提供することを目的とする。 この目的は、 請求の範囲における独立項に記載の特徴 の組み合わせにより達成される。 また従属項は本発明の更なる有利な具体例を規定 する。 発明の開示
上記課題を解決するために、本発明の第 1の形態においては、与えられたクロ ック信号に応じて、与えられたデータ信号を記憶する被試験デバイスのセットァ ップ試験又はホールド試験を行う試験装置であって、セットアツプ試験又はホー ルド試験の開始前に予め与えられた第 1オフセット値に基づいて、異なるタイミ ングを示す複数のタイミング信号を、セットアップ試験又はホールド試験の試験 中に順次生成するタイミング発生部と、ク口ック信号及びデータ信号を生成する パターン発生部と、 クロック信号に対するデータ信号の位相を、順次生成された タイミング信号に応じて順次シフトし、クロック信号及び位相シフトされたデー タ信号を被試験デバィスに順次供給する波形整形部と、被試験デバイスがデータ 信号を記憶した記憶データに基づいて、被試験デパイスのセットアップタイム又 はホールドタイムを算出する判定部とを備えることを特徴とする試験装置を提 供する。
タイミング発生部は、波形整形部が被試験デバイスにデータ信号を供給する毎 に、 異なるタイミングを示すタイミング信号を生成することが好ましい。 また、 タイミング発生部は、第 1オフセット値に基づいて、 クロック信号に対する位相 シフト量が第 1オフセット値ずつ増加する複数のタイミング信号を順次生成す ることが好ましい。
タイミング発生部は、第 1オフセット値を格納するオフセットメモリと、オフ セットメモリが格納した第 1オフセット値に基づいて、第 1オフセット値ずつ増 加する加算値を順次算出する演算部と、加算値に応じて位相シフトしたタイミン グ信号を順次生成する信号生成部とを有してよい。
判定部は、波形整形部がクロック信号及びデータ信号を被試験デバイスに供給 する毎に、被試験デバイスが記憶した記憶データを読み出し、読み出したそれぞ れの記憶データと、位相シフト量とを対応付けて格納する解析メモリを有してよ い。
解析メモリは、位相シフト量として、 対応するデータ信号が、 セットアップ試 験又はホールド試験において何番目に被試験デパィスに供給されたかを格納し てよい。
判定部は、記憶データのそれぞれと、被試験デバイスから読み出されるべき期 待値信号とを比較し、記憶データと期待値信号との比較結果と、対応する位相シ フト量とに基づいて、被試験デバィスがデータ信号を記憶するために必要なセッ トアップタイム又はホールドタイムを算出してよい。
演算部は、加算値の初期値を格納するタイミングメモリと、第 1オフセット値 ずつ値が増加するシフト値を順次算出するシフト値算出器と、初期値とシフト値 とをカロ算し、 加算値を順次算出する加算器とを有してよい。
シフト値算出器は、第 1オフセット値を受け取り、与えられた基準クロックに 応じて受け取った第 1オフセット値を第 1出力信号として出力する第 1出力器 と、第 1オフセット値の 2倍の値を示す第 2オフセット値を算出する第 1算出器 と、第 2オフセット値を受け取り、与えられた基準クロックに応じて受け取った 第 2オフセット値を第 2出力信号として出力する第 2出力器と、第 2出力信号に、 オフセットメモリに格納された第 1オフセット値を加算し、第 1出力器に新たに 第 1オフセット値として供給する第 2算出器と、第 2出力信号に、第 1算出器が 算出した第 2オフセット値を加算し、第 2出力器に新たに第 2オフセット値とし て供給する第 3算出器とを有し、第 1出力信号と第 2出力信号を、加算値として 交互に出力してよい。
解析メモリは、位相シフト量として、 第 1オフセット値を何回加算して、 対応 する加算値を算出したかを示す値を格納してよい。
本発明の第 2の形態においては、与えられたクロック信号に応じて、与えられ たデータ信号を記憶する被試験デバイスのセットアップ試験又はホールド試験 を行う試験方法であって、セットアツプ試験又はホールド試験の開始前に予め与 えられた第 1オフセット値に基づいて、異なるタイミングを示す複数のタイミン グ信号を、セットアップ試験又はホールド試験の試験中に順次生成するタイミン グ発生段階と、 クロック信号及びデータ信号を生成するパターン発生段階と、 ク ロック信号に対するデータ信号の位相を、順次生成されたタイミング信号に応じ て順次シフトし、クロック信号及び位相シフトされたデータ信号を被試験デパイ スに順次供給する波形整形段階と、被試験デパイスがデータ信号を記憶した記憶 データに基づいて、被試験デパイスのセットアップタイム又はホールドタイムを 算出する判定段階とを備えることを特徴とする試験方法を提供する。
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、 これらの特徴群のサブコンビネーションも又、 発明となりうる。 図面の簡単な説明
図 1は、本発明の実施形態に係る試験装置 1 0 0の構成の一例を示す図であ る。
図 2は、 セットアップ試験の一例を説明する図である。
図 3は、 判定部 3 0の構成の一例を示す図である。
図 4は、 試験装置 1 0 0の動作の一例を説明するフローチャートである。 図 5は、 タイミング発生部 4 0の構成の一例を示す図である。
図 6は、 演算部 4 4の構成の一例を示す図である。
図 7は、 シフト値算出器 7 0の構成の一例を示す図である。
図 8は、図 7において説明したシフト値算出器 7 0の動作の一例を示すタイ ミングチャートである。 発明を実施するための最良の形態
以下、 発明の実施の形態を通じて本発明を説明するが、 以下の実施形態は特許請 求の範囲にかかる発明を限定するものではなく、 又実施形態の中で説明されている 特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 図 1は、 本発明の実施形態に係る、 試験装置 1 0 0の構成の一例を示す。 試験装 置 1 0 0は、 与えられたク口ック信号に応じて与えられたデータ信号を記' jtする被 試験デパイス 2 0 0のセットアツプ試験又はホールド試験を行う。 また、 試験装置 1 0 0は、 タイミング発生部 4 0、 パターン発生部 1 0、 波形整形部 2 0、 及ぴ判 定部 3 0を備える。
タイミング発生部 4 0は、セットアツプ試験又はホールド試験の開始前に予め 与えられた第 1オフセット値に基づいて、異なるタイミングを示す複数のタイミ ング信号を、セットアップ試験又はホールド試験の試験中に順次生成する。例え ば、 タイミング発生部 4 0は、第 1オフセット値に基づいて、複数のタイミング 信号を演算により順次生成する。 本例において、 タイミング発生部 4 0は、第 1 オフセット値に基づいて、位相シフト量が第 1オフセット値ずつ増加する複数の タイミング信号を順次生成する。
ここで、セットアップ試験又はホールド試験の開始前とは、セットアップタイ ム又はホールドタイムを測定するために、被試験デバイス 2 0 0にクロック信号 及ぴデータ信号の供給を開始する前を指す。 また、セットアップ試験又はホール ド試験の試験中とは、セッ トァップタイム又はホールドタイムを測定するために 必要な全てのク口ック信号及ぴデータ信号を、被試験デバィス 2 0 0に供給し始 めてから供給を終了するまでの状態を指す。
パターン発生部 1 0は、被試験デパイス 2 0 0に供給するク口ック信号及びデ ータ信号を生成する。波形整形部 2 0は、 クロック信号に対するデータ信号の位 相を、タイミング発生部 4 0が順次生成したタイミング信号に応じて順次シフト し、クロック信号及び位相シフトされたデータ信号を被試験デバイス 2 0 0に順 次供給する。
被試験デバイス 2 0 0は、与えられたク口ック信号に応じて与えられたデータ 信号を順次記憶する。判定部 3 0は、被試験デパイス 2 0 0がデータ信号を順次 記憶した記憶データに基づいて、被試験デバイス 2 0 0に対してデータ信号を書 き込むために必要なセットアップタイム又はホールドタイムを算出する。つまり、 判定部 3 0は、被試験デバイス 2 0 0にデータ信号が正しく記憶されたかを、そ れぞれのクロック信号及び位相シフトされたデータ信号に対して判定し、判定結 果に基づいてセットアップタイム又はホールドタイムを算出する。
本例における試験装置 1 0 0によれば、第 1オフセット値に基づいて複数のタ イミング信号を生成するため、生成するべき複数のタイミング信号に対応する複 数のタイミング設定データを格納する必要がない。つまり、従来の試験装置に比 ベ、 メモリ容量を低減することができる。 また、試験中にタイミング設定データ を書き換える必要がないため、セットアップ試験及ぴホールド試験を効率よく行 うことができる。
図 2は、セットアップ試験の一例を説明する図である。セットアップ試験にお いて、試験装置 1 0 0は、 クロック信号と、 クロック信号に対して位相が徐々に シフトするデータ信号とを、被試験デバイス 2 0 0に供給する。被試験デバイス 2 0 0は、 クロック信号のエッジに応じて、 データ信号の値を記憶する。 図 2に, 示すように、試験装置 1 0 0は、それぞれのクロック信号及ぴ位相シフトされた データ信号に対して、 被試験デバイス 2 0 0が記憶した記憶データを読み込み、 読み込んだ記憶データに基づいて、被試験デバイス 2 0 0がデータ信号を記憶す るために必要なセットアップタイムを測定する。
試験装置 1 0 0は、読み込んだ記憶データが、供給したデータ信号と同一の値 を取るか否かを判定し、記憶データとデータ信号とが異なる値を取るまで、デー タ信号の位相をシフトする。 例えば、試験装置 1 0 0は、 データ信号の出力から ク口ック信号の立ち上がりまでの時間が徐々に短くなるように、データ信号の位 相をシフトする。 これにより、記憶データとデータ信号とが異なる値を取る場合 の、直前に供給したデータ信号の位相シフト量力 ら、セットアップタイムを測定 することができる。
図 3は、 判定部 3 0の構成の一例を示す。 判定部 3 0は、 レベル比較器 3 2、 論理比較器 3 4、解析メモリ 3 6、 フェイノレメモリ 2 8、及ぴカウンタ 3 8を有 する。 レベル比較器 3 2は、被試験デバイスの記憶データを順次受け取り、記憶デー タの値を検出する。例えば、レベル比較器 3 2には、ストローブ信号が与えられ、 ストローブ信号のタイミングにおける記憶データの値が、 Hレベルか Lレベルか を検出する。
論理比較器 3 4は、 レベル比較器 3 2において検出された記憶データの値が、 期待値信号と同一であるか否かを比較する。期待値信号は、被試験デバイス 2 0 0に供給されたデータ信号であってよい。
フェイルメモリ 2 8は、 論理比較器 3 4における比較結果を格納する。 また、 判定部 3 0は、波形整形部 2 0がクロック信号及びデータ信号を被試験デパイス 2 0 0に供給する毎に、被試験デバイス 2 0 0が記憶した記憶データを読み出す。 解析メモリ 3 6は、読み出したそれぞれの記憶データと、供給したデータ信号の 位相シフト量とを対応付けて格納する。 また、解析メモリ 3 6は、記憶データが 期待値信号と一致する比較結果から、記憶データが期待値信号と一致しない比較 結果に変化した場合に、 対応するデータ信号の位相シフト量を格納してもよい。 カウンタ 3 8には、データ信号を位相シフトする毎に信号が与えられ、カウン タ 3 8はデータ信号を位相シフトした回数を計数する。解析メモリ 3 6は、カウ ンタ 3 8が計数した信号の回数を、位相シフト量として格納する。位相シフト回 数と、第 1オフセット値とを乗算することにより、データ信号の位相シフト量を 算出することができる。
また、 カウンタ 3 8は、 対応するデータ信号が、 セットアップ試験又はホール ド試験において何番目に被試験デバイス 2 0 0に供給されたかを計数してもよ い。この場合、解析メモリ 3 6は、位相シフト量として、対応するデータ信号が、 セッ トアップ試験又はホールド試験において何番目に被試験デパイス 2 0 0に 供給されたかを格納する。判定部 3 0は、解析メモリ 3 6が格納した位相シフト 量に基づいて、セットアップタイム又はホールドタイムを算出する手段を更に有 してもよい。
図 4は、試験装置 1 0 0の動作の一例を説明するフローチヤ一トである。まず、 S 3 0 0で第 1オフセット値を取得する。次に、 S 3 0 2でセットアップ試験又 はホールド試験を開始する。
次に、 S 3 0 4で、 タイミング発生部 4 0が、被試験デバィス 2 0 0に供給す るべきデータ信号の位相シフト量を算出する。次に S 3 0 6で、波形整形部 2 0 力 S 3 0 4において算出した位相シフト量に基づいてデータ信号を位相シフト する。 そして、 クロック信号と位相シフトしたデータ信号とを被試験デバイス 2 0 0に供給する。
次に S 3 0 8で、被試験デバィス 2 0 0が記憶した記憶データを読み出し、判 定部 3 0に供給する。 次に S 3 1 0で、 判定部 3 0は、読み出した記憶データが 変化したか否かを判定する。 つまり、 判定部 3 0は、 読み出した記憶データが、 期待値と一致する状態から期待値と一致しない状態に変化したかを判定する。そ して、読み出した記憶データが期待値と一致しない状態に変化した場合、 S 3 1 2において、 判定部 3 0は、対応するデータ信号の位相シフト量に基づいて、セ ットアップタイム又はホールドタイムを算出する。
読み出した記憶データが期待値と一致する場合、次に被試験デバイス 2ひ 0に 供給するべきデータ信号の位相シフト量を算出し、記憶データが変化するまで上 述した処理を繰り返す。
図 5は、タイミング発生部 4 0の構成の一例を示す。タイミング発生部 4 0は、 オフセットメモリ 4 2、演算部 4 4、信号生成部 4 6、及びセットリセットラッ チ 5 6を有する。
オフセットメモリ 4 2は、 第 1オフセット値を格納する。 演算部 4 4は、 オフ セットメモリ 4 2が格納した第 1オフセット値に基づいて、第 1オフセット値ず つ増加する加算値を順次算出する。信号生成部 4 6及ぴセットリセットラッチ 5 6は、演算部 4 4が順次算出した加算値に応じて位相シフトしたタイミング信号 を順次生成する。本例において、信号生成部 4 6及ぴセットリセットラッチ 5 6 は、 加算値に応じて基準クロックを遅延させ、 タイミング信号を生成する。 信号生成部 4 6は、タイミング信号の立ち上がりエッジを生成するためのセッ ト信号とリセット信号とを生成し、セッ トリセッ トラッチ 5 6は、セット信号及 ぴリセット信号に基づいて、 タイミング信号を生成する。
また、演算部 4 4は、信号生成部 4 6にセット信号とリセット信号とを生成さ せるための、 セット信号用加算値と、 リセット信号用加算値とを生成する。 信号 生成部 4 6は、セット信号を生成するためのカウンタ 4 8 _ 1、 リニアライズメ' モリ 5 4 _ 1、 論理積回路 5 0— 1、 及び可変遅延回路 5 2— 1を有する。
演算部 4 4は、複数のビットより構成されるディジタルデータの加算値を出力 する。 カウンタ 4 8— 1は、 加算値の上位ビットと基準クロックとを受け取り、 基準クロックの立ち上がりエツジ又は立ち下がりエツジを計数し、加算値の上位 ビットに示される回数、基準クロックのエッジを計数した場合に、論理積回路 5 0— 1に 1を出力する。論理積回路 5 0— 1は、カウンタ 4 8— 1から 1を受け 取る毎に、 可変遅延回路 5 2— 1に所定の信号を供給する。 本例において、 論理 積回路 5 0— 1は、 基準クロックを可変遅延回路 5 2— 1に供給する。 つまり、 カウンタ 4 8— 1及び論理積回路 5 0— 1は、基準クロックの周期の整数倍の遅 延を生成する。
リニアライズメモリ 5 4— 1は、加算値の下位ビットを受け取り、加算値の下 位ビットに基づいて、 可変遅延回路 5 2 - 1の遅延量を制御する。 つまり、 リニ ァライズメモリ 5 4— 1及ぴ可変遅延回路 5 2 - 1は、加算値に示される遅延量 のうち、基準クロックの周期以下の微小遅延を生成する。可変遅延回路 5 2— 1 は、 遅延させた信号をセットリセットラッチ 5 6のセット端子に供給する。
また、信号生成部 4 6は、リセット信号を生成するための、カウンタ 4 8— 2、 リニアライズメモリ 5 4— 2、論理積回路 5 0— 2、及び可変遅延回路 5 2 - 2 を有する。 これらにより、 セット信号を生成する場合と同様に、 リセット信号を 生成し、セットリセットラッチ 5 6のリセット端子に、リセット信号を供給する。 本例におけるタイミング発生部 4 0によれば、オフセットメモリ 4 2が格納し た第 1オフセット値に基づいて、演算部 4 4が徐々に値が増加する加算値を算出 し、信号生成部 4 6及ぴセットリセットラツチ 5 6が加算値に基づいてタイミン グ信号を生成するため、位相が徐々にシフトするタイミング信号を容易に生成す ることができる。 また、 タイミング信号を生成するために、 第 1オフセット値の みを格納すればよいため、タイミング信号の全てのタイミングをメモリに格納す る場合に比べ、 メモリ容量を低減することができる。 また、 オフセットメモリ 4 2に格納した第 1オフセット値を書き換える必要がないため、連続してタイミン グ信号を生成することができる。 このため、セットアップ試験又はホールド試験 において、 試験を停止せずに連続して実行することができる。
図 6は、 演算部 4 4の構成の一例を示す。 演算部 4 4は、 セット信号用加算値 を算出するセット信号用演算部 5 8— 1と、リセット信号用加算値を算出するリ セット信号用演算部 5 8— 2とを有する。
セット信号用演算部 5 8— 1は、タイミングメモリ 6 0、シフト値算出器 7 0、 フリ ップフロップ 6 2、加算器 6 6、 フリ ップフロップ 6 8、及ぴ加算器 6 4を 有する。 タイミングメモリ 6 0は、生成するべきセット信号用加算値の初期値を 格納する。 また、 シフト値算出器 7 0は、 オフセッ トメモリ 4 2が格納した第 1 オフセッ ト値に基づいて、 徐々に値が増加するシフト値を順に算出する。
加算器 6 6は、 シフト値算出器 7 0が算出したシフト値に、与えられるレート データの値を加算し、 フリップフロップ 6 8に供給する。 また、 タイミングメモ リ 6 0は、格納した初期値をフリップフロップ 6 2に供給する。 例えば、 セット 信号用加算値を 1 8ビットのディジタルデータとして出力する場合、タイミング メモリ 6 0は、 1 8 ビッ トの初期値を格納し、 シフト値算出器 7 0は、 シフト値 を 9ビットのディジタルデータとして出力する。
フリップフロップ 6 2及びフリップフ口ップ 6 8は、受け取ったデータを同期 して加算器 6 4に供給する。加算器 6 4は、初期値の下位ビッ トにシフト値を加 算して出力する。 例えば、 加算器 6 4は、 初期値の下位 9ビットに、 シフト値を 加算し、 セット信号用加算値として出力する。
また、 リセット信号用演算部 5 8— 2は、セット信号用演算部 5 8— 1と同一 の構成を有する。本例において、セット信号用演算部 5 8— 1とリセット信号用 演算部 5 8— 2のタイミングメモリ 6 0には、 同一の初期値が与えられ、それぞ れのシフト値算出器 7 0は、 略同一のシフト値を算出する。 また、 リセッ ト信号 用演算部 5 8— 2の加算器 6 6には、セット信号用演算部 5 8— 1の加算器 6 6 に与えられるレートデータより、生成するべきタイミング信号のパルス幅だけ大 きいレートデータが与えられる。 これにより、セットリセットラツチ 5 6におい て、所望のパルス幅を有するタイミング信号を生成することができる。 これらの 場合、セット信号用演算部 5 8— 1及ぴリセット信号用演算部 5 8— 2は、共通 のタイミングメモリ及ぴシフト値算出器 7 0を有してよい。
また、他の例においては、 演算部 4 4は、 リセット信号用演算部 5 8— 2を有 さなくてもよレ、。 この場合、セット信号用演算部 5 8 — 1が算出した加算値の上 位ビットは、カウンタ 4 8— 1及ぴカウンタ 4 8— 2に与えられ、加算値の下位 ビットは、リニアライズメモリ 5 4— 1及びリニアライズメモリ 5 4— 2に与え られる。例えば、 リニアライズメモリ 5 4— 1とリニアライズメモリ 5 4— 2と に同一の値が与えられた場合に、可変遅延回路 5 2— 2が、可変遅延回路 5 2— 1より所定の時間だけ大きい遅延を生成するように、それぞれのリユアライズメ モリ 5 4を予めイニシャライズ又はアジヤストすることにより、所定の時間のパ ルス幅を有するタイミング信号を生成することができる。
図 6において説明した演算部 4 4によれば、徐々に値の増加する加算値を効率 よく算出することができる。例えば、算出するべき加算値の全てを予めタイミン グメモリ 6 0に格納しておく場合に比べ、 メモリ容量を低減することができる。 また、本例における演算部 4 4においては、セット信号又はリセット信号を生成 するためのセット信号用演算部 5 8— 1とリセット信号用演算部 5 8— 2とを 一つずつ有していたが、他の例においては、セット信号用演算部 5 8— 1とリセ ット信号用演算部 5 8 - 2とを 2つずつ有していてもよい。 この場合、 2つのセ ット信号用演算部 5 8 - 1をインターリーブ動作させ、 2つのリセット信号用演 算部 5 8— 2をインターリーブ動作させることにより、演算部 4 4は、 より高速 に動作することができる。 図 7は、 シフ ト値算出器 7 0の構成の一例を示す。 シフ ト値算出器 7 0は、複 数の論理積回路 （7 2、 7 4、 7 6、 8 0、 8 8、 9 0 ) 、複数の加算器（7 8、 8 6、 9 2 ) 、 及ぴ複数のフリップフロップ （8 2、 8 4、 9 4、 9 6 ) を有す る。
論理積回路 7 2は、 オフセッ トメモリ 4 2から第 1オフセッ ト値を受け取り、 論理積回路 7 6及び加算器 7 8に出力する。 また、論理積回路 7 2には、 受け取 つた第 1オフセット値を出力するか否かを制御するためのコマンド信号 1一 1 が与えられる。受け取った第 1オフセット値を出力しない場合、論理積回路 7 2 には、 コマンド信号 1 _ 1として零が与えられる。
論理積回路 7 4は、 オフセッ トメモリ 4 2から第 1オフセッ ト値を受け取り、 加算器 7 8に出力する。 また、論理積回路 7 4には、受け取った第 1オフセット 値を出力するか否かを制御するためのコマンド信号 1一 2が与えられる。
本発明に係る第 1算出器の一例である加算器 7 8は、論理積回路 7 2と論理積 回路 7 4とが出力した信号を加算し、 論理積回路 8 0に出力する。 つまり、 コマ ンド信号 1一 1及びコマンド信号 1一 2が 1である場合、加算器 7 8は、第 1ォ フセット値の 2倍の値を示す第 2オフセット値を出力する。
論理積回路 7 6は受け取った信号をフリップフロップ 8 2に出力する。 また、 論理積回路 7 6には、受け取った信号をフリップフロップ 8 2に出力するか否か を制御するコマンド信号 2— 1が与えられる。 また、論理積回路 8 0は受け取つ た信号をフリップフロップ 8 4に出力する。論理積回路 8 0には、受け取った信 号をフリップフロップ 8 4に出力するか否かを制御するコマンド信号 2— 2が 与えられる。 本例において、 コマンド信号 2— 1、 コマンド信号 2— 2には 0が 与えられる。
フリップフロップ 8 2及ぴフリップフロップ 8 4は、受け取った信号を保持し、 且つ同期して出力する。本例において、 フリップフロップ 8 2は第 1オフセット 値を保持し、 フリップフロップ 8 4は第 2オフセット値を保持する。
本発明に係る第 1出力器の一例であるフリップフロップ 9 4は、まず第 1オフ セット値を受け取り、基準クロックに応じて第 1オフセット値を第 1出力信号と して出力する。 また、本発明に係る第 2出力器の一例であるフリップフロップ 9 6は、まず第 2オフセット値を受け取り、基準クロックに応じて第 2オフセット 値を第 2出力信号として出力する。
論理積回路 8 8は、 第 2出力信号を受け取り、 加算器 8 6に出力する。 また、 論理積回路 8 8には、受け取った第 2出力信号を出力するか否かを制御するコマ ンド信号 3— 1が与えられる。 また、論理積回路 9 0は、 第 2出力信号を受け取 り、加算器 9 2に出力する。 論理積回路 9 0には、 受け取った第 2出力信号を出 力するか否かを制御するコマンド信号 3— 1及ぴコマンド信号 3— 2が与えら れる。
本発明に係る第 2算出器の一例である加算器 8 6は、第 2出力信号に、 フリツ プフロップ 8 2が保持している第 1オフセット値を加算し、新たに第 1オフセッ ト値としてフリッププロップ 9 4に出力する。 また、加算器 9 2は、第 2出力信 号に、 フリップフロップ 8 4が保持している第 2オフセット値を加算し、新たに 第 2オフセット値としてフリップフロップ 9 6に出力する。
フリップフロップ 9 4及びフリッププロップ 9 6は、受け取った第 1オフセッ ト値及び第 2オフセット値を、順次第 1出力信号及び第 2出力信号として出力す る。 シフト値算出器 7 0は、 フリップフロップ 9 4及びフリップフロップ 9 6が 出力した第 1出力信号及び第 2出力信号を、交互に加算値として出力する。また、 シフト値算出器 7 0のそれぞれのフリップフ口ップには、保持している値をリセ ットするか否かを制御するための制御信号が与えられる。
本例におけるシフト値算出器 7 0によれば、徐々に値の増加する加算値を容易 に生成することができる。また、それぞれのコマンド信号を制御することにより、 様々な加算値を生成することができる。また、それぞれのコマンド信号の組み合 わせにより、生成した加算値のそれぞれの値が、第 1オフセット値を何回加算し た値であるかを判定することができる。 つまり、 それぞれのコマンド信号に、何 回 0又は 1が入力されたかを計数することにより、生成したタイミング信号の位 相シフト量を算出することができる。 このため、図 3において説明したカウンタ 3 8は、 それぞれのコマンド信号として 1が入力された回数を計数してもよい。 また、本例におけるシフト値算出器 7 0は、徐々に値の増加する加算値を生成 したが、他の例においては、 シフト値算出器 7 0は、徐々に値の減少する加算値 を生成してもよい。本例におけるシフト値算出器 7 0と同様の構成により、徐々 に値の減少する加算値は容易に生成することができる。
図 8は、図 7において説明したシフト値算出器 7 0の動作の一例を示すタイミ ングチヤ一トである。本例において、オフセットメモリ 4 2には第 1オフセット 値として 1 2 5 p sが格納される。 図 8に示すように、試験装置 1 0 0は、 コマ ンド信号 1一 1、 コマンド信号 1一 2、 コマンド信号 2— 1、及ぴコマンド信号 2— 2の組み合わせにより、フリ ップフロップ 8 2が保持する第 1オフセット値 及ぴフリップフロップ 8 4が保持する第 2オフセット値を変化させる。
フリップフロップ 9 4及ぴフリップフロップ 9 6は、フリップフロップ 8 2が 保持する第 1オフセット値及びフリップフロップ 8 4が保持する第 2オフセッ ト値と、 コマンド信号 3— 1及びコマンド信号 3— 2とに基づいて、第 1出力信 号及び第 2出力信号を出力する。
上述したように、 本例におけるシフト演算器 7 0によれば、 徐々に値の増加する 加算値を容易に生成することができる。
以上、 本発明を実施の形態を用いて説明したが、 本発明の技術的範囲は上記実施 の形態に記載の範囲には限定されない。 上記実施の形態に、 多様な変更又は改良を 加えることが可能であることが当業者に明らかである。 その様な変更又は改良を加 えた形態も本発明の技術的範囲に含まれ得ることが、 請求の範囲の記載から明らか である。 産業上の利用可能性
上記説明から明らかなように、本発明に係る試験装置によれば、セットアップ 試験又はホールド試験を効率よく行うことができる。

Claims

請 求 の 範 囲
1 . 与えられたクロック信号に応じて、与えられたデータ信号を記憶する被試 験デパイスのセットアツプ試験又はホールド試験を行う試験装置であって、 前記セットアップ試験又は前記ホールド試験の開始前に予め与えられた第 1 オフセット値に基づいて、異なるタイミングを示す複数のタイミング信号を、前 記セットァップ試験又は前記ホールド試験の試験中に順次生成するタイミング 発生部と、
前記クロック信号及ぴ前記データ信号を生成するパターン発生部と、 前記クロック信号に対する前記データ信号の位相を、順次生成された前記タイ ミング信号に応じて順次シフトし、前記ク口ック信号及び位相シフトされた前記 データ信号を前記被試験デパイスに順次供給する波形整形部と、
前記被試験デバイスが前記デ,ータ信号を記憶した記憶データに基づいて、前記 被試験デバイスのセットアップタイム又はホールドタイムを算出する判定部と を備えることを特徴とする試験装置。
2 . 前記タイミング発生部は、前記波形整形部が前記被試験デバィスに前記デ ータ信号を供給する毎に、異なるタイミングを示す前記タイミング信号を生成す ることを特徴とする請求項 1に記載の試験装置。
3 . 前記タイミング発生部は、 前記第 1オフセット値に基づいて、前記クロッ ク信号に対する位相シフト量が前記第 1オフセット値ずつ増加する前記複数の タイミング信号を順次生成することを特徴とする請求項 2に記載の試験装置。
4 . 前記タイミング発生部は、
前記第 1オフセット値を格納するオフセットメモリと、
前記オフセットメモリが格納した前記第 1オフセット値に基づいて、前記第 1 オフセット値ずつ増加する加算値を順次算出する演算部と、
前記加算値に応じて位相シフトした前記タイミング信号を順次生成する信号 生成部と を有することを特徴とする請求項 3に記載の試験装置。
5 . 前記判定部は、前記波形整形部が前記ク口ック信号及び前記データ信号を 前記被試験デパイスに供給する毎に、前記被試験デバィスが記憶した記憶データ を読み出し、読み出したそれぞれの前記記憶データと、前記位相シフト量とを対 応付けて格納する解析メモリを有することを特徴とする請求項 4に記載の試験
6 . 前記解析メモリは、前記位相シフト量として、対応する前記データ信号が、 前記セットアツプ試験又は前記ホールド試験において何番目に前記被試験デバ イスに供給されたかを格納することを特徴とする請求項 5に記載の試験装置。
7 . 前記判定部は、 前記記憶データのそれぞれと、前記被試験デバイスから読 み出されるべき期待値信号とを比較し、前記記憶データと前記期待値信号との比 較結果と、対応する前記位相シフト量とに基づいて、前記被試験デバイスが前記 データ信号を記憶するために必要なセットアップタイム又はホールドタイムを 算出することを特徴とする請求項 6に記載の試験装置。
8 . 前記演算部は、
前記加算値の初期値を格納するタイミングメモリと、
前記第 1オフセット値ずつ値が増加するシフト値を順次算出するシフト値算 出器と、
前記初期値と前記シフト値とを加算し、 前記加算値を順次算出する加算器と を有することを特徴とする請求項 5に記載の試験装置。
9 . 前記シフ ト値算出器は、
前記第 1オフセット値を受け取り、与えられた基準クロックに応じて受け取つ た第 1オフセット値を第 1出力信号として出力する第 1出力器と、
前記第 1オフセット値の 2倍の値を示す第 2オフセット値を算出する第 1算 出器と、
前記第 2オフセット値を受け取り、与えられた前記基準クロックに応じて受け 取った第 2オフセット値を第 2出力信号として出力する第 2出力器と、 前記第 2出力信号に、前記オフセットメモリに格納された第 1オフセット値を 加算し、前記第 1出力器に新たに第 1オフセット値として供給する第 2算出器と、 前記第 2出力信号に、前記第 1算出器が算出した前記第 2オフセット値を加算 し、 前記第 2出力器に新たに第 2オフセット値として供給する第 3算出器と を有し、
前記第 1出力信号と前記第 2出力信号を、前記加算値として順次出力すること を特徴とする請求項 8に記載の試験装置。
1 0 . 前記解析メモリは、 前記位相シフト量として、 前記第 1オフセット値を 何回加算して、対応する前記加算値を算出したかを示す値を格納することを特徴 とする請求項 9に記載の試験装置。
1 1 . 与えられたクロック信号に応じて、与えられたデータ信号を記憶する被 試験デバィスのセットアツプ試験又はホールド試験を行う試験方法であって、 前記セットァップ試験又は前記ホールド試験の開始前に予め与えられた第 1 オフセット値に基づいて、異なるタイミングを示す複数のタイミング信号を、前 記セットアップ試験又は前記ホールド試験の試験中に順次生成するタイミング 発生
段階と、
前記クロック信号及ぴ前記データ信号を生成するパターン発生段階と、 前記クロック信号に対する前記データ信号の位相を、順次生成された前記タイ ミング信号に応じて順次シフトし、前記ク口ック信号及び位相シフトされた前記 データ信号を前記被試験デパイスに順次供給する波形整形段階と、
前記被試験デバイスが前記データ信号を記憶した記憶データに基づいて、前記 被試験デバィスのセットアップタイム又はホールドタイムを算出する判定段階 と
を備えることを特徴とする試験方法。
PCT/JP2003/012462 2002-10-01 2003-09-30 試験装置、及び試験方法 WO2004031789A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE10393445T DE10393445T5 (de) 2002-10-01 2003-09-30 Testgerät und Testverfahren
KR1020057005786A KR101052458B1 (ko) 2002-10-01 2003-09-30 시험장치 및 시험방법
US11/097,982 US7216271B2 (en) 2002-10-01 2005-04-01 Testing apparatus and a testing method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002-289284 2002-10-01
JP2002289284A JP4425537B2 (ja) 2002-10-01 2002-10-01 試験装置、及び試験方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US11/097,982 Continuation US7216271B2 (en) 2002-10-01 2005-04-01 Testing apparatus and a testing method

Publications (1)

Publication Number Publication Date
WO2004031789A1 true WO2004031789A1 (ja) 2004-04-15

Family

ID=32063742

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2003/012462 WO2004031789A1 (ja) 2002-10-01 2003-09-30 試験装置、及び試験方法

Country Status (5)

Country Link
US (1) US7216271B2 (ja)
JP (1) JP4425537B2 (ja)
KR (1) KR101052458B1 (ja)
DE (1) DE10393445T5 (ja)
WO (1) WO2004031789A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI401448B (zh) * 2005-03-07 2013-07-11 Advantest Corp 測試裝置、測試方法、電子元件的生產方法、測試模擬器以及測試模擬方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7447965B2 (en) * 2005-05-03 2008-11-04 Agere Systems Inc. Offset test pattern apparatus and method
US7272756B2 (en) * 2005-05-03 2007-09-18 Agere Systems Inc. Exploitive test pattern apparatus and method
KR100995812B1 (ko) 2005-12-28 2010-11-23 가부시키가이샤 어드밴티스트 시험 장치, 시험 방법, 및 프로그램
WO2007086275A1 (ja) * 2006-01-25 2007-08-02 Advantest Corporation 試験装置および試験方法
US7420400B2 (en) * 2006-05-01 2008-09-02 International Business Machines Corporation Method and apparatus for on-chip duty cycle measurement
US7624323B2 (en) * 2006-10-31 2009-11-24 Hewlett-Packard Development Company, L.P. Method and apparatus for testing an IC device based on relative timing of test signals
KR101221080B1 (ko) 2008-11-19 2013-01-11 가부시키가이샤 어드밴티스트 시험 장치, 시험 방법, 및 프로그램
US8181135B2 (en) * 2009-08-27 2012-05-15 International Business Machines Corporation Hold transition fault model and test generation method
US8230283B2 (en) * 2009-12-18 2012-07-24 International Business Machines Corporation Method to test hold path faults using functional clocking
TW201225529A (en) * 2010-12-03 2012-06-16 Fortune Semiconductor Corp Test mode controller and electronic apparatus with self-testing thereof
US9104635B2 (en) 2011-12-28 2015-08-11 Intel Corporation Memory timing optimization using pattern based signaling modulation
KR101990974B1 (ko) 2012-12-13 2019-06-19 삼성전자 주식회사 시스템-온 칩의 동작 방법 및 이를 포함하는 장치들

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60125573A (ja) * 1983-12-12 1985-07-04 Hitachi Ltd タイミングパルス発生器
JPS6484167A (en) * 1987-09-28 1989-03-29 Yokogawa Electric Corp Timing adjusting method
JPH07110359A (ja) * 1993-10-12 1995-04-25 Hitachi Ltd Ｌｓｉ試験装置
JP2000275309A (ja) * 1999-03-23 2000-10-06 Advantest Corp 半導体デバイス試験装置、タイミング発生器、半導体デバイス試験方法及びタイミング発生方法
JP2001027660A (ja) * 1999-05-10 2001-01-30 Advantest Corp 遅延時間判定装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4928278A (en) * 1987-08-10 1990-05-22 Nippon Telegraph And Telephone Corporation IC test system
JP2609284B2 (ja) * 1988-05-10 1997-05-14 株式会社日立製作所 分散形タイミング信号発生装置
JP2952131B2 (ja) * 1993-05-11 1999-09-20 シャープ株式会社 半導体集積回路の試験装置
JP2976276B2 (ja) * 1996-05-31 1999-11-10 安藤電気株式会社 タイミング発生器
JPH10289165A (ja) * 1997-04-14 1998-10-27 Ando Electric Co Ltd Ｉｃテスタの不良解析装置及びｉｃテスタのメモリデバイス測定装置
JP3291001B2 (ja) * 1998-02-09 2002-06-10 株式会社アドバンテスト 半導体デバイス試験装置
JP4251707B2 (ja) * 1999-04-02 2009-04-08 株式会社アドバンテスト 半導体デバイス試験装置及び試験方法
US6377065B1 (en) * 2000-04-13 2002-04-23 Advantest Corp. Glitch detection for semiconductor test system
JP2003156543A (ja) * 2001-11-20 2003-05-30 Advantest Corp 半導体試験装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60125573A (ja) * 1983-12-12 1985-07-04 Hitachi Ltd タイミングパルス発生器
JPS6484167A (en) * 1987-09-28 1989-03-29 Yokogawa Electric Corp Timing adjusting method
JPH07110359A (ja) * 1993-10-12 1995-04-25 Hitachi Ltd Ｌｓｉ試験装置
JP2000275309A (ja) * 1999-03-23 2000-10-06 Advantest Corp 半導体デバイス試験装置、タイミング発生器、半導体デバイス試験方法及びタイミング発生方法
JP2001027660A (ja) * 1999-05-10 2001-01-30 Advantest Corp 遅延時間判定装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI401448B (zh) * 2005-03-07 2013-07-11 Advantest Corp 測試裝置、測試方法、電子元件的生產方法、測試模擬器以及測試模擬方法

Also Published As

Publication number Publication date
JP4425537B2 (ja) 2010-03-03
US7216271B2 (en) 2007-05-08
US20050249001A1 (en) 2005-11-10
DE10393445T5 (de) 2005-08-11
KR20050074473A (ko) 2005-07-18
JP2004125574A (ja) 2004-04-22
KR101052458B1 (ko) 2011-07-28

Similar Documents

Publication Publication Date Title
US7216271B2 (en) Testing apparatus and a testing method
EP1129408B1 (en) Microcomputer with test instruction memory
CN101019035B (zh) 精确时间测量仪器和方法
US7010729B2 (en) Timing generator and test apparatus
JP4477450B2 (ja) タイミング発生器、試験装置、及びスキュー調整方法
JP2001324549A (ja) テストパターンやストローブ信号の発生装置及びタイミングデータへの遅延時間の挿入方法
KR20010088277A (ko) 파형발생장치
WO2008075702A1 (ja) 信号測定装置および信号測定方法
JP2000035463A (ja) ジッタ測定装置及びそれを内蔵した集積回路
JP4917292B2 (ja) 試験装置、及び試験方法
JPH10319097A (ja) 半導体試験装置用タイミング発生器
JPH0774818B2 (ja) テスターのタイミング信号発生回路
JP4836724B2 (ja) 位相調整回路およびテスト装置
JPS59191657A (ja) デジタル・パタ−ン発生器
JP2532718B2 (ja) 半導体集積回路装置
JP2882413B2 (ja) 平均値の高速良否判定装置
JP2008514899A (ja) プログラム、記録媒体、試験装置、及び試験方法
JPH06265597A (ja) 半導体集積回路の試験装置
JPH0536752B2 (ja)
JPH0727804A (ja) パルス幅測定回路
JPH04265872A (ja) Ｉｃテスターのタイミング発生回路
JPH05297070A (ja) Ｉｃ試験装置
JPH0321879A (ja) テスターのタイミング信号発生回路
JPS63241443A (ja) 波形発生装置
JPS6398576A (ja) 波形パタ−ン発生装置

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): DE KR US

WWE Wipo information: entry into national phase

Ref document number: 1020057005786

Country of ref document: KR

Ref document number: 11097982

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 1020057005786

Country of ref document: KR

REG Reference to national code

Ref country code: DE

Ref legal event code: 8607