JP2000275309A - 半導体デバイス試験装置、タイミング発生器、半導体デバイス試験方法及びタイミング発生方法 - Google Patents

Abstract

(57)【要約】 【課題】 電源電流の変動を減少させて遅延回路の精度
を高めたタイミング発生器を備える半導体デバイス試験
装置を提供する。 【解決手段】 タイミング発生器３０は、基準クロック
信号ＣＬＫ２を所望の時間遅延させて所望の周波数のタ
イミング信号を出力する可変遅延回路５２と、基準クロ
ック信号ＣＬＫ２を遅延させることにより生じた電源電
流の変動を減少させる補正手段６０とを有し、補正手段
６０は、補数遅延回路６２とダミー回路６４とコンプリ
系６８とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体デバイス試
験装置及びタイミング発生器に関し、特に電源電流の変
動を減少させて精度を高めた遅延回路を含む半導体デバ
イス試験装置及びタイミング発生器に関する。

【０００２】

【従来の技術】図１は、従来のタイミング発生器に流れ
る電源電流を示す。従来のタイミング発生器は、基準ク
ロック信号を所望の時間遅延させて所望の周波数のタイ
ミング信号を出力する遅延回路部と、基準クロック信号
を所望の時間遅延させるために必要な値を設定するタイ
ミングメモリとを有する。遅延回路部は、可変遅延回路
を含み、タイミングメモリの設定に基づいて基準クロッ
ク信号を遅延させる。

【０００３】図１（Ａ）は基準クロック信号のパルス波
形を示し、図１（Ｂ）は基準クロック信号を遅延させる
際にタイミング発生器に流れる電源電流を示し、図１
（Ｃ）はタイミング発生器に流れる電源電流の波形を示
している。ここで、発生させるタイミング信号の周期
は、基準クロック信号の周期とは異なるため、各基準ク
ロック信号を単に一定時間ずつ遅延させるだけでは出力
されるタイミング信号の周期は変わらない。従って、出
力されるタイミング信号の周期を基準クロック信号の周
期より長くするためには、各基準クロック信号に対する
遅延時間を一定時間ずつ長くしなければならず、逆に基
準クロック信号の周期より短くするためには、各基準ク
ロック信号に対する遅延時間を一定時間ずつ短くする必
要がある。

【０００４】各基準クロック信号に対する遅延時間の変
動は、基準クロック信号の周期とタイミング信号の周期
との差となる。例えば、図１に示す通り、４．０ｎｓ周
期の基準クロック信号を遅延させて４．２ｎｓ周期のタ
イミング信号を出力させたい場合、両周期の差は０．２
ｎｓであるため、各基準クロック信号に対する遅延時間
は各基準クロック信号ごとに０．２ｎｓずつ増加させる
こととなる。

【０００５】タイミング発生器の電源電流は、基準クロ
ック信号を遅延させる分だけ流れる。そして、図１
（Ｂ）に示す通り、基準クロック信号の１クロックに対
する遅延時間は各基準クロック信号ごと異なり、また、
あるクロックに対して遅延させている間に次のクロック
の遅延がはじまる場合があり、時間によってタイミング
発生器に流れる電源電流の量は異なる。図１（Ｃ）に示
す通り、タイミング発生器の電源電流の量は時間によっ
て変動し、一定ではない。

【０００６】

【発明が解決しようとする課題】図１に示される通り、
従来のタイミング発生器においては、基準クロック信号
に対する遅延時間が一定でないことから、タイミング発
生器を流れる電源電流に変動が生じていた。これによ
り、遅延回路部における電源電圧がクロックごとにわず
かに変動してしまい、タイミング発生器に含まれる遅延
回路の精度を高める上での妨げとなっていた。半導体デ
バイス試験装置においては、半導体デバイスに入力パタ
ーン信号を印加する際に非常に正確なタイミングが要求
されるため、タイミング信号の精度は可能な限り高く保
たれることが望まれている。

【０００７】そこで本発明は、上記の課題を解決するこ
とのできる半導体デバイス試験装置、タイミング発生
器、半導体デバイス試験方法及びタイミング発生方法を
提供することを目的とする。この目的は特許請求の範囲
における独立項に記載の特徴の組み合わせにより達成さ
れる。また従属項は本発明のさらなる有利な具体例を規
定する。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の形態においては、半導体デバイスを
試験する半導体デバイス試験装置であって、前記半導体
デバイスへ印加する入力信号パターンを発生させるパタ
ーン発生器と、基準クロック信号を所望の時間遅延させ
て所望の周波数のタイミング信号を出力する可変遅延回
路と、前記基準クロック信号を遅延させることにより生
じた電源電流の変動を減少させる補正手段とを有するタ
イミング発生器と、前記入力信号パターンの波形を前記
タイミング信号に基づいて整形する波形整形器とを備え
る。

【０００９】本発明の他の形態においては、前記補正手
段が、前記可変遅延回路による前記基準クロック信号の
遅延時間に対応して、前記可変遅延回路から出力された
前記タイミング信号をさらに所望の時間遅延させる補数
遅延回路を含む。

【００１０】本発明のさらに他の形態においては、前記
可変遅延回路は、前記基準クロック信号を受けるごとに
前記基準クロック信号に与える遅延時間を一定時間ずつ
変動させて所望の周波数のタイミング信号を出力する第
一の遅延手段を含み、前記補数遅延回路は、前記可変遅
延回路による前記基準クロック信号の遅延時間に対応し
て、前記可変遅延回路から前記タイミング信号を受ける
ごとに前記タイミング信号に与える遅延時間を一定時間
ずつ変動させてタイミング信号を出力する第二の遅延手
段を含む。

【００１１】本発明のさらに他の形態においては、前記
補数遅延回路が、前記可変遅延回路による前記遅延時間
と前記補数遅延回路による前記遅延時間との和を一定に
すべく、前記可変遅延回路から出力された前記タイミン
グ信号を遅延させる。

【００１２】本発明のさらに他の形態においては、前記
タイミング発生器は、前記可変遅延回路から出力された
前記タイミング信号を前記波形整形器及び前記補数遅延
回路へ提供する。

【００１３】本発明のさらに他の形態においては、前記
タイミング発生器が、前記可変遅延回路から出力された
前記タイミング信号を、直列接続した複数のインバータ
を介して前記補数遅延回路へ出力するインバータ部と、
複数の前記インバータによる出力のうちいずれかを選択
して前記波形整形器に出力するマルチプレクサとをさら
に有する。

【００１４】本発明のさらに他の形態においては、前記
補正手段が、前記可変遅延回路から出力された前記タイ
ミング信号をさらに一定時間遅延させる、前記補数遅延
回路に対して直列に接続されたダミー回路をさらに含
む。

【００１５】本発明のさらに他の形態においては、前記
補正手段が、前記可変遅延回路による前記基準クロック
信号の遅延時間と前記補数遅延回路及びダミー回路によ
る前記タイミング信号の遅延時間との和が、前記基準ク
ロック信号の周期に対し整数倍となるように前記タイミ
ング信号を遅延させる。

【００１６】本発明のさらに他の形態においては、前記
タイミング発生器が、所定の場合に前記可変遅延回路へ
の前記基準クロック信号の入力を停止する切替手段をさ
らに有し、前記補正手段は、前記切替手段が前記可変遅
延回路への前記基準クロック信号の入力を停止したとき
に、前記基準クロック信号を所定の時間遅延させるコン
プリ系をさらに含む。

【００１７】本発明のさらに他の形態においては、前記
タイミング発生器が、前記基準クロック信号のクロック
回数をカウントするカウンタをさらに有し、前記切替手
段は、前記クロック回数が所定の回数となったときに、
前記可変遅延回路への前記基準クロック信号の入力を停
止し、前記コンプリ系へ前記基準クロック信号を入力す
る。

【００１８】本発明のさらに他の形態においては、前記
コンプリ系は、前記可変遅延回路による前記基準クロッ
ク信号の遅延時間と、前記補数遅延回路及び前記ダミー
回路による前記タイミング信号の遅延時間との和に等し
い時間前記基準クロック信号を遅延させる。

【００１９】本発明のさらに他の形態においては、基準
クロック信号に基づいてタイミング信号を発生させるタ
イミング発生器であって、前記基準クロック信号を所望
の時間遅延させて所望の周波数の前記タイミング信号を
出力する可変遅延回路と、前記基準クロック信号を遅延
させることにより生じた前記タイミング発生器に流れる
電源電流の変動を減少させる補正手段とを備える。

【００２０】本発明のさらに他の形態においては、前記
補正手段が、前記可変遅延回路による前記基準クロック
信号の遅延時間に対応して、前記可変遅延回路から出力
された前記タイミング信号をさらに所望の時間遅延させ
る補数遅延回路を含み、また、前記補数遅延回路は、前
記可変遅延回路から前記タイミング信号を受けるごとに
前記タイミング信号に与える遅延時間を一定時間ずつ変
動させ、前記可変遅延回路による前記遅延時間と前記補
数遅延回路による前記遅延時間との和を一定にしてタイ
ミング信号を遅延させる。

【００２１】本発明のさらに他の形態においては、前記
補正手段が、前記可変遅延回路から出力された前記タイ
ミング信号又は前記補数遅延回路から出力された前記タ
イミング信号をさらに一定時間遅延させるダミー回路を
さらに有する。

【００２２】本発明のさらに他の形態においては、前記
基準クロック信号のクロック回数をカウントするカウン
タと、前記クロック回数が所定の回数となったときに前
記可変遅延回路への前記基準クロック信号の入力を停止
する切替手段とをさらに備え、前記補正手段は、前記ク
ロック回数が所定の回数となって前記可変遅延回路への
前記基準クロック信号の入力が停止された場合に、前記
可変遅延回路による前記基準クロック信号の遅延時間と
前記補数遅延回路及び前記ダミー回路による前記タイミ
ング信号の遅延時間との和に等しい時間前記基準クロッ
ク信号を遅延させるコンプリ系をさらに有する。

【００２３】本発明のさらに他の形態においては、半導
体デバイスを試験する半導体デバイス試験方法であっ
て、前記半導体デバイスへ印加する入力信号パターンを
発生させる段階と、基準クロック信号を所望の時間遅延
させて所望の周波数のタイミング信号を出力する遅延段
階と、前記遅延段階において遅延させた前記タイミング
信号をさらに所定の時間遅延させる補正段階と、前記入
力信号パターンの波形を前記タイミング信号に基づいて
整形する段階とを備える。

【００２４】本発明のさらに他の形態においては、基準
クロック信号に基づいてタイミング信号を発生させるタ
イミング発生方法であって、前記基準クロック信号を所
望の時間遅延させて所望の周波数の前記タイミング信号
を出力する遅延段階と、前記遅延段階において遅延させ
た前記タイミング信号をさらに所定の時間遅延させる補
正段階とを備える。

【００２５】本発明のさらに他の形態においては、前記
補正段階が、前記遅延段階から出力された前記タイミン
グ信号を受けるごとに前記タイミング信号への遅延時間
を一定時間ずつ変動させてタイミング信号を出力する段
階を有する。

【００２６】本発明のさらに他の形態においては、前記
補正段階は、前記遅延段階による前記基準クロック信号
の遅延時間と前記補正段階による遅延時間との和が前記
基準クロック信号の周期に対し整数倍となるように前記
タイミング信号を遅延させる段階をさらに有する。

【００２７】本発明のさらに他の形態においては、前記
遅延段階による前記基準クロック信号の遅延を所定の場
合に停止させる切替段階をさらに備え、前記補正段階
は、前記切替段階により前記基準クロック信号の遅延を
停止したときに、前記遅延段階による前記基準クロック
信号の遅延時間と前記補正段階による前記タイミング信
号の遅延時間との和に等しい時間前記基準クロック信号
を遅延させる段階をさらに有する。

【００２８】なお上記の発明の概要は、本発明の必要な
特徴の全てを列挙したものではなく、これらの特徴群の
サブコンビネーションもまた発明となりうる。

【００２９】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態は請求の範囲に係
る発明を限定するものではなく、また実施形態の中で説
明されている特徴の組み合わせの全てが発明の解決手段
に必須であるとは限らない。

【００３０】図２は、半導体デバイス試験装置１００の
全体構成を示すブロック図である。図に示される通り、
半導体デバイス試験装置１００は、パターン発生器１０
と基準クロック発生器２０とタイミング発生器３０と波
形整形器８０とデバイス差込部９０と比較器９４と不良
解析メモリ部１１０とデバイス不良救済解析部１２０と
を備える。この半導体デバイス試験装置１００は、メモ
リデバイスやロジックＩＣ等の半導体デバイス２００の
試験に用いられる。

【００３１】パターン発生器１０は、試験対象たる半導
体デバイス２００に印加する入力信号パターン１２と、
入力信号パターンを印加したときに半導体デバイス２０
０から出力されるべき期待値信号パターン１４とを所定
の制御シーケンスに従って発生させる。基準クロック発
生器２０は、パターン発生器１０とタイミング発生器３
０とにそれぞれ基準クロック信号ＣＬＫ１と基準クロッ
ク信号ＣＬＫ２とを出力する。タイミング発生器３０
は、半導体デバイス２００への入力信号パターン１２の
印加タイミングを制御するタイミング信号を、基準クロ
ック信号ＣＬＫ２に基づき様々なタイミングで発生させ
る。

【００３２】波形整形器８０は、入力信号パターン１２
の波形を半導体デバイス２００の特性に適合するように
タイミング信号に基づいて整形し、また、タイミング信
号に基づいて半導体デバイス２００への入力信号パター
ン１２の印加を制御する。パターン発生器１０から基準
クロック発生器２０に、図示しないクロック制御信号が
出力されると、基準クロック発生器２０からタイミング
発生器３０への基準クロック信号ＣＬＫ２の出力が停止
されるとともに、タイミング発生器３０によるタイミン
グ信号の出力も停止される。そして、波形整形器８０の
制御により入力信号パターン１２の半導体デバイス２０
０への印加が停止される。

【００３３】デバイス差込部９０には半導体デバイス２
００が差し込まれ、波形整形器８０に整形された入力信
号パターンを受け取ってこれを半導体デバイス２００の
入力ピンに印加する。入力信号パターンのうち、パター
ンデータ部分は半導体デバイス２００のデータ入力ピン
に、制御信号部分は半導体デバイス２００の制御ピン
に、アドレス信号部分は半導体デバイス２００のアドレ
スピンに、それぞれ入力される。デバイス差込部９０
は、半導体デバイス２００の出力ピンから出力信号パタ
ーン９２を受け取ってこれを出力する。

【００３４】比較器９４は排他的論理和回路を有し、出
力信号パターン９２と期待値信号パターン１４とを受け
取ってこれらをタイミング発生器３０が出力したタイミ
ング信号に基づいて論理比較し、一致しなかった（フェ
イルとなった）場合に不良解析メモリ部１１０へフェイ
ル信号を出力する。

【００３５】フェイル信号は不良解析メモリ部１１０に
格納され、デバイス不良救済解析部１２０は不良解析メ
モリ部１１０に格納されたフェイル信号に基づいて半導
体デバイス２００のどの箇所が不良箇所であるかを解析
する。また、半導体デバイス試験装置１００の各部は制
御装置２１０によって制御される。

【００３６】図３は、タイミング発生器３０の構成を示
すブロック図である。図に示される通り、タイミング発
生器３０は複数のタイミング発生部４０（４０Ａ、４０
Ｂ、４０Ｃ及び４０Ｄ）を有する。各タイミング発生部
４０Ａ、４０Ｂ、４０Ｃ及び４０Ｄは、それぞれカウン
タ４２、切替手段４４、タイミングメモリ４６、遅延回
路部５０、補正手段６０、インバータ部７０及びマルチ
プレクサ７２を有する。各タイミング発生部４０Ａ、４
０Ｂ、４０Ｃ及び４０Ｄがそれぞれ出力するタイミング
信号は、図示しないドライバを介して波形整形器８０に
入力される。以下、タイミング発生部４０Ａについて説
明する。

【００３７】遅延回路部５０は、可変遅延回路５２と可
変遅延回路用レジスタ５４とを含む。タイミングメモリ
４６には、可変遅延回路５２において基準クロック信号
ＣＬＫ２を所望の時間遅延させるために必要な値を予め
設定しておく。

【００３８】可変遅延回路５２は、基準クロック信号Ｃ
ＬＫ２を所望の時間遅延させることによって、所望の周
波数のタイミング信号を生成する。可変遅延回路用レジ
スタ５４にはタイミングメモリ４６の設定値に基づく所
定の値が格納される。そして、可変遅延回路５２に基準
クロック信号ＣＬＫ２が入力されると、可変遅延回路５
２は可変遅延回路用レジスタ５４の設定値に基づいて基
準クロック信号ＣＬＫ２を遅延させる。

【００３９】カウンタ４２は、可変遅延回路５２へ入力
する基準クロック信号ＣＬＫ２のクロック回数をカウン
トし、所定のクロック回数に達するとキャリー信号を出
力する。切替手段４４は、基準クロック信号ＣＬＫ２の
可変遅延回路５２への入力を制御する。本実施形態にお
ける切替手段４４は、カウンタ４２が出力するキャリー
信号を反転した値と基準クロック信号ＣＬＫ２との論理
積の出力信号を可変遅延回路５２に入力する。そして、
カウンタ４２による基準クロック信号ＣＬＫ２のクロッ
ク回数が所定のクロック回数に達したときに、切替手段
４４が可変遅延回路５２への基準クロック信号ＣＬＫ２
の入力を停止する。

【００４０】インバータ部７０は、直列接続された複数
のインバータを含み、これらの複数のインバータに、可
変遅延回路５２から出力されたタイミング信号が入力さ
れる。マルチプレクサ７２は、複数のインバータから出
力される各タイミング信号のうちいずれかを選択し出力
する。各インバータは、それぞれタイミング信号を一定
時間遅延させて出力するため、各インバータが出力する
タイミング信号のうちいずれかを選択することによって
所望のタイミングのタイミング信号が得られる。各イン
バータによる遅延時間は微小である。

【００４１】なお、本実施形態においては一つのインバ
ータ部７０に対し一つのマルチプレクサ７２を設けてい
るが、複数のマルチプレクサ７２を設けてもよく、その
場合、同一周波数のタイミング信号を複数の信号線にそ
れぞれ異なるタイミングで出力することができる。タイ
ミング信号は、図示しないドライバを介して波形整形器
８０に出力される。

【００４２】補正手段６０は、補数遅延回路６２と補数
遅延回路用レジスタ６６とダミー回路６４とコンプリ系
６８とを含む。補正手段６０は、基準クロック信号ＣＬ
Ｋ２を遅延させることにより生じたタイミング発生器３
０に流れる電源電流の変動を減少させる機能を有する。

【００４３】補数遅延回路６２は、可変遅延回路５２か
ら出力されたタイミング信号をさらに所望の時間遅延さ
せる。この遅延時間を決定する所定の値は、可変遅延回
路５２により基準クロック信号ＣＬＫ２に与えられる遅
延時間に対応しており、タイミングメモリ４６の設定値
に基づいて補数遅延回路用レジスタ６６に格納される。
可変遅延回路５２による遅延時間と補数遅延回路６２に
よる遅延時間との和が一定となるようにタイミングメモ
リ４６に予め所定の値を設定しておく。例えば、本実施
形態においては、可変遅延回路５２による遅延時間を
４．２ｎｓに設定する場合、両者の値の和が６．０ｎｓ
となるように、補数遅延回路６２の遅延時間を１．８ｎ
ｓに設定する。

【００４４】ダミー回路６４は、補数遅延回路６２に対
して直列に接続され、補数遅延回路６２で遅延されたタ
イミング信号をさらに遅延させる。ダミー回路６４によ
る遅延時間と可変遅延回路５２及び補数遅延回路６２に
よる遅延時間との総和が基準クロック信号ＣＬＫ２の周
期の整数倍となるように、ダミー回路６４による遅延時
間を設定する。可変遅延回路５２による遅延時間と補数
遅延回路６２による遅延時間との和は一定であるから、
ダミー回路６４による遅延時間も一定となる。

【００４５】本実施形態においては、可変遅延回路５２
による遅延時間と補数遅延回路６２による遅延時間との
和が６．０ｎｓであり、総遅延時間をクロック周期４．
０ｎｓの整数倍である８．０ｎｓとするために、ダミー
回路６４による遅延時間を２．０ｎｓとしている。本実
施形態においては、可変遅延回路５２から出力されたタ
イミング信号を先に補数遅延回路６２が遅延させ、その
後ダミー回路６４がさらに遅延させているが、可変遅延
回路５２から出力されたタイミング信号を先にダミー回
路６４が遅延させ、その後補数遅延回路６２がさらに遅
延させてもよい。

【００４６】以上のように、可変遅延回路５２が基準ク
ロック信号ＣＬＫ２を遅延させることにより出力された
タイミング信号は、インバータ部７０及びマルチプレク
サ７２を介して波形整形器８０と補数遅延回路６２及び
ダミー回路６４とに提供される。

【００４７】切替手段４４は、カウンタ４２が出力する
キャリー信号と基準クロック信号ＣＬＫ２との論理積の
出力信号をコンプリ系６８に入力する。これにより、切
替手段４４は、クロック回数が所定の回数となったとき
に、可変遅延回路５２への基準クロック信号ＣＬＫ２の
入力を停止するとともに、コンプリ系６８に基準クロッ
ク信号ＣＬＫ２を入力して所定の時間遅延させる。

【００４８】コンプリ系６８による基準クロック信号Ｃ
ＬＫ２の遅延時間は、可変遅延回路５２による基準クロ
ック信号ＣＬＫ２の遅延時間と補数遅延回路６２及びダ
ミー回路６４によるタイミング信号の遅延時間との和に
等しい。これにより、基準クロック信号ＣＬＫ２が可変
遅延回路５２に入力されない場合にも、可変遅延回路５
２に入力された場合の遅延時間に等しい時間、電源電流
がコンプリ系６８に流れることとなり、タイミング発生
器３０に流れる電源電流の量は一定となる。

【００４９】なお、これまでタイミング発生部４０Ａに
ついて説明してきたが、各タイミング発生部４０Ｂ、４
０Ｃ及び４０Ｄもタイミング発生部４０Ａと同様の構成
を有する。

【００５０】図４は、遅延回路部５０の構成を示す。図
に示される通り、遅延回路部５０は可変遅延回路５２と
可変遅延回路用レジスタ５４とを含み、可変遅延回路５
２は複数の論理積回路と複数の論理和回路と遅延手段５
５とを含む。遅延手段５５は複数の遅延素子５６Ａ〜５
６Ｎを含む。

【００５１】本実施形態における複数の遅延素子５６Ａ
〜５６Ｎは、ぞれぞれ入力された基準クロック信号ＣＬ
Ｋ２を２００ｐｓ（０．２ｎｓ）ずつ遅延させる。そし
て、基準クロック信号ＣＬＫ２が通る遅延素子５６の個
数により遅延回路部５０全体での遅延時間が決定され
る。

【００５２】また、基準クロック信号ＣＬＫ２が遅延手
段５５を通過しない場合であっても他の回路を通過する
分厳密には微小な遅延が生じてしまう。そのため、遅延
手段５５を通過させない場合の遅延時間（オフセット遅
延）を考慮しなければならない。本実施形態において
は、このオフセット遅延を１．０ｎｓとし、遅延させた
い時間から１．０ｎｓ引いた時間を遅延手段５５で遅延
させる。従って、例えば基準クロック信号ＣＬＫ２を
１．２ｎｓ遅延させたいときは１つの遅延素子５６を通
過させ、また、２．０ｎｓ遅延させたいときは５つの遅
延素子５６を通過させればよい。

【００５３】基準クロック信号ＣＬＫ２が通過すべき遅
延素子５６の個数は、可変遅延回路用レジスタ５４の設
定値に基づいて決定される。即ち、可変遅延回路用レジ
スタ５４の設定値に基づいて所定の論理積回路と論理和
回路とにアクティブの信号が入力され、必要な個数の遅
延素子５６を基準クロック信号ＣＬＫ２が通過する。

【００５４】基準クロック信号ＣＬＫ２の周期とは異な
る周期のタイミング信号を発生させるためには、可変遅
延回路５２による各基準クロック信号ＣＬＫ２の遅延時
間をクロックごとに一定時間ずつ変動させる必要があ
る。この場合は、クロックごとにタイミングメモリ４６
から次の設定値を読み出し、読み出した設定値を可変遅
延回路用レジスタ５４に設定する。各遅延素子５６はそ
れぞれ０．２ｎｓずつ基準クロック信号ＣＬＫ２を遅延
させることができるため、遅延時間の変動最小単位を
０．２ｎｓとする。

【００５５】なお、補数遅延回路６２はタイミング信号
が入力される点を除き図４に示される可変遅延回路５２
と同様の構成を有し、入力されたタイミング信号をタイ
ミングメモリ４６及び補数遅延回路用レジスタ６６の設
定値に基づいて所望の時間遅延させる。また、可変遅延
回路５２及び補数遅延回路６２の構成は図４に示される
構成に限られず、所望の遅延時間で基準クロック信号Ｃ
ＬＫ２又はタイミング信号を遅延させることができる構
成であればよい。

【００５６】図５は、可変遅延回路５２、補数遅延回路
６２及びダミー回路６４に流れる電源電流を示す。
（Ａ）は基準クロック信号ＣＬＫ２のパルス波形を示
し、（Ｂ）は可変遅延回路５２に流れる電源電流を示
し、（Ｃ）は補数遅延回路６２に流れる電源電流を示
し、（Ｄ）はダミー回路６４に流れる電源電流を示す。

【００５７】本実施形態における基準クロック信号ＣＬ
Ｋ２の周波数は２５０ＭＨｚであり、（Ａ）に示す通
り、クロック周期は４．０ｎｓとなる。これに対し、可
変遅延回路５２が出力するタイミング信号の周波数を２
５０ＭＨｚ以下の任意の周波数とし、例えば周期が４．
２ｎｓ（周波数が２３８ＭＨｚ）のタイミング信号を出
力する。周期が４．２ｎｓのタイミング信号を出力する
ためには、（Ｂ）の通り、周期が４．０ｎｓの基準クロ
ック信号ＣＬＫ２に対する遅延時間を、クロックごとに
０．２ｎｓずつ増加させる必要がある。

【００５８】可変遅延回路５２が基準クロック信号ＣＬ
Ｋ２を全く遅延させない場合にも、可変遅延回路５２を
通る分だけオフセット遅延が生じる。本実施形態におけ
るオフセット遅延は１．０ｎｓなので、可変遅延回路５
２による遅延時間を１．０ｎｓから５．０ｎｓまでの間
で、０．２ｎｓ刻みでクロックごとに変動させる。

【００５９】補数遅延回路６２による遅延時間は、可変
遅延回路５２による遅延時間に基づいて定まる。即ち、
補数遅延回路６２による遅延時間と可変遅延回路５２に
よる遅延時間との和を一定とし、本実施形態においては
両遅延時間の和を６．０ｎｓとしている。例えば、図５
（Ｃ）に示す通り、可変遅延回路５２により基準クロッ
ク信号ＣＬＫ２を３．２ｎｓ遅延させる場合、補数遅延
回路６２はタイミング信号を２．８ｎｓ遅延させること
となる。なお、可変遅延回路５２から出力されたタイミ
ング信号はインバータ部７０においても遅延されるが、
かかる遅延時間は微小であるため図５においては無視し
ている。

【００６０】補数遅延回路６２による遅延時間は、可変
遅延回路５２による遅延時間と同様、オフセット遅延
（１．０ｎｓ）を考慮して１．０ｎｓから５．０ｎｓま
での間の値とし、０．２ｎｓ刻みでクロックごとに遅延
時間を変動させる。

【００６１】このように、可変遅延回路５２が基準クロ
ック信号ＣＬＫ２を遅延させて出力したタイミング信号
をさらに補数遅延回路６２が遅延させており、そして遅
延時間の合計が常に６．０ｎｓとなるように遅延させて
いることから、遅延により生じる電源電流の変動を減少
させることができる。

【００６２】ダミー回路６４による遅延時間と可変遅延
回路５２及び補数遅延回路６２による遅延時間との総和
が基準クロック信号ＣＬＫ２の周期の整数倍となるよう
に、ダミー回路６４による遅延時間を設定する。可変遅
延回路５２による遅延時間と補数遅延回路６２による遅
延時間との和は一定であるから、ダミー回路６４による
遅延時間も一定となる。本実施形態においては、可変遅
延回路５２による遅延時間と補数遅延回路６２による遅
延時間との和を６．０ｎｓとし、総遅延時間をクロック
周期４．０ｎｓの整数倍である８．０ｎｓとするため、
図５（Ｄ）に示す通り、ダミー回路６４による遅延時間
を２．０ｎｓとしている。

【００６３】このように、可変遅延回路５２による遅延
時間と補数遅延回路６２及びダミー回路６４による遅延
時間との和を基準クロック信号ＣＬＫ２の周期の整数倍
としたことから、タイミング発生器３０を流れる電源電
流の各時間における電流量が一定となる。これにより、
電源電流の変動をさらに減少させることができ、タイミ
ング発生器３０に含まれる遅延回路の精度をさらに高め
ることができる。

【００６４】図６は、可変遅延回路５２、補数遅延回路
６２、ダミー回路６４及びコンプリ系６８に流れる電源
電流を示す。図６（Ａ）〜（Ｄ）は図５（Ａ）〜（Ｄ）
と同様に、それぞれ基準クロック信号ＣＬＫ２のパルス
波形、可変遅延回路５２に流れる電源電流、補数遅延回
路６２に流れる電源電流及びダミー回路６４に流れる電
源電流を示す。図６（Ｅ）はコンプリ系６８に流れる電
源電流を示す。

【００６５】本実施形態においては、可変遅延回路５２
による遅延時間を１．０ｎｓから５．０ｎｓの間で、ク
ロックごとに０．２ｎｓ刻みで増加させ、５．０ｎｓま
で増加させた次は１．０ｎｓに変動させる。しかし、図
６（Ｂ）に示す通り、５．０ｎｓ遅延させたタイミング
信号の出力と１．０ｎｓ遅延させたタイミング信号の出
力とは出力タイミングが一致してしまう。そこで、５．
０ｎｓ遅延のクロックを入力しない（クロックを抜く）
ことによりタイミング信号を出力させないようにすれ
ば、４．８ｎｓ遅延のタイミング信号の出力から４．２
ｎｓ後に１．０ｎｓ遅延のタイミング信号が出力される
こととなる。

【００６６】基準クロック信号ＣＬＫ２のクロックを１
回抜くために、カウンタ４２に基準クロック信号ＣＬＫ
２のクロック回数をカウントさせる。可変遅延回路５２
に対する遅延時間をクロックごとに０．２ｎｓ刻みで変
動させる場合、１．０ｎｓの遅延からはじめて２０回目
のクロックが５．０ｎｓのクロックとなる。従って、カ
ウンタ４２には２０回目のクロック時にキャリー信号を
出力させる。出力したキャリー信号を反転した値と基準
クロック信号ＣＬＫ２との論理積の出力信号を可変遅延
回路５２に入力することとすれば、２０回目のクロック
時には可変遅延回路５２へ基準クロック信号ＣＬＫ２が
入力されず、５．０ｎｓの遅延はされない。

【００６７】基準クロック信号ＣＬＫ２のクロックを１
回抜く場合、可変遅延回路５２、補数遅延回路６２及び
ダミー回路６４に電源電流が流れない分、タイミング発
生器３０の電源電圧にわずかな変動が生じる。かかる変
動は、遅延回路の精度を高める上での妨げとなる。そこ
で、クロックを１回抜いた場合は、図６（Ｅ）に示す通
り、可変遅延回路５２、補数遅延回路６２及びダミー回
路６４による各遅延時間の和に等しい時間基準クロック
信号ＣＬＫ２をコンプリ系６８に遅延させ、タイミング
発生器３０の電源電圧を一定にする。

【００６８】コンプリ系６８に基準クロック信号ＣＬＫ
２を入力するのは基準クロック信号ＣＬＫ２のクロック
回数が２０回目のときであり、カウンタ４２が出力する
キャリー信号と基準クロック信号ＣＬＫ２との論理積の
出力信号をコンプリ系６８に入力すれば、コンプリ系６
８にはクロック回数２０回目にだけ基準クロック信号Ｃ
ＬＫ２が入力される。

【００６９】コンプリ系６８による基準クロック信号Ｃ
ＬＫ２の遅延時間は、可変遅延回路５２、補数遅延回路
６２及びダミー回路６４による基準クロック信号ＣＬＫ
２又はタイミング信号の遅延時間の和に等しい。これに
より、可変遅延回路５２及び補正手段６０に流れる電源
電流の総和は常にほぼ一定となり、遅延による電源電流
の変動を最小限にすることができる。

【００７０】図７は、カウンタ４２に入力される基準ク
ロック信号ＣＬＫ２とカウント信号とキャリー信号の波
形を示す。（Ａ）が基準クロック信号ＣＬＫ２を示し、
（Ｂ）がカウント信号の波形を示し、（Ｃ）がキャリー
信号を示す。カウンタ４２は（Ｂ）のように基準クロッ
ク信号ＣＬＫ２のクロック回数をカウントし、クロック
回数が２０回目となったときに（Ｃ）のようにキャリー
信号を出力する。

【００７１】図８は、本実施形態におけるタイミング発
生部４０に流れる電源電流を示す。（Ａ）は基準クロッ
ク信号ＣＬＫ２のパルス波形を示し、（Ｂ）は基準クロ
ック信号ＣＬＫ２を遅延させる際にタイミング発生部４
０に流れる電源電流を示し、（Ｃ）はタイミング発生部
４０に流れる電源電流の波形を示している。

【００７２】本実施形態においては、可変遅延回路５２
が基準クロック信号ＣＬＫ２を遅延させてタイミング信
号を出力し、出力されたタイミング信号を補数遅延回路
６２及びダミー回路６４がさらに遅延させることによ
り、総遅延時間を基準クロック信号ＣＬＫ２のクロック
周期の２倍にしている。また、可変遅延回路５２への基
準クロック信号ＣＬＫ２の入力はクロック回数２０回目
ごとに停止されるが、停止の際に可変遅延回路５２へ入
力する代わりにコンプリ系６８へ入力することとしてい
る。

【００７３】タイミング発生部４０を流れる電源電流を
図８（Ｂ）のようなブロックで表すと電源電流のブロッ
クを隙間無く重ねることができる。このように、タイミ
ング発生部４０を流れる電源電流の変動が小さくなり、
また、電源電流波形は図８（Ｃ）のようにほぼ一直線と
なって振幅の変動が小さくなる。

【００７４】以上のように、本実施形態によれば、タイ
ミング発生器３０が補数遅延回路用レジスタ６６を有
し、可変遅延回路５２による基準クロック信号ＣＬＫ２
の遅延時間と補数遅延回路６２によるタイミング信号の
遅延時間との和を一定にしたことから、各基準クロック
信号ＣＬＫ２の１クロックに対する遅延時間が等しくな
る。これにより、タイミング発生器３０に流れる電源電
流の変動を減少させることができ、電源電圧の変動も減
少させてタイミング発生器３０に含まれる遅延回路の精
度を高めることができる。

【００７５】また、タイミング発生器３０がダミー回路
６４を有し、可変遅延回路５２による基準クロック信号
ＣＬＫ２の遅延時間と補数遅延回路６２及びダミー回路
６４によるタイミング信号の遅延時間との総和を基準ク
ロック信号ＣＬＫ２の周期の整数倍としたことから、タ
イミング発生器３０を流れる電源電流の各時間における
電流量が一定となる。これにより、電源電流の変動をさ
らに減少させることができ、電源電圧の変動もさらに減
少させてタイミング発生器３０に含まれる遅延回路の精
度をさらに高めることができる。

【００７６】さらに、タイミング発生器３０はコンプリ
系６８を有し、可変遅延回路５２への基準クロック信号
ＣＬＫ２の入力を停止したときでもコンプリ系６８に基
準クロック信号ＣＬＫ２を入力して遅延させることか
ら、基準クロック信号ＣＬＫ２のクロックを１回抜いて
もタイミング発生器３０には電源電流が流れることとな
る。これにより、タイミング発生器３０を流れる電源電
流の変動を最小限にすることができ、電源電圧をほぼ一
定にしてタイミング発生器３０に含まれる遅延回路の精
度をさらに高めることができる。

【００７７】以上、本発明を実施の形態を用いて説明し
たが、本発明の技術的範囲は上記実施の形態に記載の範
囲には限定されない。上記実施の形態に、多様な変更又
は改良を加えることができることが当業者に明らかであ
る。その様な変更又は改良を加えた形態も本発明の技術
的範囲に含まれ得ることが、特許請求の範囲の記載から
明らかである。

【００７８】

【発明の効果】上記説明から明らかなように、本発明に
よればタイミング発生器が基準クロック信号を遅延させ
ることにより生じる電源電流の変動を減少させることに
より、電源電圧の変動も減少させてタイミング発生器に
含まれる遅延回路の精度を高めることができる。

【図面の簡単な説明】

【図１】従来のタイミング発生器に流れる電源電流を示
す。

【図２】半導体デバイス試験装置１００の全体構成を示
す。

【図３】タイミング発生器３０の構成を示す。

【図４】遅延回路部５０の構成を示す。

【図５】可変遅延回路５２、補数遅延回路６２及びダミ
ー回路６４に流れる電源電流を示す。

【図６】可変遅延回路５２、補数遅延回路６２、ダミー
回路６４及びコンプリ系６８に流れる電源電流を示す。

【図７】カウンタ４２に入力される基準クロック信号Ｃ
ＬＫ２とカウント信号とキャリー信号の波形を示す。

【図８】本実施形態におけるタイミング発生部４０に流
れる電源電流を示す。

【符号の説明】

１０ パターン発生器 １２ 入力信号パターン １４ 期待値信号パターン ２０ 基準クロック発生器 ３０ タイミング発生器 ４０ タイミング発生部 ４２ カウンタ ４４ 切替手段 ４６ タイミングメモリ ５０ 遅延回路部 ５２ 可変遅延回路 ５４ 可変遅延回路用レジスタ ５５ 遅延手段 ５６ 遅延素子 ６０ 補正手段 ６２ 補数遅延回路 ６４ ダミー回路 ６６ 補数遅延回路用レジスタ ６８ コンプリ系 ７０ インバータ部 ７２ マルチプレクサ ８０ 波形整形器 ９０ デバイス差込部 ９２ 出力信号パターン ９４ 比較器 １００ 半導体デバイス試験装置 １１０ 不良解析メモリ部 １２０ デバイス不良救済解析部 ２００ 半導体デバイス ２１０ 制御装置

Claims (20)

【特許請求の範囲】
1. 【請求項１】 半導体デバイスを試験する半導体デバイ
   ス試験装置であって、 前記半導体デバイスへ印加する入力信号パターンを発生
   させるパターン発生器と、 基準クロック信号を所望の時間遅延させて所望の周波数
   のタイミング信号を出力する可変遅延回路と、前記基準
   クロック信号を遅延させることにより生じた電源電流の
   変動を減少させる補正手段とを有するタイミング発生器
   と、 前記入力信号パターンの波形を前記タイミング信号に基
   づいて整形する波形整形器とを備えることを特徴とする
   半導体デバイス試験装置。
2. 【請求項２】 前記補正手段が、前記可変遅延回路によ
   る前記基準クロック信号の遅延時間に対応して、前記可
   変遅延回路から出力された前記タイミング信号をさらに
   所望の時間遅延させる補数遅延回路を含むことを特徴と
   する請求項１に記載の半導体デバイス試験装置。
3. 【請求項３】 前記可変遅延回路は、前記基準クロック
   信号を受けるごとに前記基準クロック信号に与える遅延
   時間を一定時間ずつ変動させて所望の周波数のタイミン
   グ信号を出力する第一の遅延手段を含み、 前記補数遅延回路は、前記可変遅延回路による前記基準
   クロック信号の遅延時間に対応して、前記可変遅延回路
   から前記タイミング信号を受けるごとに前記タイミング
   信号に与える遅延時間を一定時間ずつ変動させてタイミ
   ング信号を出力する第二の遅延手段を含むことを特徴と
   する請求項２に記載の半導体デバイス試験装置。
4. 【請求項４】 前記補数遅延回路が、前記可変遅延回路
   による前記遅延時間と前記補数遅延回路による前記遅延
   時間との和を一定にすべく、前記可変遅延回路から出力
   された前記タイミング信号を遅延させることを特徴とす
   る請求項２又は３に記載の半導体デバイス試験装置。
5. 【請求項５】 前記タイミング発生器は、前記可変遅延
   回路から出力された前記タイミング信号を前記波形整形
   器及び前記補数遅延回路へ提供することを特徴とする請
   求項２乃至４のいずれかに記載の半導体デバイス試験装
   置。
6. 【請求項６】 前記タイミング発生器が、 前記可変遅延回路から出力された前記タイミング信号
   を、直列接続した複数のインバータを介して前記補数遅
   延回路へ出力するインバータ部と、 複数の前記インバータによる出力のうちいずれかを選択
   して前記波形整形器に出力するマルチプレクサとをさら
   に有することを特徴とする請求項２乃至５のいずれかに
   記載の半導体デバイス試験装置。
7. 【請求項７】 前記補正手段が、前記可変遅延回路から
   出力された前記タイミング信号をさらに一定時間遅延さ
   せる、前記補数遅延回路に対して直列に接続されたダミ
   ー回路をさらに含むことを特徴とする請求項２乃至６の
   いずれかに記載の半導体デバイス試験装置。
8. 【請求項８】 前記補正手段が、前記可変遅延回路によ
   る前記基準クロック信号の遅延時間と前記補数遅延回路
   及びダミー回路による前記タイミング信号の遅延時間と
   の和が、前記基準クロック信号の周期に対し整数倍とな
   るように前記タイミング信号を遅延させることを特徴と
   する請求項７に記載の半導体デバイス試験装置。
9. 【請求項９】 前記タイミング発生器が、所定の場合に
   前記可変遅延回路への前記基準クロック信号の入力を停
   止する切替手段をさらに有し、 前記補正手段は、前記切替手段が前記可変遅延回路への
   前記基準クロック信号の入力を停止したときに、前記基
   準クロック信号を所定の時間遅延させるコンプリ系をさ
   らに含むことを特徴とする請求項１乃至８のいずれかに
   記載の半導体デバイス試験装置。
10. 【請求項１０】 前記タイミング発生器が、前記基準ク
    ロック信号のクロック回数をカウントするカウンタをさ
    らに有し、 前記切替手段は、前記クロック回数が所定の回数となっ
    たときに、前記可変遅延回路への前記基準クロック信号
    の入力を停止し、前記コンプリ系へ前記基準クロック信
    号を入力することを特徴とする請求項９に記載の半導体
    デバイス試験装置。
11. 【請求項１１】 前記コンプリ系は、前記可変遅延回路
    による前記基準クロック信号の遅延時間と、前記補数遅
    延回路及び前記ダミー回路による前記タイミング信号の
    遅延時間との和に等しい時間前記基準クロック信号を遅
    延させることを特徴とする請求項９又は１０に記載の半
    導体デバイス試験装置。
12. 【請求項１２】 基準クロック信号に基づいてタイミン
    グ信号を発生させるタイミング発生器であって、 前記基準クロック信号を所望の時間遅延させて所望の周
    波数の前記タイミング信号を出力する可変遅延回路と、 前記基準クロック信号を遅延させることにより生じた前
    記タイミング発生器に流れる電源電流の変動を減少させ
    る補正手段とを備えることを特徴とするタイミング発生
    器。
13. 【請求項１３】 前記補正手段が、前記可変遅延回路に
    よる前記基準クロック信号の遅延時間に対応して、前記
    可変遅延回路から出力された前記タイミング信号をさら
    に所望の時間遅延させる補数遅延回路を含み、また、前
    記補数遅延回路は、前記可変遅延回路から前記タイミン
    グ信号を受けるごとに前記タイミング信号に与える遅延
    時間を一定時間ずつ変動させ、前記可変遅延回路による
    前記遅延時間と前記補数遅延回路による前記遅延時間と
    の和を一定にしてタイミング信号を遅延させることを特
    徴とする請求項１２に記載のタイミング発生器。
14. 【請求項１４】 前記補正手段が、前記可変遅延回路か
    ら出力された前記タイミング信号又は前記補数遅延回路
    から出力された前記タイミング信号をさらに一定時間遅
    延させるダミー回路をさらに有することを特徴とする請
    求項１２又は１３に記載のタイミング発生器。
15. 【請求項１５】 前記基準クロック信号のクロック回数
    をカウントするカウンタと、前記クロック回数が所定の
    回数となったときに前記可変遅延回路への前記基準クロ
    ック信号の入力を停止する切替手段とをさらに備え、 前記補正手段は、前記クロック回数が所定の回数となっ
    て前記可変遅延回路への前記基準クロック信号の入力が
    停止された場合に、前記可変遅延回路による前記基準ク
    ロック信号の遅延時間と前記補数遅延回路及び前記ダミ
    ー回路による前記タイミング信号の遅延時間との和に等
    しい時間前記基準クロック信号を遅延させるコンプリ系
    をさらに有することを特徴とする請求項１４に記載のタ
    イミング発生器。
16. 【請求項１６】 半導体デバイスを試験する半導体デバ
    イス試験方法であって、 前記半導体デバイスへ印加する入力信号パターンを発生
    させる段階と、 基準クロック信号を所望の時間遅延させて所望の周波数
    のタイミング信号を出力する遅延段階と、 前記遅延段階において遅延させた前記タイミング信号を
    さらに所定の時間遅延させる補正段階と、 前記入力信号パターンの波形を前記タイミング信号に基
    づいて整形する段階とを備えることを特徴とする半導体
    デバイス試験方法。
17. 【請求項１７】 基準クロック信号に基づいてタイミン
    グ信号を発生させるタイミング発生方法であって、 前記基準クロック信号を所望の時間遅延させて所望の周
    波数の前記タイミング信号を出力する遅延段階と、 前記遅延段階において遅延させた前記タイミング信号を
    さらに所定の時間遅延させる補正段階とを備えることを
    特徴とするタイミング発生方法。
18. 【請求項１８】 前記補正段階が、前記遅延段階から出
    力された前記タイミング信号を受けるごとに前記タイミ
    ング信号への遅延時間を一定時間ずつ変動させてタイミ
    ング信号を出力する段階を有することを特徴とする請求
    項１７に記載のタイミング発生方法。
19. 【請求項１９】 前記補正段階は、前記遅延段階による
    前記基準クロック信号の遅延時間と前記補正段階による
    遅延時間との和が前記基準クロック信号の周期に対し整
    数倍となるように前記タイミング信号を遅延させる段階
    をさらに有することを特徴とする請求項１７又は１８に
    記載のタイミング発生方法。
20. 【請求項２０】 前記遅延段階による前記基準クロック
    信号の遅延を所定の場合に停止させる切替段階をさらに
    備え、 前記補正段階は、前記切替段階により前記基準クロック
    信号の遅延を停止したときに、前記遅延段階による前記
    基準クロック信号の遅延時間と前記補正段階による前記
    タイミング信号の遅延時間との和に等しい時間前記基準
    クロック信号を遅延させる段階をさらに有することを特
    徴とする請求項１７乃至１９のいずれかに記載のタイミ
    ング発生方法。