JP2002261592A - タイミング発生器及び試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速に動作可能なタイミング発生器を提供す
る。 【解決手段】 矩形波信号が入力される、第１可変遅延
回路部と、第１可変遅延回路部に縦続接続された第２可
変遅延回路部と、第２可変遅延回路部における遅延量を
制御する第２遅延量制御部とを備え、第２遅延量制御部
は、第２可変遅延回路部における遅延量を制御する第２
遅延量設定データが与えられ、矩形波信号の変化点に基
づく第１タイミングまで、第２遅延量設定データを保持
して出力する第１保持回路と、第１保持回路が出力した
第２遅延量設定データを受け取り、矩形波信号又は第１
遅延信号の変化点に基づく第２タイミングまで、第２遅
延量設定データを保持して、第２可変遅延回路部におけ
る遅延量を制御する第２保持回路とを有することを特徴
とするタイミング発生器提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、タイミングを発生
するタイミング発生器に関する。特に、高速動作可能な
タイミング発生器に関する。

【０００２】

【従来の技術】図１０は、従来のタイミング発生器２０
０の構成を示す。タイミング発生器２００は、粗遅延回
路２０２、可変遅延回路２０４、微小可変遅延回路２０
６、遅延制御部２２０ａ、及び遅延制御部２２０ｂを備
える。粗遅延回路２０２には、矩形波信号が入力され、
タイミング発生器２００が発生すべきタイミングに基づ
いて、所定の時間遅延させて可変遅延回路２０４に出力
する。可変遅延回路２０４は、粗遅延回路２０２の遅延
分解能より小さい遅延量だけ、矩形波信号を遅延させ
て、微小可変遅延回路２０６に出力する。微小可変遅延
回路２０６は、可変遅延回路２０４の遅延分解能より小
さい遅延量だけ、矩形波信号を遅延させ、所望の時間だ
け遅延されたタイミングとして出力する。

【０００３】遅延制御部２２０ａは、可変遅延回路２０
４における遅延量を制御する遅延制御部２２０ａは、カ
ウンタ２０８、レジスタ２１２、セレクタ２１４、セレ
クタ制御部２１８、及び保持回路２１６を有する。遅延
制御部２２０ａには、タイミング発生器２００が発生す
べきタイミングに基づいて、可変遅延回路２０４が矩形
波信号を遅延すべき遅延設定データが与えられる。遅延
設定データは、レジスタ２１２ａからレジスタ２１２ｄ
に格納される。カウンタ２０８は、矩形波信号における
波形の立ち上がり又は立ち下がりの回数をカウントし、
レジスタ２１２に格納される遅延設定データを順に更新
する。

【０００４】レジスタ２１２に格納された遅延設定デー
タは、セレクタ２１４に入力される。セレクタ制御部２
１８は、粗遅延回路２０２が出力する矩形波信号の波形
の立ち上がりの回数をカウントし、カウント回数に基づ
いて、セレクタ２１４に入力された遅延設定データを選
択する。選択された遅延設定データは、保持回路２１６
に入力される。保持回路２１６は、粗遅延回路２０２が
出力した矩形波信号の波形の立ち下がり又は立ち上がり
に基づいたタイミングで、可変遅延回路２０４における
遅延量を制御する。また、遅延制御部２２０ｂは、遅延
制御部２２０ａと同様の機能及び構成を有し、微小可変
遅延回路２０６における遅延量を制御する。

【０００５】

【発明が解決しようとする課題】近年の電子デバイスの
高速化に伴い、電子デバイスを試験する試験装置におけ
るタイミング発生器も、動作の高速化が望まれている。
しかし、図９において説明したタイミング発生器では、
遅延制御部２２０ａ及び遅延制御部２２０ｂが、セレク
タ、カウンタ等を有しているため、これらの素子の伝搬
遅延時間により、高速動作させることが困難であった。
また、多数の素子を必要とするため、大規模な回路が必
要であった。また、従来のタイミング発生器では、発生
すべき１つのタイミングに対して、１つの矩形波を、ア
ナログ遅延回路によって遅延させていた。このため、遅
延設定量によって、アナログ遅延回路を通過する矩形波
の時間間隔にばらつきが生じ、そのためアナログ遅延回
路における発熱にばらつきが生じ、遅延誤差等の精度劣
化の原因となっていた。また、従来の試験装置におい
て、当該精度劣化を補償するためには、アナログ遅延回
路における発熱量を補償する発熱量補償回路を備える必
要があり、回路規模の増大を招いていた。

【０００６】そこで本発明は、上記の課題を解決するこ
とのできるタイミング発生器及び試験装置を提供するこ
とを目的とする。この目的は、特許請求の範囲における
独立項に記載の特徴の組み合わせにより達成される。ま
た従属項は本発明の更なる有利な具体例を規定する。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の形態においては、タイミングを発生
するタイミング発生器であって、矩形波信号が入力さ
れ、矩形波信号を遅延させた第１遅延信号を出力する第
１可変遅延回路部と、第１遅延信号が入力され、第１遅
延信号を遅延させた第２遅延信号を出力する第２可変遅
延回路部と、第２可変遅延回路部における遅延量を制御
する第２遅延量制御部とを備え、第２遅延量制御部は、
第２可変遅延回路部における遅延量を制御する第２遅延
量設定データが与えられ、矩形波信号の変化点に基づく
第１タイミングまで、第２遅延量設定データを保持して
出力する第１保持回路と、第１保持回路が出力した第２
遅延量設定データを受け取り、矩形波信号又は第１遅延
信号の変化点に基づく第２タイミングまで、第２遅延量
設定データを保持して、第２可変遅延回路部における遅
延量を制御する第２保持回路とを有することを特徴とす
るタイミング発生器を提供する。

【０００８】本発明の第１の形態において、第１可変遅
延回路部における遅延量を制御する第１遅延量制御部を
更に備え、第１遅延量制御部は、第１可変遅延回路部に
おける遅延量を制御する第１遅延量設定データが与えら
れ、矩形波信号の変化点に基づく第１タイミングまで、
第１遅延量設定データを保持して、第１可変遅延回路部
における遅延量を制御する第３保持回路を有してよい。
また、第１保持回路、第２保持回路、及び第３保持回路
は、ダイナミックラッチであってよい。また、矩形波信
号は、所定の周期を有するクロック信号であって、矩形
波信号の略半周期だけ、矩形波信号を遅延させて第１可
変遅延回路部に入力する、半周期遅延部を更に備えてよ
い。

【０００９】また、矩形波信号、又は半周期遅延部が遅
延させた矩形波信号のいずれかを、タイミング発生器が
発生すべきタイミングに基づいて選択し、第１可変遅延
回路部に入力する入力選択部を更に備えてよい。また、
第１可変遅延回路部における遅延量は、矩形波信号の略
半周期相当であってよい。また、第２可変遅延回路部に
おける遅延量は、第１可変遅延回路部における遅延量分
解能相当であってよい。また、第２可変遅延回路部が出
力した第２遅延信号に含まれる矩形波成分のうち、所望
の矩形波成分を選択して出力するタイミング出力部を更
に備えてよい。

【００１０】タイミング出力部は、第２可変遅延回路部
が出力した第２遅延信号に含まれる矩形波成分のうちの
所望の矩形波を選択するための選択データが入力され、
矩形波信号の変化点に基づく第１タイミングまで、選択
データを保持して出力する第４保持回路と、第４保持回
路が出力した選択データを受け取り、矩形波信号又は第
１遅延信号の変化点に基づく第２タイミングまで、選択
データを保持して出力する第５保持回路と、第５保持回
路が出力した選択データを受け取り、第１遅延信号又は
第２遅延信号の変化点に基づく第３タイミングまで、選
択データを保持して出力する第６保持回路と、第６保持
回路が出力した選択データに基づいて、第２遅延信号に
含まれる矩形波成分のうち、所望の矩形波成分を選択し
て出力する選択部とを有してよい。また、第４保持回
路、第５保持回路、及び第６保持回路は、ダイナミック
ラッチであってよい。

【００１１】第１保持回路、第３保持回路、及び第４保
持回路は、矩形波信号の変化点に基づく第１タイミング
まで、それぞれに入力されたデータを保持し、第２保持
回路、及び第５保持回路は、第１遅延信号の変化点に基
づく第２タイミングまで、それぞれに入力されたデータ
を保持し、第６保持回路は、第２遅延信号の変化点に基
づく第３タイミングまで、入力されたデータを保持して
よい。また、第１保持回路、第３保持回路、及び第４保
持回路は、矩形波信号の波形の立ち下がりに基づくタイ
ミングまで、それぞれの出力を保持することが好まし
い。また、第２保持回路及び第５保持回路は、第１遅延
信号の波形の立ち下がりに基づくタイミングまで、それ
ぞれの出力を保持することが好ましい。また、第６保持
回路は、第２遅延信号の波形の立ち下がりに基づくタイ
ミングまで、出力を保持することが好ましい。

【００１２】半周期遅延部は、矩形波信号の波形を反転
させる手段を有してよい。また、半周期遅延部は、矩形
波信号を受け取り、矩形波信号を遅延させた矩形波信号
である第３遅延信号を出力する第３可変遅延回路部と、
第３可変遅延回路部が出力した第３遅延信号を受け取
り、第３遅延信号を遅延させた矩形波信号である第４遅
延信号を、第１可変遅延回路部に入力する第４可変遅延
回路部とを有し、第３可変遅延回路部及び第４可変遅延
回路部における、最大の遅延量は、それぞれ矩形波信号
の４分の１周期に略等しくてよい。

【００１３】第１保持回路、第３保持回路、及び第４保
持回路は、第３可変遅延回路が出力した矩形波信号の変
化点に基づく前記第１タイミングまで、それぞれに入力
されたデータを保持し、第２保持回路、及び第５保持回
路は、第４可変遅延回路が出力した矩形波信号の変化点
に基づく第２タイミングまで、それぞれに入力されたデ
ータを保持し、第６保持回路は、第１遅延信号の変化点
に基づく第３タイミングまで、入力されたデータを保持
してよい。

【００１４】タイミング発生器は、矩形波信号を所定の
時間範囲で分割した複数の領域における矩形波成分に基
づいて、複数のタイミングを発生する。つまり、タイミ
ング発生器は、タイミング発生サイクル毎に、矩形波信
号を切り出す。タイミング発生器は、入力選択部が、矩
形波信号の矩形波成分と、半周期遅延部が遅延させた矩
形波信号の矩形波成分とのいずれかをタイミング発生サ
イクル毎に順次選択して、第１可変遅延回路部に入力し
た場合に、矩形波信号の矩形波成分と、半周期遅延部が
遅延させた矩形波信号の矩形波成分とが近接する場合に
おいて、近接する矩形波信号の矩形波成分又は半周期遅
延部が遅延させた矩形波信号の矩形波成分を遮断して、
第１可変遅延回路部に入力する遮断手段を更に備えてよ
い。

【００１５】また、第４可変遅延回路部における遅延量
を制御する第４遅延量設定データが与えられ、第３可変
遅延回路部に入力される矩形波信号の変化点に基づく第
４タイミングまで、第４遅延量設定データを保持し、第
４可変遅延回路部における遅延量を制御する第７保持回
路と、第１遅延量設定データが与えられ、第４タイミン
グまで、第１遅延量設定データを保持し、第３保持回路
に出力する第８保持回路と、第２遅延量設定データが与
えられ、第４タイミングまで、第２遅延量設定データを
保持し、第１保持回路に出力する第９保持回路と、選択
データが入力され、第４タイミングまで、選択データを
保持し、第４保持回路に出力する第１０保持回路とを更
に備えてよい。

【００１６】第７保持回路、第８保持回路、第９保持回
路、及び第１０保持回路は、ダイナミックラッチであっ
てよい。また、第７保持回路、第８保持回路、第９保持
回路、及び第１０保持回路は、第３可変遅延回路に入力
される矩形波信号の波形の立ち上がりに基づくタイミン
グまで、それぞれの出力を保持してよい。また、第１保
持回路、第３保持回路、及び第４保持回路は、第３遅延
信号の波形の立ち上がりの基づくタイミングまで、それ
ぞれの出力を保持してよい。

【００１７】第２保持回路、及び第５保持回路は、第４
遅延信号の波形の立ち上がりに基づくタイミングまで、
それぞれの出力を保持してよい。また、第６保持回路
は、第１遅延信号の波形の立ち上がりに基づくタイミン
グまで、出力を保持してよい。

【００１８】また、第１から第１０保持回路におけるそ
れぞれの出力状態を、所定の状態に設定する初期化手段
を更に備えてよい。初期化手段は、第１から第１０保持
回路のそれぞれに、所定のデータを与えるクリアデータ
入力手段と、第１から第１０保持回路のそれぞれにおけ
る、データ保持の切り換えタイミングを与えるクリア信
号入力手段とを有し、クリア信号入力手段は、第１から
第４可変遅延回路部を介して、第１から第１０保持回路
のそれぞれに対して、データ保持の切り換えタイミング
を与えてよい。

【００１９】また、クリア信号入力手段は、第１から第
１０保持回路に対してデータ保持の切り換えタイミング
を与えるためのクリア用矩形波を生成し、第１から第４
可変遅延回路部は、クリア用矩形波受け取り、クリア信
号入力手段は、第１から第４可変遅延回路部における、
クリア用矩形波の遅延量を略零に設定する手段を有して
よい。また、クリアデータ入力手段は、クリア信号入力
手段が生成したクリア用矩形波を受け取り、クリア用矩
形波に基づくタイミングで、第１から第１０保持回路に
所定のデータを与えてよい。また、クリア信号入力手段
は、第１から第４可変遅延回路部における、クリア用矩
形波の伝搬遅延時間より大きい時間遅延させた、クリア
用矩形波に基づくタイミングで、第１から第１０保持回
路に所定のデータを与えてよい。

【００２０】本発明の第２の形態によると、電子デバイ
スを試験する試験装置であって、電子デバイスを試験す
るための試験パターンを発生するパターン発生部と、試
験パターンを受け取り、試験パターンを整形した整形パ
ターンを電子デバイスに入力する波形整形部と、タイミ
ングを発生するタイミング発生器と、電子デバイスが試
験パターンに基づいて出力する出力信号を、タイミング
発生器が発生したタイミングでサンプリングする出力信
号サンプリング回路と、出力信号サンプリング回路にお
けるサンプリング結果に基づいて、電子デバイスの良否
を判定する判定部とを備え、タイミング発生器は、矩形
波が入力され、矩形波信号を遅延させた第１遅延信号を
出力する第１可変遅延回路部と、第１遅延信号が入力さ
れ、第１遅延信号を遅延させた第２遅延信号を出力する
第２可変遅延回路部と、第２可変遅延回路部における遅
延量を制御する第２遅延量制御部とを有し、第２遅延量
制御部は、第２可変遅延回路部における遅延量を制御す
る第２遅延量設定データが与えられ、矩形波信号の変化
点に基づく第１タイミングまで、第２遅延量設定データ
を保持して出力する第１保持回路と、第１保持回路が出
力した第２遅延量設定データを受け取り、矩形波信号又
は第１遅延信号の変化点に基づく第２タイミングまで、
第２遅延量設定データを保持して、前記第２可変遅延回
路部における遅延量を制御する第２保持回路とを含むこ
とを特徴とする試験装置を提供する。

【００２１】尚、上記の発概要は、本発明の必要な特徴
の全てを列挙したものではなく、これらの特徴群のサブ
コンビネーションも又、発明となりうる。

【００２２】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態は特許請求の範囲
にかかる発明を限定するものではなく、又実施形態の中
で説明されている特徴の組み合わせの全てが発明の解決
手段に必須であるとは限らない。

【００２３】図１は、本発明に係る試験装置１００の構
成の一例を示す。試験装置１００は、試験信号を生成す
るパターン発生部２０、試験信号を整形する波形整形部
２２、電子デバイス１０と信号を受け渡しする信号入出
力部２４、タイミング発生部３０、及び電子デバイス１
０の良否を判定する判定部２６を備える。

【００２４】パターン発生部２０は、電子デバイス１０
の試験用の試験信号を生成し、電子デバイス１０に、波
形整形部２２及び信号入出力部２４を介して入力する。
また、パターン発生部２０は、当該試験信号を電子デバ
イス１０に入力した場合に、電子デバイス１０が出力す
べき期待値信号を生成する。波形整形部２２は、パター
ン発生部２０が生成した試験信号を整形する。例えば、
波形整形部２２は、パターン発生部２０が生成した試験
信号を所望の時間遅延させて、信号入出力部２４に入力
する。波形整形部２２は、パターン発生部２０が生成し
た試験信号を所望の時間遅延させるためのタイミングを
発生する、タイミング発生器を有してよい。信号入出力
部２４は、電子デバイス１０と電気的に接続され、波形
整形部２２から受け取った試験信号を、電子デバイス１
０に入力する。また、信号入出力部２４は、試験信号に
基づいて電子デバイス１０が出力する出力信号を受け取
り、判定部２６に供給する。

【００２５】タイミング発生器３０は、所望のタイミン
グを発生して判定部２６に供給する。タイミング発生器
３０は、所定の周期を有する矩形波信号を受け取り、当
該矩形波信号に基づいて、所望のタイミングを発生す
る。タイミング発生器３０は、試験装置１００の動作を
制御する基準クロックを当該矩形波信号として受け取
り、所望のタイミングを発生してよい。タイミング発生
器３０は、パターン発生部２０が発生した試験信号に応
じたタイミングを、例えば矩形波として、判定部２６に
供給する。判定部２６は、電子デバイス１０が出力した
出力信号に基づいて、電子デバイス１０の良否を判定す
る。例えば、判定部２６は、タイミング発生器３０が発
生したタイミングにおける、電子デバイス１０が出力し
た出力信号の値と、パターン発生部２０が生成した期待
値信号とを比較し、電子デバイス１０の良否を判定す
る。波形整形部２２が有するタイミング発生器は、上記
説明したタイミング発生器３０と同一又は同様の機能及
び構成を有してよい。

【００２６】図２は、本発明に係るタイミング発生器３
０の構成の一例を示すブロック図である。タイミング発
生器３０は、第１可変遅延回路部４２と、第２可変遅延
回路部４４と、第１遅延量制御部５０と、第２遅延量制
御部６０と、タイミング出力部７０と、半周期遅延部４
０と、入力選択部４８とを備える。また、タイミング発
生器３０には、発生すべきタイミングに基づいて、零遅
延データ、半周期遅延データ、第１遅延量設定データ、
第２遅延量設定データ、選択データが与えられる。ま
た、タイミング発生器３０には、所定の周期を有する矩
形波信号が与えられる。

【００２７】当該半周期遅延データは、タイミング発生
器３０に与えられた矩形波信号を、反転して第１可変遅
延回路部４２に入力する制御を行うためのデータであ
る。また、当該零遅延データは、タイミング発生器３０
に与えられた矩形波信号を、反転せずに第１可変遅延回
路部４２に入力する制御を行うためのデータである。矩
形波信号を反転した信号は、半周期遅延部４０において
生成される。半周期遅延部４０が、矩形波信号を反転す
ることにより、当該矩形波信号の略半周期だけ遅延させ
た信号を生成することができる。半周期遅延部４０は、
一例として、レジスタ３２ｂ、レジスタ３４ｂ、論理素
子３８を有する。半周期遅延データは、例えば１，０の
値の組み合わせで表されるディジタル信号であってよ
い。半周期遅延データは、タイミング発生器３０が発生
すべきタイミングに基づいて定められる。半周期遅延デ
ータは、レジスタ３２ｂ及びレジスタ３４ｂを介して論
理素子３８に入力される。また、論理素子３８には、矩
形波信号を反転した信号が入力される。論理素子３８
は、入力された半周期遅延データと、矩形波信号を反転
した信号の論理積を入力選択部４８に入力する。また、
零遅延データは、同様にディジタル信号であってよく、
タイミング発生器３０が発生すべきタイミングに基づい
て定められる。零遅延データは、レジスタ３２ａ及びレ
ジスタ３４ａを介して論理素子３６に入力される。論理
素子３６は、入力された零遅延データと、矩形波信号の
論理積を、入力選択部４８に供給する。

【００２８】入力選択部４８は、矩形波信号又は、半周
期遅延部４０が半周期遅延させた矩形波信号のいずれか
を、タイミング発生器３０が発生すべきタイミングに基
づいて選択し、第１可変遅延回路部４２に出力する。零
遅延データ及び半周期遅延データは、タイミング発生器
３０が発生すべきタイミングに基づいて定められる。タ
イミング発生器３０が所望のタイミングを生成する場合
において、矩形波信号を略半周期遅延させる必要がある
場合、半周期遅延データに１が設定され、零遅延データ
には０が設定される。また、タイミング発生器３０が所
望のタイミングを生成する場合において、矩形波信号を
略半周期遅延させる必要がない場合には、零遅延データ
に１が設定され、半周期遅延データには０が設定され
る。

【００２９】通常、零遅延データは、半周期遅延データ
を反転させたものである。例えば、半周期遅延データが
１，０，１であった場合、零遅延データには、０，１，
０が与えられる。本例において、入力選択部４８は、矩
形波信号と、反転された矩形波信号との論理和を、第１
可変遅延回路部４２に出力する。以上説明したように、
矩形波信号の半周期に相当する遅延をディジタル回路に
よって生成することにより、第１可変遅延回路部４２及
び第２可変遅延回路部４４における最大遅延量を小さく
することができ、精度よく遅延された信号を生成するこ
とができる。また、本例においては、論理素子３６及び
論理素子３８は、論理積回路であり、論理素子４８は、
論理和回路であったが、他の例において、他の論理素子
の構成であっても、本例におけるタイミング発生器３０
と同一の機能を実現できることは明らかである。

【００３０】第１遅延量制御部５０は、第１可変遅延回
路部４２における遅延量を制御する。また、第１遅延量
制御部５０は、第１可変遅延回路部４２における遅延量
を制御する第１遅延量設定データが与えられる。第１遅
延量制御部５０は、当該第１遅延量設定データを所望の
タイミングまで保持する第３保持回路５６を有する。第
３保持回路５６は、レジスタ３２ｃ及びレジスタ３４ｃ
を介して、当該第１遅延量設定データを受け取る。当該
第１遅延量設定データは、タイミング発生器３０が発生
すべきタイミングに基づいて定められる。

【００３１】第１可変遅延回路部４２は、矩形波信号が
供給され、当該矩形波信号を遅延させた第１遅延信号を
出力する。第１可変遅延回路部４２は、例えばアナログ
遅延回路であってよい。本例において、第１可変遅延回
路部４２における遅延量は、矩形波信号の略半周期以下
である。例えば、矩形波信号の周期が４ｎｓ（ナノ秒）
であった場合、第１可変遅延回路部４２は、１．５ｎ
ｓ、１．０ｎｓ、０．５ｎｓ、０ｎｓのいずれかの遅延
量だけ、矩形波信号を遅延させた第１遅延信号を出力す
る。

【００３２】第２遅延量制御部６０は、第２可変遅延回
路部４４における遅延量を制御する。第２遅延量制御部
６０は、第２可変遅延回路部４４における遅延量を制御
するための第２遅延量設定データが与えられる。当該第
２遅延量設定データは、タイミング発生器３０が発生す
べきタイミングに基づいて定められる。第２遅延量制御
部６０は、当該第２遅延量設定データを所望のタイミン
グまで保持する、第１保持回路５２と、第１保持回路５
２に縦続接続された第２保持回路５４とを有する。第１
保持回路５２は、レジスタ３２ｄ及びレジスタ３４ｄを
介して第２遅延量設定データを受け取り、第３保持回路
５６が出力を保持するタイミングと略同一のタイミング
まで、第２遅延量設定データを保持し、第２保持回路５
４に供給する。第２保持回路５４は、第１保持回路５２
から供給された第２遅延量設定データを所望のタイミン
グまで保持し、第２可変遅延回路部４４における遅延量
を制御する。

【００３３】第２可変遅延回路部５４は、第１遅延信号
を受け取り、第１遅延信号を遅延させた第２遅延信号を
出力する。第２可変遅延回路部４４は、例えばアナログ
遅延回路であってよい。本例において、第２可変遅延回
路部４２における遅延量は、第１可変遅延回路部４２に
おける遅延分解能以下である。例えば、第１可変遅延回
路部４２が、１．５ｎｓ、１．０ｎｓ、０．５ｎｓ、０
ｎｓのいずれかの遅延量だけ、矩形波信号を遅延させる
場合、第２可変遅延回路部４４は、０．５ｎｓ以下の微
小遅延量だけ第１遅延信号を遅延させた第２遅延信号を
出力する。

【００３４】タイミング出力部７０は、第２可変遅延回
路部４４が出力した第２遅延信号に含まれる矩形波成分
のうち、所望の矩形波成分を選択して出力する。第２遅
延信号に含まれる矩形波成分のうち、所望の矩形波成分
を選択して出力することにより、所定のタイミングに対
して、矩形波信号の周期の整数倍の遅延を生成すること
ができる。タイミング出力部７０は、第４保持回路５
８、第５保持回路６２、第６保持回路６４、及び選択部
４６を有する。

【００３５】第４保持回路５８は、第２可変遅延回路部
が出力した第２遅延信号に含まれる矩形波成分のうちの
所望の矩形波を選択するための選択データが、レジスタ
３２ｅ及びレジスタ３４ｅを介して受け取る。当該選択
データは、タイミング発生器３０が発生すべきタイミン
グに基づいて定められる。第４保持回路５８は、受け取
った選択データを所望のタイミングまで保持して出力す
る。つまり、第４保持回路５８は、第１保持回路５２及
び第３保持回路５６が出力を保持するタイミングまで、
出力を保持する。

【００３６】第５保持回路６２は、第４保持回路５８が
出力した選択データを受け取り、所望のタイミングまで
当該選択データを保持して出力する。第５保持回路６２
は、第２保持回路５４が出力を保持するタイミングと同
一のタイミングまで、出力を保持する。第６保持回路６
４は、第５保持回路６２が出力した選択データを受け取
り、所望のタイミングまで当該選択データを保持して、
選択部４６に供給する。

【００３７】選択部４６は、第６保持回路６４が出力し
た選択データに基づいて、第２遅延信号に含まれる矩形
波成分のうち所望の矩形波成分を選択して出力する。可
変遅延回路部に矩形波成分を断続的に通過させ、選択部
４６が所望の矩形波成分を選択することにより、第１可
変遅延回路４２及び第２可変遅延回路４４における発熱
のばらつきを少なくすることができ、そのためタイミン
グ発生器３０を安定に動作させることができる。また、
可変遅延回路部に矩形波成分を断続的に通過させること
により、保持回路に保持されるデータのリフレッシュを
行うことができる。

【００３８】当該選択データは、例えば１，０で表され
るディジタル信号であって、タイミング発生器３０が発
生すべきタイミングに基づいて定められる。選択部４６
は、例えば論理積を出力する論理回路であってよい。選
択部４６には、第２遅延信号及び選択データが入力さ
れ、第２遅延信号と選択データとの論理積を出力するこ
とにより、第２遅延信号に含まれる矩形波成分のうち、
所望の矩形波成分を選択する。また、第１保持回路５
２、第２保持回路５４、第３保持回路５６、第４保持回
路５８、第５保持回路６２、及び第６保持回路６４は、
ダイナミックラッチであることが好ましい。保持回路と
してダイナミックラッチを用いることにより、タイミン
グ発生器３０を高速に動作させることが可能となる。ま
た、従来のタイミング発生器に比べ、回路規模を小さく
することができる。また、各レジスタ、及び各保持回路
は、並列に配置された複数のレジスタ又は保持回路を有
し、伝送すべきデータをパラレル伝送することが好まし
い。この場合、各レジスタ、及び各保持回路は、パラレ
ル伝送された信号をデコードするデコーダを有すること
が好ましい。

【００３９】本例におけるタイミング発生器３０によれ
ば、セレクタ等の素子を含まないため、従来のタイミン
グ発生器に比べ、高速動作が可能となる。以下におい
て、タイミング発生器３０の具体的な動作をタイミング
チャートを用いて説明する。

【００４０】図３は、タイミング発生器３０の動作の一
例を示すタイミングチャートである。本例において、矩
形波信号の周期を４ｎｓとして説明する。図３におい
て、横軸は時間を示し、一目盛が１ｎｓを示す。試験装
置１００は通常、複数の試験サイクルを連続して行う。
本例においては、試験装置１００は、３つの試験サイク
ルを連続して行い、それぞれの試験サイクルをＴＳ１、
ＴＳ２、ＴＳ３とする。それぞれの試験サイクルの長さ
を一例として、ＴＳ１＝８ｎｓ、ＴＳ２＝１０ｎｓ、Ｔ
Ｓ３＝８ｎｓとして、それぞれの試験サイクルで一つの
タイミングを発生する場合について説明する。また、一
例として、それぞれの試験サイクルにおいて、発生すべ
きタイミングをそれぞれの試験サイクル開始から、ＴＳ
１：１．５ｎｓ、ＴＳ２：６．１ｎｓ、ＴＳ３：２．５
ｎｓのタイミングで発生する場合について説明する。

【００４１】零遅延データ、半周期遅延データ、及び選
択データには、矩形波信号の周期と同期して値が切り替
わるディジタル信号が設定される。選択データには、そ
れぞれの試験サイクルにおいて、タイミング発生器３０
が発生すべきタイミングに基づいたデータが設定され
る。それぞれの試験サイクルにおけるタイミングを生成
するために、４ｎｓの遅延が必要な場合には、対応する
選択データに０，１が設定され、４ｎｓの遅延が必要で
無い場合には、対応する選択データに１，０が設定され
る。本例において、それぞれの試験サイクルにおいて発
生すべきタイミングは、ＴＳ１：１．５ｎｓ、ＴＳ２：
６．１ｎｓ、ＴＳ３：２．５ｎｓであるので、図３に示
すように、選択データには順に１，０，０，１，０，１
が設定される。本例において、ＴＳ３において発生すべ
きタイミングがＴＳ３の開始から２．５ｎｓ後であるた
め、選択データには１，０が設定されるべきであるが、
前試験サイクルの長さを矩形波信号の周期で割った余り
と、該試験サイクルにおいて発生すべきタイミングを矩
形波信号の周期で割った余りとの和が、矩形波信号の周
期より大きい場合には、選択部４６において、所望の矩
形波成分を選択するために、対応する試験サイクルの選
択データの１の出力を１クロックずらす制御（キャリー
制御、図４にて後述）が必要となる。

【００４２】零遅延データ及び半周期遅延データには、
タイミング発生器３０が発生すべきタイミングに基づい
たデータが設定される。対応する試験サイクルにおい
て、２ｎｓの遅延が必要である場合には、零遅延データ
には０，０が設定され、半周期遅延データには１，１が
設定される。また、対応する試験サイクルにおいて、２
ｎｓの遅延が必要でない場合には、零遅延データには
１，１が設定され、半周期遅延データには０，０が設定
される。つまり、前試験サイクルまでの試験サイクルの
長さを矩形波信号の周期で割った余りと、該試験サイク
ルにおいて発生すべきタイミングを矩形波信号の周期で
割った余りとの和が、矩形波信号の半周期以上である場
合に、半周期遅延データに１，１が設定される。

【００４３】また、第１遅延量設定データ及び第２遅延
量設定データには、それぞれの試験サイクルにおいて、
発生すべきタイミングに基づいた遅延量のうち、２ｎｓ
以下の遅延分が設定される。つまり、第１遅延量設定デ
ータには、それぞれの試験サイクルで、１．５ｎｓ、０
ｎｓ、０．５ｎｓが設定され、第２遅延量設定データに
は、それぞれの試験サイクルで、０．０ｎｓ、０．１ｎ
ｓ、０．０ｎｓが設定される。

【００４４】設定された零遅延データは、レジスタ３２
ａ及びレジスタ３４ａを介して、論理素子３６に入力さ
れる。レジスタ３２ａは、矩形波信号に応じて駆動し、
レジスタ３４ａは、矩形波信号の反転信号に応じて駆動
するため、レジスタ３４ａの出力には、矩形波信号の
１．５周期分と、レジスタ３２ａ及びレジスタ３４ｂに
おける伝搬遅延時間分だけ遅れた零遅延データが出力さ
れる。同様に、レジスタ３４ｂの出力は、矩形波信号の
２周期分と、伝搬遅延時間分だけ遅れた半周期遅延デー
タが出力される。論理素子３６は、レジスタ３４ａの出
力と、矩形波信号との論理積を、入力選択部４８に入力
する。また、論理素子３８は、レジスタ３４ｂの出力
と、矩形波信号の反転信号との論理積を、入力選択部４
８に入力する。入力選択部４８は、図３に示すように、
レジスタ３４ａの出力が１であるときの矩形波信号のｐ
ｏｓｉ論理と、レジスタ３４ｂの出力が１であるときの
矩形波信号のｎｅｇａ論理をｐｏｓｉ論理に反転させた
ものとを合成した信号を、矩形波信号として第１可変遅
延回路に出力する。

【００４５】レジスタ３４ｃには、レジスタ３２ｃを介
して第１遅延量設定データが与えられる。レジスタ３２
ｃは、矩形波信号に応じて駆動し、レジスタ３４ｃは、
矩形波信号の反転信号に応じて駆動するため、レジスタ
３４ｃの出力には、矩形波信号の１．５周期分と、各レ
ジスタの伝搬遅延時間分だけ遅れた第１遅延量設定デー
タが出力される。同様に、レジスタ３４ｄとレジスタ３
４ｅとは、図３に示すように、レジスタ３４ｃと略同期
したタイミングで、第２遅延量設定データと選択データ
を出力する。

【００４６】第３保持回路５６は、図３に示すように、
レジスタ３４ｃの出力を受け取り、入力選択部４８が出
力する矩形波信号の立ち下がりまで、データを保持し、
保持回路における伝搬遅延時間だけ遅れてデータを出力
し、第１可変遅延回路における遅延量を制御する。第１
保持回路５２及び第４保持回路５８も同様に、レジスタ
３４ｄの出力、レジスタ３４ｅの出力を受け取り、入力
選択部４８が出力する矩形波信号の立ち下がりまで、デ
ータを保持し、保持回路における伝搬遅延時間だけ遅れ
てデータを出力する。

【００４７】入力選択部４８が出力した矩形波信号は、
第１可変遅延回路部４２に入力される。入力された矩形
波信号は、第３保持回路５６が出力しているデータによ
る遅延量と、第１可変遅延回路部４２における伝搬遅延
時間だけ遅延されて、出力される。第２保持回路５４
は、第１保持回路５２が出力したデータを受け取り、第
１可変遅延回路部４２が出力する第１遅延信号の立ち下
がりまで、データを保持し、保持回路における伝搬遅延
時間だけ遅らせてデータを出力し、第２可変遅延回路に
おける遅延量を制御する。第５保持回路６２も同様に、
第４保持回路５８の出力を、伝搬遅延時間だけ遅らせて
出力する。

【００４８】第１可変遅延回路部４２が出力した第１遅
延信号は、第２可変遅延回路部４４に入力される。第２
可変遅延回路部４４は、受け取った第１遅延信号を、第
２保持回路５４が出力しているデータによる遅延量と、
第２可変遅延回路部４４における伝搬遅延時間だけ遅延
させて、出力する。第６保持回路６４は、第５保持回路
６２が出力したデータを受け取り、第２可変遅延回路部
４４が出力する第２遅延信号の立ち下がりまで、データ
を保持し、保持回路における伝搬遅延時間だけ遅らせて
データを出力する。選択部４６は、第６保持回路６４
が、１を出力している間において、第２可変遅延回路部
４４が出力する第２遅延信号の矩形波成分を選択して出
力する。

【００４９】以上説明した動作によって、タイミング発
生器３０は、所望のタイミングを生成することができ
る。また、タイミング発生器３０は、各素子の伝搬遅延
時間を予め計測し、計測した伝搬遅延時間を補正した遅
延量設定データを第１遅延量設定データ及び第２遅延量
設定データに設定する設定部を更に備えてよい。また、
タイミング発生器３０は、各素子の伝搬遅延時間を予め
計測し、計測した伝搬遅延時間を記憶する記憶部を更に
備えてよい。

【００５０】図４は、図３に関連して説明したキャリー
動作を説明する。図４（ａ）は図３に関連してキャリー
制御を行う遮断手段の構成の一例を示す。図４（ｂ）
は、図３に関連して説明した試験サイクル及びタイミン
グ発生器３０が発生すべきタイミングの例を示す。図４
（ｃ）は、図４（ｂ）に示した試験サイクル及びタイミ
ングの例において、キャリー制御をしない場合の入力選
択部４８の出力の例を示す。

【００５１】図４（ａ）に示した遮断手段は、２つのレ
ジスタと、２つの論理積回路を有する。片方のレジスタ
には、ＣＡＲＲＹデータが設定され、他方のレジスタに
は図４（ｃ）に示すような、キャリー制御を行わない場
合の半周期遅延データ（２ｎｓデータ）が設定される。
２つの論理積回路の出力は、それぞれ図２及び図３に関
連して説明した零遅延データと半周期遅延データとして
使用される。ＣＡＲＲＹデータには、試験サイクルの長
さを矩形波信号の周期で割った余りと、該試験サイクル
において発生すべきタイミングを矩形波信号の周期で割
った余りとの和が、矩形波信号の周期より大きい場合に
１が設定され、試験サイクルの長さを矩形波信号の周期
で割った余りと、該試験サイクルにおいて発生すべきタ
イミングを矩形波信号の周期で割った余りとの和が、矩
形波信号の周期以下である場合に０が設定される。ＣＡ
ＲＲＹデータが設定されるレジスタは、ＣＡＲＲＹデー
タの反転データを２つの論理積回路に供給し、他方のレ
ジスタは、２ｎｓデータを、出力が半周期遅延データと
して用いられる論理積回路に供給し、２ｎｓデータの反
転データを、出力が零遅延データとして用いられる論理
積回路に供給する。

【００５２】図４（ｂ）に示した試験サイクル及びタイ
ミングの例において、それぞれの試験サイクルにおいて
発生すべきタイミングは、ＴＳ１：１．５ｎｓ、ＴＳ
２：６．１ｎｓ、ＴＳ３：２．５ｎｓであるので、零遅
延データには、１，１，０，０，０，０が設定され、半
周期遅延データには、０，０，１，１，１，１が設定さ
れるべきであるが、前試験サイクルの長さを矩形波信号
の周期で割った余りと、該試験サイクルにおいて発生す
べきタイミングを矩形波信号の周期で割った余りとの和
が、矩形波信号の周期より大きい場合には、前試験サイ
クルにおける矩形波成分と、該試験サイクルにおける矩
形波成分とが近接してしまい、タイミング発生器３０を
正しく動作させることができない場合がある。このた
め、本発明に係るタイミング発生器３０では、近接する
矩形波成分を遮断するために、前試験サイクルの長さを
矩形波信号の周期で割った余りと、該試験サイクルにお
いて発生すべきタイミングを矩形波信号の周期で割った
余りとの和が、矩形波信号の周期より大きい場合には、
零遅延データ及び半周期遅延データに０を設定する（キ
ャリー制御）。本例において、零遅延データは図３に示
すように、順に１，１，０，０，０，１が設定され、半
周期遅延データは、順に０，０，１，１，０，１が設定
される。零遅延データ及び半周期遅延データにおける５
番目のデータが、キャリー制御によって０が設定された
データである。

【００５３】図４（ｃ）は、タイミング発生器３０がキ
ャリー制御を行わない場合に第１可変遅延回路部４２に
供給される矩形波信号の一例を示す。タイミング発生器
がキャリー制御を行わない場合、図４（ｃ）に示すよう
に、零遅延データには順に、１，１，０，０，１，１が
設定され、半周期遅延データには順に、０，０，１，
１，０，０が設定される。レジスタ３４ａ及びレジスタ
３４ｂの出力は、図３に関連して説明したものと同様
に、図４（ｃ）に示すデータが出力される。入力選択部
４８は、レジスタ３４ａの出力と、レジスタ３４ｂの出
力とに基づいて、図４（ｃ）に示すような矩形波信号を
出力する。この場合、図４（ｃ）に示すように、点線で
示す矩形波成分と、実線で示す矩形波成分とが近接し、
タイミング発生器３０が正常に動作しない場合がある。
このため、本例におけるタイミング発生器３０では、キ
ャリー制御を行っている。

【００５４】つまり、本例におけるタイミング発生器３
０は、矩形波信号を所定の時間範囲で分割した複数の領
域における矩形波成分に基づいて、複数のタイミングを
発生し、入力選択部４８が、矩形波信号の矩形波成分
と、半周期遅延部４０が遅延させた矩形波信号の矩形波
成分とのいずれかを順次選択して、第１可変遅延回路部
４２に入力した場合に、矩形波信号の矩形波成分と、半
周期遅延部４０が遅延させた矩形波信号の矩形波成分と
が近接する場合において、近接する矩形波信号の矩形波
成分又は半周期遅延部４０が遅延させた矩形波信号の矩
形波成分を遮断して、第１可変遅延回路部に入力する遮
断手段を備えてよい。

【００５５】図５は、ダイナミックラッチ及びスタティ
ックラッチの構成の一例を示す。図５（ａ）はダイナミ
ックラッチの構成の一例を示す。図３から図４に関連し
て説明したタイミング発生器３０は、各保持回路とし
て、図５に関連して説明するダイナミックラッチを用い
てよい。ダイナミックラッチは、一例として、インバー
タ（７８、８２、８６）、及びＮＭＯＳトランジスタと
ＰＭＯＳトランジスタとを有するトランジスタスイッチ
８４を有する。また、ダイナミックラッチは、ゲート
（Ｇ）端子及びデータ（Ｄ）端子を有する。また、図３
から図４に関連して説明したタイミング発生器３０にお
いては、各保持回路として、インバータ８２、インバー
タ８６、及びトランジスタスイッチ８４のＮＭＯＳを有
するダイナミックラッチを用いてよい。つまり、図３か
ら図４に関連して説明したタイミング発生器３０におい
ては、ダイナミックラッチは、図５に関連して説明した
ダイナミックラッチにおいて、インバータ７８及びトラ
ンジスタスイッチ８４のＰＭＯＳを有さなくてもよい。
当該ダイナミックラッチによれば、更に回路規模を縮小
することが可能となる。

【００５６】ダイナミックラッチにおいて、データを切
り換え、出力する最短経路は、ゲート（Ｇ）端子から、
トランジスタスイッチ８４のＮＭＯＳのゲートを開放
し、データ信号がインバータ８６を通過して出力する経
路である。この場合、ダイナミックラッチにクロックが
供給されてから、データを切り換え、出力するまでの伝
搬遅延時間は、ＮＭＯＳとインバータ８６との伝搬遅延
時間の和で表される。

【００５７】図５（ｂ）は、スタティックラッチの構成
の一例を示す。スタティックラッチは、インバータ（８
８、９４、９６、９８）、トランジスタスイッチ９０、
及びトランジスタスイッチ９２を有する。また、スタテ
ィックラッチはゲート（Ｇ）端子及びデータ（Ｄ）端子
を有する。スタティックラッチにおいて、データを切り
換え、出力する最短経路は、ゲート（Ｇ）端子から、ト
ランジスタスイッチ９２のＮＭＯＳのゲートを開放し、
データ信号がインバータ９４及びインバータ９６を通過
して出力する経路である。この場合、スタティックラッ
チにクロックが供給されてから、データを切り換え、出
力するまでの伝搬遅延時間は、ＮＭＯＳとインバータ９
４と、インバータ９６との伝搬遅延時間の和で表され
る。上記説明から明らかなように、回路の伝搬遅延時間
は、ダイナミックラッチよりスタティックラッチの方が
大きい。また、回路規模においても、ダイナミックラッ
チよりスタティックラッチの方が大きい。

【００５８】従来のタイミング発生器では、前述したよ
うに、発生すべき１つのタイミングに対して、１つの矩
形波を、アナログ遅延回路によって遅延させていたた
め、ダイナミックラッチのリフレッシュを行うことが困
難であり、ダイナミックラッチを保持回路として用いる
ことが困難であった。本発明に係るタイミング発生器３
０は、断続的に矩形波成分を可変遅延回路に通過させて
いるため、保持回路に断続的に矩形波成分が入力され、
ダイナミックラッチを保持回路として用いた場合であっ
ても、ダイナミックラッチのリフレッシュを容易に行う
ことができる。そのため、タイミング発生器３０におけ
る伝搬遅延時間を小さくすることができ、高速動作が可
能となる。また、回路規模を小さくすることができる。

【００５９】また現在、一般に用いられるＤＲＡＭにお
いて、データ保持のために使用されるゲート容量成分と
配線容量成分の和は、およそ５〜１０ｆＦ（フェムトフ
ァラド）である。図５に関連して説明したダイナミック
ラッチにおける、データ保持のために使用されるゲート
容量成分と、配線容量成分の和は、上記ＤＲＡＭとほぼ
同一である。一般に、上記ＤＲＡＭにおけるデータ保持
時間は、１５μｓ（マイクロ秒）程度であり、図２から
図５に関連して説明したタイミング発生器３０では、最
大で８ｎｓ間隔で、各保持回路に対してリフレッシュク
ロックが入力されるため、図５に関連して説明したダイ
ナミックラッチを用いたタイミング発生器３０によれ
ば、データ保持に対して十分にマージンを確保すること
ができる。

【００６０】図６は、タイミング発生器３０の構成の他
の例を示す。タイミング発生器３０は、第１可変遅延回
路部４２、第２可変遅延回路部４４、第１遅延量制御部
５０、第２遅延量制御部６０、タイミング出力部７０、
半周期遅延部４０、及び遮断手段１１０を備える。図６
において、図２と同一の符号を付したものは、図２から
図５に関連して説明したものと同一又は同様の機能及び
構成を有してよい。タイミング発生器３０には、発生す
べきタイミングに基づいて、ＣＡＲＲＹデータ、第１遅
延量設定データ、第２遅延量設定データ、第３遅延量設
定データ、第４遅延量設定データ、及び選択データが与
えられる。また、タイミング発生器３０には、所定の周
期を有する矩形波信号が与えられる。

【００６１】第１可変遅延回路部４２及び第２可変遅延
回路部４４は、図２及び図３に関連して説明した第１可
変遅延回路部４２及び第２可変遅延回路部４４と同一の
機能及び構成を有する。遮断手段１１０は、図４に関連
して説明したキャリー制御又は遮断手段と同様の構成及
び機能を有する。半周期遅延部４０は、第３可変遅延回
路部７４，第４可変遅延回路部７６、及び第７保持回路
６６を有する。第３遅延回路部７４は、矩形波信号を受
け取り、矩形波信号を遅延させた矩形波信号である第３
遅延信号を出力する。第４可変遅延回路部７６は、第３
可変遅延回路部７４が出力した矩形波信号である第３遅
延信号を受け取り、第３遅延信号を遅延させた矩形波信
号である第４遅延信号を、第１可変遅延回路部４２に入
力する。第７保持回路６６は、第４可変遅延回路部７６
における遅延量を制御する第４遅延量設定データを、レ
ジスタ３２ｇ及びレジスタ３４ｇを介して受け取り、所
望のタイミングまで、当該第４遅延量設定データを保持
して出力する。

【００６２】本例において、第３可変遅延回路部７４及
び第４可変遅延回路部７６における最大の遅延量は、そ
れぞれ矩形波信号の４分の１周期に略等しいことが好ま
しい。また、他の例においては、第３可変遅延回路部７
４及び第４可変遅延回路部７６における最大の遅延量の
和は、矩形波信号の半周期に略等しくてよい。第３可変
遅延回路部７４及び第４可変遅延回路部７６はアナログ
遅延回路であってよい。第３可変遅延回路部７４及び第
４可変遅延回路部７６は、それぞれにおける最大の遅延
量か、零遅延量かのいずれかを選択して矩形波信号を遅
延させる。また、第３可変遅延回路部７４において、入
力された矩形波信号が最大の遅延量で遅延された場合に
は、第４可変遅延回路部７６においても、入力された矩
形波信号は、最大の遅延量で遅延される。また、第３可
変遅延回路部７４において、入力された矩形波信号が零
遅延、すなわち第３可変遅延回路部７４における伝搬遅
延時間分のみ遅延された場合には、第４可変遅延回路部
７６においても、入力された矩形波信号は零遅延、すな
わち第４可変遅延回路部７６における伝搬遅延時間のみ
遅延される。つまり、第３可変遅延回路部７４と、第４
可変遅延回路部７６とにおいて、矩形波信号が遅延され
る遅延量の和は、矩形波信号の略半周期もしくは、可変
遅延回路部における伝搬遅延時間分となる。第３可変遅
延回路部７４及び第４可変遅延回路部７６における遅延
量を制御することにより、矩形波信号の略半周期に相当
する遅延量を生成することができる。

【００６３】遮断手段１１０には、ＣＡＲＲＹデータ
と、第３遅延量設定データとが与えられる。第３遅延量
設定データは、第３可変遅延回路部７４における遅延量
を制御するデータである。ＣＡＲＲＹデータは、図２か
ら図４に関連して説明したＣＡＲＲＹデータと同一であ
る。ＣＡＲＲＹデータは、レジスタ１０２に供給され、
第３可変遅延量設定データは、レジスタ３２ｆに供給さ
れる。第３可変遅延量設定データは、第３可変遅延回路
部７４における遅延量が、零のとき０が設定され、第３
可変遅延回路部７４における遅延量が最大の遅延量であ
る場合には１が設定されるディジタル信号であってよ
い。レジスタ１０２、レジスタ３２ｆ、論理素子１０
４、及び論理素子１０６は、図４（ｃ）に関連して説明
したレジスタ及び論理素子と同様の機能を有する。論理
素子１０４及び論理素子１０６の出力は、レジスタ３４
ｆに入力される。レジスタ３４ｆは、入力された信号に
基づいて、第３可変遅延回路部７４における遅延量を制
御する。また、遮断手段１１０は、レジスタ３４ｆに入
力された論理素子１０４及び論理素子１０６の出力に基
づいて、第３可変遅延回路部７４に入力される矩形波信
号の所望の矩形波成分を遮断する手段を有する。遮断手
段１１０は、第３可変遅延回路部７４において、矩形波
信号の所望の矩形波成分を遮断してよい。

【００６４】第１遅延量制御部５０は、第１可変遅延回
路部４２における遅延量を制御する。また、第１遅延量
制御部５０は、第１可変遅延回路部４２における遅延量
を制御するための第１遅延量設定データが与えられる。
当該第１遅延量設定データは、タイミング発生器３０が
発生すべきタイミングに基づいて設定される。第１遅延
量制御部５０は、当該第１遅延量設定データを所望のタ
イミングまで保持する第８保持回路６８と、第３保持回
路５６を有する。第８保持回路６８は、第１遅延量設定
データを受け取り、第７保持回路６６が出力を保持する
タイミングまで、当該第１遅延量設定データを保持し、
第３保持回路５６に供給する。第３保持回路５６は、所
望のタイミングまで第１遅延量設定データを保持し、第
１可変遅延回路部４２における遅延量を制御する。

【００６５】第２遅延量制御部６０は、第２可変遅延回
路部４４における遅延量を制御する。第２遅延量制御部
６０は、第２可変遅延回路部４４における遅延量を制御
するための第２遅延量設定データが与えられる。第２遅
延量設定データは、タイミング発生器３０が発生すべき
タイミングに基づいて与えられる。第２遅延量制御部６
０は、所望のタイミングまで、第２遅延量設定データを
保持する第９保持回路１０８と、第１保持回路５２と、
第２保持回路５４とを有する。第９保持回路１０８は、
当該第２遅延量設定データを、レジスタ３２ｄ及びレジ
スタ３４ｄを介して受け取り、第７保持回路６６及び第
８保持回路５６が出力を保持するタイミングと略同一の
タイミングまで当該第２遅延量設定データを保持し、第
１保持回路５２に供給する。第１保持回路５２は、第２
遅延量設定データを受け取り、第３保持回路５６が出力
を保持するタイミングと同一のタイミングまで、出力を
保持し、第２保持回路５４に供給する。第２保持回路５
４は、第１保持回路５２が出力した第２遅延量設定デー
タを受け取り、所望のタイミングまで第２遅延量設定デ
ータを保持して、第２可変遅延回路部４４における遅延
量を制御する。

【００６６】タイミング出力部７０は、第１０保持回路
７２、第４保持回路５８、第５保持回路６２、第６保持
回路６４、及び選択部４６を有する。タイミング出力部
７０は、第２可変遅延回路部４４が出力した第２遅延信
号に含まれる矩形波成分のうち、所望の矩形波成分を選
択して出力する。第２遅延信号に含まれる矩形波成分の
うち、所望の矩形波成分を選択して出力することによ
り、所定のタイミングに対して、矩形波信号の周期の整
数倍の遅延を生成することができる。

【００６７】第１０保持回路７２は、第２可変遅延回路
部４４が出力した第２遅延信号に含まれる矩形波成分の
うちの所望の矩形波を選択するための選択データを、レ
ジスタ３２ｅ及びレジスタ３４ｅを介して受け取り、当
該選択データを、第７保持回路６６、第８保持回路６
８、及び第９保持回路１０８が出力を保持するタイミン
グまで保持し、第４保持回路５８に供給する。選択デー
タは、タイミング発生器３０が発生すべきタイミングに
基づいて定められる。

【００６８】第４保持回路５８は、第１０保持回路７２
から選択データを受け取り、第１保持回路５２及び第３
保持回路５６が出力を保持するタイミングまで、当該選
択データを保持し、第５保持回路に供給する。第５保持
回路６２は、第４保持回路５８から選択データを受け取
り、第２保持回路５４が出力を保持するタイミングと略
同一のタイミングまで、当該選択データを保持し、第６
保持回路６４に供給する。

【００６９】第６保持回路６４は、第５保持回路６２か
ら選択データを受け取り、所望のタイミングまで選択デ
ータを保持して選択部４６に供給する。選択部４６は、
第６保持回路６４から受け取った選択データに基づい
て、第２可変遅延回路部４４が出力した第２遅延信号に
含まれる矩形波成分のうち所望の矩形波成分を選択して
出力する。当該選択データは、例えば１，０で表される
ディジタル信号であって、タイミング発生器３０が発生
すべきタイミングに基づいて定められる。選択部４６
は、例えば論理積を出力する論理回路であってよい。選
択部４６には、第２遅延信号及び選択データが入力さ
れ、第２遅延信号と選択データとの論理積を出力するこ
とにより、第２遅延信号に含まれる矩形波成分のうち、
所望の矩形波成分を選択する。また、第１保持回路５
２、第２保持回路５４、第３保持回路５６、第４保持回
路５８、第５保持回路６２、第６保持回路６４、第７保
持回路６６、第８保持回路６８、第９保持回路１０８、
第１０保持回路７２は、ダイナミックラッチであること
が好ましい。

【００７０】また、タイミング発生器３０は、第１可変
遅延回路４２、第２可変遅延回路４４、第３可変遅延回
路７４、及び第４可変遅延回路７６における遅延量を制
御する各保持回路に、所定の遅延量を設定する、初期化
手段を備えることが好ましい。一例として、当該初期化
手段は、図６に示すように、各可変遅延回路部にクリア
信号（ＣＬＲ）を入力する。以下当該初期化手段につい
て説明する。

【００７１】図７は、図６に関連して説明した初期化手
段の説明図である。当該初期化手段は、一例として、図
６に示した各可変遅延回路部にクリア信号を入力するク
リア信号入力手段と、各保持回路のデータ入力に所定の
データを入力するクリアデータ入力手段とを有する。本
例において、クリア信号入力手段は、各可変遅延回路部
を介して、図６に示した各保持回路のそれぞれに対し
て、データ保持の切り換えタイミングを与える。クリア
信号入力手段は、一例として、各保持回路に対してデー
タ保持の切り換えタイミングを与えるためのクリア用矩
形波を生成し、各可変遅延回路部に供給する。各可変遅
延回路部は、受け取ったクリア用矩形波を、各保持回路
に供給する。

【００７２】図７（ａ）は、図６に示した第１保持回路
５２の構成の一例を示す。第１保持回路５２は、第４可
変遅延回路部７６から、データ保持の切り換えタイミン
グを与えるためのクリア用矩形波を、ゲート（Ｇ）入力
端子から受け取る。また、第１保持回路５２は、クリア
データ入力手段から、所定のデータを、アウトイネーブ
ル（ＯＥ）入力端子から受け取る。本例において、クリ
アデータ入力手段は、第１保持回路５２に対して、所定
のデータとして０を入力する。

【００７３】本例における第１保持回路５２は、クリア
データ入力手段から、所定のデータとして受け取った０
を入力とするＮＡＮＤ回路を有する。当該ＮＡＮＤ回路
は、所定のデータとして０を受け取った場合、出力はデ
ータ（Ｄ）入力端子からの入力によらず一定となる。図
６に示した各保持回路は、図７に関連して説明した第１
保持回路５２と、同一又は同様の機能及び構成を有して
よい。以下、クリア信号入力手段について説明する。

【００７４】図７（ｂ）は、図６に示した第４可変遅延
回路部７６の構成の一例を示す。第４可変遅延回路部７
６は、一例として、３段の、縦続接続された遅延回路を
有する。各段の遅延回路は、複数のＮＡＮＤ素子を有
し、各段の遅延回路には、ＩＮ端子から遅延するべき信
号が入力され、ＣＮＴ端子から、第４可変遅延回路部７
６における遅延量を制御する制御信号が入力される。各
段の遅延回路におけるＮＡＮＤ回路は、片方の入力に遅
延するべき信号が入力され、他方の入力には、通常１が
入力される。

【００７５】クリア信号入力手段は、各段に遅延回路に
おける、他方の入力に０を入力し、第４可変遅延回路部
７６における遅延量の設定をＣＮＴの入力に関わらず零
に設定する。また、クリア信号入力手段は、図７（ｂ）
に示す素子の入力に、第１保持回路５２のデータ保持の
タイミングを切り換えるための矩形波を入力する。第４
可変遅延回路部７６は、入力された矩形波を、第１保持
回路５２のゲート（Ｇ）端子に入力する。この場合、当
該矩形波は、第１保持回路５２に、第４可変遅延回路部
７６における伝搬遅延時間だけ遅延して入力される。ク
リアデータ入力手段は、当該伝搬遅延時間より大きい遅
延量、第１保持回路５２に所定のデータを入力するため
の信号を第１保持回路５２に供給する遅延手段を有する
ことが好ましい。当該遅延手段は、一例として、複数の
インバータを縦続接続した回路であってよい。クリアデ
ータ入力手段は、クリア信号入力手段が生成した矩形波
を、当該所定のデータを入力するための信号として第１
保持回路５２に供給してよい。また、図６に示した各可
変遅延回路部は、図７に関連して説明した第４可変遅延
回路部７６と、同一又は同様の機能及び構成を有してよ
い。

【００７６】図７（ｃ）は、第１保持回路５２が、ゲー
ト（Ｇ）端子及びアウトイネーブル（ＯＥ）端子から受
け取る信号のタイミングを示す。第１保持回路５２は、
ゲート端子から受け取った信号に対して、ΔＴだけ遅延
してアウトイネーブル端子より信号を受け取る。本例に
おいて、ΔＴは、クリアデータ入力手段における遅延手
段の遅延量から、可変遅延回路部における伝搬遅延時間
を引いたものとほぼ等しい。本例においては、ゲート端
子から入力された信号の立ち下がりのタイミングから、
第１保持回路５２がデータを保持する。アウトイネーブ
ル端子から、ΔＴだけ信号が遅延されて入力されること
により、第１保持回路５２におけるデータのホールドを
確保することができる。アウトイネーブル端子から入力
される信号の立ち下がりから、第１保持回路５２が出力
するデータが、データ（Ｄ）端子から入力される信号に
関わらず決定する。

【００７７】上記説明した初期化手段によれば、各保持
回路には、クリアデータが入力されるだけであるので、
各保持回路にそれぞれデータ初期化手段を有する場合に
比べ、各保持回路における伝搬遅延時間を小さくするこ
とができる。また、タイミング発生器３０が当該初期化
手段を有することにより、タイミング発生器３０の設計
時に、タイミング発生器３０の論理動作シミュレーショ
ンを容易に行うことができる。つまり、当該初期化手段
により、各保持回路の初期値を定めることにより、各保
持回路の初期値が不定の場合に比べ、タイミング発生器
３０の論理動作シミュレーションを行う場合に必要な、
論理パターン数を少なくすることができる。また、図２
に関連して説明したタイミング発生器３０の場合は、各
保持回路のデータ切り換えを行うのは、ｎｅｇａ側のパ
ルスのため、初期化手段は、矩形波信号入力を0にする
ことと、CLR端子付のD-FF（delay-フリップフロップ）
を使用することと、各保持回路のデータ切り換えを行う
信号を０ にしておけばよい。

【００７８】図８は、図６に関連して説明したタイミン
グ発生器３０の動作の一例を示すタイミングチャートで
ある。本例において、矩形波信号の周期を４ｎｓとして
説明する。図７において、横軸は時間を示し、一目盛が
１ｎｓを示す。本例における試験サイクル及びタイミン
グ発生器３０が発生すべきタイミングは図２から図４に
関連して説明したタイミングチャートの例と同一であ
る。本例において、第３可変遅延回路７２及び第４可変
遅延回路７４は、それぞれ最大で１ｎｓの遅延量を生成
する。

【００７９】第３遅延量設定データ及び第４遅延量設定
データには、それぞれ同一のデータが設定され、合計の
データが０ｎｓもしくは２ｎｓとなる。第３遅延量設定
データ及び第４遅延量設定データは、タイミング発生器
３０が発生すべきタイミングに基づいて定められる。第
３遅延量設定データ及び第４遅延量設定データは、矩形
波信号を半周期遅延させるか否かを制御するものである
ので、図３に関連して説明した半周期遅延データと同様
のデータが設定される。つまり、図３における半周期遅
延データに０が設定されるタイミングには、０ｎｓが設
定され、半周期遅延データに１が設定されるタイミング
には、１０００ｎｓが設定される。

【００８０】また同様に、第１遅延量設定データ及び第
２遅延量設定データには、図３に関連して説明した第１
遅延量設定データ及び第２遅延量設定データと同一のデ
ータが設定される。また同様に、選択データには、図３
に関連して説明した選択データと同一のデータが設定さ
れる。

【００８１】設定された第３遅延量設定データは、遮断
手段１１０を介して、レジスタ３４ｆから出力される。
レジスタ３４ｆから出力される第３遅延量設定データ
は、図３において説明したように、略６ｎｓ遅れて出力
される。また、レジスタ３４ｆから出力される第３遅延
量設定データは、遮断手段１１０によって、所定の矩形
波成分を遮断するための信号が含まれる。遮断手段１１
０は、図３及び図４に関連して説明したキャリー制御と
同様の制御によって、第３遅延量設定データの一部を遮
断信号に変更する。図８においては、レジスタ３４ｆの
出力の、ｄｉｓ信号を、当該遮断信号とする。レジスタ
３４ｆが当該遮断信号を出力している場合、矩形波信号
における矩形波成分を遮断する。また、第４遅延量設定
データ、第１遅延量設定データ、第２遅延量設定デー
タ、及び選択データも、それぞれレジスタ３４から、レ
ジスタ３４ｆが第３遅延量設定データを出力するタイミ
ングと略同一のタイミングで出力される。第３可変遅延
回路部７４の出力は、図６に示すように、レジスタ３４
ｆの出力に示される遅延データで、矩形波信号を遅延さ
せた信号が出力される。

【００８２】第７保持回路６６には、レジスタ３４ｆが
第３遅延量設定データを出力するタイミングと略同一の
タイミングで、レジスタ３４ｇから出力された第４遅延
設定データが入力される。第７保持回路６６は、矩形波
信号の波形の立ち上がりまで、レジスタ３４ｇから出力
された第４遅延設定データを保持し、第４可変遅延回路
部７６における遅延量を制御する。また、第１遅延量設
定データ、第２遅延量設定データ、及び選択データは、
それぞれ第８保持回路６８、第９保持回路１０８、及び
第１０保持回路７２から、第７保持回路が第４遅延設定
データを出力するタイミングと略同一のタイミングで出
力される。第４可変遅延回路部７６は、第３可変遅延回
路部７４の出力を、第７保持回路６６が出力する第４遅
延量設定データに基づいて、遅延させた波形を出力す
る。

【００８３】第３保持回路５６には、第７保持回路６６
が第４遅延量設定データを出力するタイミングと略同一
のタイミングで、第８保持回路６８から出力された第１
遅延量設定データが入力される。第３保持回路５６は、
第３可変遅延回路部７４が出力する波形の立ち上がりま
で、第８保持回路６８から入力された第１遅延量設定デ
ータを保持し、第１可変遅延回路部４２における遅延量
を制御する。第１可変遅延回路部４２は、第４可変遅延
回路部７６が出力した波形を、第３保持回路５６が出力
する第１遅延量設定データに基づいて遅延させた第１遅
延信号を出力する。

【００８４】第２保持回路５４は、第３保持回路５６が
第１遅延量設定データを出力するタイミングと略同一の
タイミングで、第１保持回路５２から出力された第２遅
延量設定データを受け取る。第２保持回路５４は、第４
可変遅延回路部７６が出力する波形の立ち上がりまで、
第１保持回路５２から入力された第２遅延量設定データ
を保持し、第２可変遅延回路部４４における遅延量を制
御する。第２可変遅延回路部４４は、第１可変遅延回路
部７４が出力した波形を、第２保持回路５４が出力する
第２遅延量設定データに基づいて遅延させた第２遅延信
号を出力する。

【００８５】第６保持回路６４は、第２保持回路５４が
第２遅延量設定データを出力するタイミングと略同一の
タイミングで、第５保持回路６２から出力された選択デ
ータを受け取る。第６保持回路６４は、第１可変遅延回
路部４２が出力する波形の立ち上がりまで、第５保持回
路６２から入力された選択データを保持し、データを出
力する。選択部４６は、第６保持回路６４が、１を出力
している間の、第２可変遅延回路部４４が出力する第２
遅延信号のｐｏｓｉ論理を選択して出力する。

【００８６】以上説明した動作によって、タイミング発
生器３０は、所望のタイミングを生成することができ
る。また、各素子の伝搬遅延時間を予め計測し、計測し
た伝搬遅延時間を補正した遅延量設定データを第１遅延
量設定データ及び第２遅延量設定データに設定する設定
部を有してよい。また、図６に関連して説明したタイミ
ング発生器３０では、各保持回路の書き込みクロックと
して、矩形波信号を反転させずに用いている。このた
め、図５に関連して説明したダイナミックラッチのトラ
ンジスタスイッチとしてＮＭＯＳトランジスタを使用す
ることができ、各保持回路における伝搬遅延時間を小さ
くすることができる。なお、ＰＭＯＳトランジスタのス
イッチング時間よりも、ＮＭＯＳトランジスタのスイッ
チング時間が速いことは、一般的に知られている。

【００８７】図９は、図６から図８に関連して説明し
た、タイミング発生器３０の可変遅延回路部における、
遅延量設定のセットアップとホールドを説明する。図９
（ａ）は、セットアップを説明する図である。遅延量を
設定したい可変遅延回路部の、前段の可変遅延回路部に
入力される矩形波信号を図９（ａ）上段に示す。遅延量
を設定したい可変遅延回路部の遅延量設定データは、前
段の可変遅延回路部に入力される矩形波信号の立ち上が
りまで、保持回路に保持される。保持回路に保持される
遅延量設定データは、前段の可変遅延回路部に入力され
る矩形波信号から、保持回路における伝搬遅延時間（Ｔ
ｄｔ）だけ遅れる。保持回路の出力を図８（ａ）中段に
示す。

【００８８】また、遅延量を設定したい可変遅延回路部
に入力される矩形波信号を図９（ａ）下段に示す。遅延
量を設定したい可変遅延回路部に入力される矩形波信号
は、前段の可変遅延回路部における遅延設定量（ｄｅｌ
ａｙ）と、前段の可変遅延回路部における伝搬遅延時間
（Ｔｃｋ）との和だけ、前段入力矩形波信号より遅れ
る。

【００８９】遅延量を設定したい可変遅延回路部に、遅
延量をセットアップするためには、保持回路における伝
搬遅延時間Ｔｄｔが、前段の可変遅延回路部における遅
延設定量と前段の可変遅延回路部における伝搬遅延時間
との和Ｔｃｋ＋ｄｅｌａｙより小さくなくてはならな
い。最もセットアップのマージンが少なくなる場合は、
ｄｅｌａｙ＝０である場合であるので、保持回路におけ
る伝搬遅延時間Ｔｄｔは、前段の可変遅延回路部におけ
る伝搬遅延時間Ｔｃｋより小さくなくてはならない。

【００９０】図９（ｂ）は、ホールドを説明する。図９
（ｂ）に示すように、遅延量を設定したい可変遅延回路
部において、遅延量をホールドするためには、矩形波信
号の周期（ｃｙｃｌｅ）と、保持回路における伝搬遅延
時間（Ｔｄｔ）との和が、矩形波信号のパルス幅（ｐｗ
ｄ）と、前段の可変遅延回路部における遅延設定量（ｄ
ｅｌａｙ）と、前段の可変遅延回路部における伝搬遅延
時間（Ｔｃｋ）との和より大きくなくてはならない。す
なわち、前段の可変遅延回路部における遅延設定量（ｄ
ｅｌａｙ）が大きいと、可変遅延回路部において、遅延
量をホールドすることができない。図６から図８に関連
して説明したタイミング発生器３０によれば、半周期遅
延部４０において、半周期遅延を２つの可変遅延回路に
分割して行うため、ホールドのマージンを多く取ること
ができる。また、各可変遅延回路部における最大遅延設
定量と、各保持回路における伝搬遅延時間とを、適切な
値にすることにより、任意のパルス幅の矩形波信号を用
いて、タイミングを発生することができる。

【００９１】以上、本発明を実施の形態を用いて説明し
たが、本発明の技術的範囲は上記実施の形態に記載の範
囲には限定されない。上記実施の形態に、多様な変更又
は改良を加えることが可能であることが当業者に明らか
である。その様な変更又は改良を加えた形態も本発明の
技術的範囲に含まれ得ることが、特許請求の範囲の記載
から明らかである。

【００９２】

【発明の効果】上記説明から明らかなように、本発明に
よれば、高速に動作できるタイミング発生器を提供する
ことができる。また、遅延回路部における発熱変動をお
さえ、精度よく所望のタイミングを発生することができ
る。

【図面の簡単な説明】

【図１】 本発明に係る試験装置１００の構成の一例を
示す。

【図２】 本発明に係るタイミング発生器３０の構成の
一例を示すブロック図である。

【図３】 タイミング発生器３０の動作の一例を示すタ
イミングチャートである。

【図４】 図３に関連して説明したキャリー動作を説明
する。

【図５】 ダイナミックラッチ及びスタティックラッチ
の構成の一例を示す。

【図６】 タイミング発生器３０の構成の他の例を示
す。

【図７】 図６に関連して説明した初期化手段の説明図
である。

【図８】 図６に関連して説明したタイミング発生器３
０の動作の一例を示すタイミングチャートである。

【図９】 図６及び図７に関連して説明した、タイミン
グ発生器３０の可変遅延回路部における、遅延量設定の
セットアップとホールドを説明する。

【図１０】 従来のタイミング発生器２００の構成を示
す。

【符号の説明】

１０・・・電子デバイス、２０・・・パターン発生部、
２２・・・波形整形部、２４・・・信号入出力部、２６
・・・判定部、３０・・・タイミング発生器、３２、３
４・・・レジスタ、３６、３８・・・論理素子、４２・
・・第１可変遅延回路、４４・・・第２可変遅延回路、
４６・・・選択部、４８・・・入力選択部、５０・・・
第１遅延量制御部、５２・・・第１保持回路、５４・・
・第２保持回路、５６・・・第３保持回路、５８・・・
第４保持回路、６０・・・第２遅延量制御部、６２・・
・第５保持回路、６４・・・第６保持回路、６６・・・
第７保持回路、６８・・・第８保持回路、７０・・・タ
イミング出力部、７２・・・第１０保持回路、７４・・
・第３可変遅延回路、７６・・・第４可変遅延回路、７
８、８２、８６、８８、９４、９６、９８・・・インバ
ータ、８４、９２・・・トランジスタスイッチ、１００
・・・試験装置、１０２・・・レジスタ、１０４、１０
６・・・論理素子、１０８・・・第９ラッチ回路、１１
０・・・遮断手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 新哉 東京都練馬区旭町１丁目32番１号株式会社 アドバンテスト内 Ｆターム(参考） 2G132 AA00 AE06 AE08 AE14 AG01 AG08 AH07 AL11 5J001 AA04 AA11 BB10 BB11 BB12 BB23 DD09

Claims (30)

【特許請求の範囲】
1. 【請求項１】 タイミングを発生するタイミング発生器
   であって、 矩形波信号が入力され、前記矩形波信号を遅延させた第
   １遅延信号を出力する第１可変遅延回路部と、 前記第１遅延信号が入力され、前記第１遅延信号を遅延
   させた第２遅延信号を出力する第２可変遅延回路部と、 前記第２可変遅延回路部における遅延量を制御する第２
   遅延量制御部とを備え、 前記第２遅延量制御部は、 前記第２可変遅延回路部における遅延量を制御する第２
   遅延量設定データが与えられ、前記矩形波信号の変化点
   に基づく第１タイミングまで、前記第２遅延量設定デー
   タを保持して出力する第１保持回路と、 前記第１保持回路が出力した前記第２遅延量設定データ
   を受け取り、前記矩形波信号又は前記第１遅延信号の変
   化点に基づく第２タイミングまで、前記第２遅延量設定
   データを保持して、前記第２可変遅延回路部における遅
   延量を制御する第２保持回路とを有することを特徴とす
   るタイミング発生器。
2. 【請求項２】 前記第１可変遅延回路部における遅延量
   を制御する第１遅延量制御部を更に備え、 前記第１遅延量制御部は、 前記第１可変遅延回路部における遅延量を制御する第１
   遅延量設定データが与えられ、前記矩形波信号の変化点
   に基づく前記第１タイミングまで、前記第１遅延量設定
   データを保持して、前記第１可変遅延回路部における遅
   延量を制御する第３保持回路を有することを特徴とする
   請求項１に記載のタイミング発生器。
3. 【請求項３】 前記第１保持回路、前記第２保持回路、
   及び前記第３保持回路は、ダイナミックラッチであるこ
   とを特徴とする請求項２に記載のタイミング発生器。
4. 【請求項４】 前記矩形波信号は、所定の周期を有する
   クロック信号であって、 前記矩形波信号の略半周期だけ、前記矩形波信号を遅延
   させて前記第１可変遅延回路部に入力する、半周期遅延
   部を更に備えることを特徴とする請求項２又は３に記載
   のタイミング発生器。
5. 【請求項５】 前記矩形波信号、又は前記半周期遅延部
   が遅延させた前記矩形波信号のいずれかを、前記タイミ
   ング発生器が発生すべきタイミングに基づいて選択し、
   前記第１可変遅延回路部に入力する入力選択部を更に備
   えることを特徴とする請求項４に記載のタイミング発生
   器。
6. 【請求項６】 前記第１可変遅延回路部における遅延量
   は、前記矩形波信号の略半周期相当であることを特徴と
   する請求項４又は５に記載のタイミング発生器。
7. 【請求項７】 前記第２可変遅延回路部における遅延量
   は、前記第１可変遅延回路部における遅延量分解能相当
   であることを特徴とする請求項６に記載のタイミング発
   生器。
8. 【請求項８】 前記第２可変遅延回路部が出力した前記
   第２遅延信号に含まれる矩形波成分のうち、所望の矩形
   波成分を選択して出力するタイミング出力部を更に備え
   ることを特徴とする請求項４から７のいずれかに記載の
   タイミング発生器。
9. 【請求項９】 前記タイミング出力部は、 前記第２可変遅延回路部が出力した前記第２遅延信号に
   含まれる矩形波成分のうちの所望の矩形波を選択するた
   めの選択データが入力され、前記矩形波信号の変化点に
   基づく前記第１タイミングまで、前記選択データを保持
   して出力する第４保持回路と、 前記第４保持回路が出力した前記選択データを受け取
   り、前記矩形波信号又は前記第１遅延信号の変化点に基
   づく前記第２タイミングまで、前記選択データを保持し
   て出力する第５保持回路と、 前記第５保持回路が出力した前記選択データを受け取
   り、前記第１遅延信号又は前記第２遅延信号の変化点に
   基づく第３タイミングまで、前記選択データを保持して
   出力する第６保持回路と、 前記第６保持回路が出力した前記選択データに基づい
   て、前記第２遅延信号に含まれる矩形波成分のうち、所
   望の矩形波成分を選択して出力する選択部とを有するこ
   とを特徴とする請求項８に記載のタイミング発生器。
10. 【請求項１０】 前記第４保持回路、前記第５保持回
    路、及び前記第６保持回路は、ダイナミックラッチであ
    ることを特徴とする請求項９に記載のタイミング発生
    器。
11. 【請求項１１】 前記第１保持回路、前記第３保持回
    路、及び前記第４保持回路は、前記矩形波信号の変化点
    に基づく前記第１タイミングまで、それぞれに入力され
    たデータを保持し、 前記第２保持回路、及び前記第５保持回路は、前記第１
    遅延信号の変化点に基づく前記第２タイミングまで、そ
    れぞれに入力されたデータを保持し、 前記第６保持回路は、前記第２遅延信号の変化点に基づ
    く前記第３タイミングまで、入力されたデータを保持す
    ることを特徴とする請求項９又は１０に記載のタイミン
    グ発生器。
12. 【請求項１２】 前記第１保持回路、前記第３保持回
    路、及び前記第４保持回路は、前記矩形波信号の波形の
    立ち下がりに基づくタイミングまで、それぞれの出力を
    保持することを特徴とする請求項１１に記載のタイミン
    グ発生器。
13. 【請求項１３】 前記第２保持回路及び前記第５保持回
    路は、前記第１遅延信号の波形の立ち下がりに基づくタ
    イミングまで、それぞれの出力を保持することを特徴と
    する請求項１１又は１２に記載のタイミング発生器。
14. 【請求項１４】 前記第６保持回路は、前記第２遅延信
    号の波形の立ち下がりに基づくタイミングまで、出力を
    保持することを特徴とする請求項１１から１３のいずれ
    かに記載のタイミング発生器。
15. 【請求項１５】 前記半周期遅延部は、前記矩形波信号
    の波形を反転させる手段を有することを特徴とする請求
    項１１から１４のいずれかに記載のタイミング発生器。
16. 【請求項１６】 前記半周期遅延部は、 前記矩形波信号を受け取り、前記矩形波信号を遅延させ
    た矩形波信号である第３遅延信号を出力する第３可変遅
    延回路部と、 前記第３可変遅延回路部が出力した前記第３遅延信号を
    受け取り、前記第３遅延信号を遅延させた矩形波信号で
    ある第４遅延信号を、前記第１可変遅延回路部に入力す
    る第４可変遅延回路部とを有し、 前記第３可変遅延回路部及び前記第４可変遅延回路部に
    おける、最大の遅延量は、それぞれ前記矩形波信号の４
    分の１周期に略等しいことを特徴とする請求項４から１
    ０のいずれかに記載のタイミング発生器。
17. 【請求項１７】 前記第１保持回路、前記第３保持回
    路、及び前記第４保持回路は、前記第３可変遅延回路が
    出力した前記矩形波信号の変化点に基づく前記第１タイ
    ミングまで、それぞれに入力されたデータを保持し、 前記第２保持回路、及び前記第５保持回路は、前記第４
    可変遅延回路が出力した前記矩形波信号の変化点に基づ
    く前記第２タイミングまで、それぞれに入力されたデー
    タを保持し、 前記第６保持回路は、前記第１遅延信号の変化点に基づ
    く前記第３タイミングまで、入力されたデータを保持す
    ることを特徴とする請求項１６に記載のタイミング発生
    器。
18. 【請求項１８】 前記タイミング発生器は、前記矩形波
    信号を所定の時間範囲で分割した複数の領域における矩
    形波成分に基づいて、複数のタイミングを発生し、 前記入力選択部が、前記矩形波信号の矩形波成分と、前
    記半周期遅延部が遅延させた前記矩形波信号の矩形波成
    分とのいずれかを順次選択して、前記第１可変遅延回路
    部に入力した場合に、前記矩形波信号の矩形波成分と、
    前記半周期遅延部が遅延させた前記矩形波信号の矩形波
    成分とが近接する場合において、前記近接する前記矩形
    波信号の前記矩形波成分又は前記半周期遅延部が遅延さ
    せた前記矩形波信号の矩形波成分を遮断して、前記第１
    可変遅延回路部に入力する遮断手段を更に備えることを
    特徴とする請求項１０又は１７に記載のタイミング発生
    器。
19. 【請求項１９】 前記第４可変遅延回路部における遅延
    量を制御する第４遅延量設定データが与えられ、前記第
    ３可変遅延回路部に入力される前記矩形波信号の変化点
    に基づく第４タイミングまで、前記第４遅延量設定デー
    タを保持し、前記第４可変遅延回路部における遅延量を
    制御する第７保持回路と、 前記第１遅延量設定データが与えられ、前記第４タイミ
    ングまで、前記第１遅延量設定データを保持し、前記第
    ３保持回路に出力する第８保持回路と、 前記第２遅延量設定データが与えられ、前記第４タイミ
    ングまで、前記第２遅延量設定データを保持し、前記第
    １保持回路に出力する第９保持回路と、 前記選択データが入力され、前記第４タイミングまで、
    前記選択データを保持し、前記第４保持回路に出力する
    第１０保持回路とを更に備えることを特徴とする請求項
    １８に記載のタイミング発生器。
20. 【請求項２０】 前記第７保持回路、前記第８保持回
    路、前記第９保持回路、及び前記第１０保持回路は、ダ
    イナミックラッチであることを特徴とする請求項１９に
    記載のタイミング発生器。
21. 【請求項２１】 前記第７保持回路、前記第８保持回
    路、前記第９保持回路、及び前記第１０保持回路は、前
    記第３可変遅延回路に入力される前記矩形波信号の波形
    の立ち上がりに基づくタイミングまで、それぞれの出力
    を保持することを特徴とする請求項１９又は２０に記載
    のタイミング発生器。
22. 【請求項２２】 前記第１保持回路、前記第３保持回
    路、及び第４保持回路は、前記第３遅延信号の波形の立
    ち上がりに基づくタイミングまで、それぞれの出力を保
    持することを特徴とする請求項１９から２１のいずれか
    に記載のタイミング発生器。
23. 【請求項２３】 前記第２保持回路、及び前記第５保持
    回路は、前記第４遅延信号の波形の立ち上がりに基づく
    タイミングまで、それぞれの出力を保持することを特徴
    とする請求項１９から２２のいずれかに記載のタイミン
    グ発生器。
24. 【請求項２４】 前記第６保持回路は、前記第１遅延信
    号の波形の立ち上がりに基づくタイミングまで、出力を
    保持することを特徴とする請求項１９から２３のいずれ
    かに記載のタイミング発生器。
25. 【請求項２５】 前記第１から第１０保持回路における
    それぞれの出力状態を、所定の状態に設定する初期化手
    段を更に備えることを特徴とする請求項１９から２４に
    記載のタイミング発生器。
26. 【請求項２６】 前記初期化手段は、 前記第１から第１０保持回路のそれぞれに、所定のデー
    タを与えるクリアデータ入力手段と、 前記第１から第１０保持回路のそれぞれにおける、デー
    タ保持の切り換えタイミングを与えるクリア信号入力手
    段とを有し、 前記クリア信号入力手段は、前記第１から第４可変遅延
    回路部を介して、前記第１から第１０保持回路のそれぞ
    れに対して、前記データ保持の切り換えタイミングを与
    えることを特徴とする請求項２５に記載のタイミング発
    生器。
27. 【請求項２７】 前記クリア信号入力手段は、前記第１
    から第１０保持回路に対してデータ保持の切り換えタイ
    ミングを与えるためのクリア用矩形波を生成し、 前記第１から第４可変遅延回路部は、前記クリア用矩形
    波受け取り、 前記クリア信号入力手段は、前記第１から第４可変遅延
    回路部における、前記クリア用矩形波の遅延量を略零に
    設定する手段を有することを特徴とする請求項２６に記
    載のタイミング発生器。
28. 【請求項２８】 前記クリアデータ入力手段は、前記ク
    リア信号入力手段が生成した前記クリア用矩形波を受け
    取り、前記クリア用矩形波に基づくタイミングで、前記
    第１から第１０保持回路に前記所定のデータを与えるこ
    とを特徴とする請求項２７に記載のタイミング発生器。
29. 【請求項２９】 前記クリア信号入力手段は、前記第１
    から第４可変遅延回路部における、前記クリア用矩形波
    の伝搬遅延時間より大きい時間遅延させた、前記クリア
    用矩形波に基づくタイミングで、前記第１から第１０保
    持回路に前記所定のデータを与えることを特徴とする請
    求項２８に記載のタイミング発生器。
30. 【請求項３０】 電子デバイスを試験する試験装置であ
    って、 前記電子デバイスを試験するための試験パターンを発生
    するパターン発生部と、 前記試験パターンを受け取り、前記試験パターンを整形
    した整形パターンを前記電子デバイスに入力する波形整
    形部と、 タイミングを発生するタイミング発生器と、 前記電子デバイスが前記試験パターンに基づいて出力す
    る出力信号を、前記タイミング発生器が発生したタイミ
    ングでサンプリングする出力信号サンプリング回路と、 前記出力信号サンプリング回路におけるサンプリング結
    果に基づいて、前記電子デバイスの良否を判定する判定
    部とを備え、 前記タイミング発生器は、 矩形波信号が入力され、前記矩形波信号を遅延させた第
    １遅延信号を出力する第１可変遅延回路部と、 前記第１遅延信号が入力され、前記第１遅延信号を遅延
    させた第２遅延信号を出力する第２可変遅延回路部と、 前記第２可変遅延回路部における遅延量を制御する第２
    遅延量制御部とを有し、 前記第２遅延量制御部は、 前記第２可変遅延回路部における遅延量を制御する第２
    遅延量設定データが与えられ、前記矩形波信号の変化点
    に基づく第１タイミングまで、前記第２遅延量設定デー
    タを保持して出力する第１保持回路と、 前記第１保持回路が出力した前記第２遅延量設定データ
    を受け取り、前記矩形波信号又は前記第１遅延信号の変
    化点に基づく第２タイミングまで、前記第２遅延量設定
    データを保持して、前記第２可変遅延回路部における遅
    延量を制御する第２保持回路とを含むことを特徴とする
    試験装置。