KR0172775B1 - 다중 클럭 발생기 - Google Patents
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Abstract
본 발명은 다중 클럭 발생기에 있어서, 소정의 클럭을 클럭 입력단자로 입력받아 소정의 데이타를 왼쪽에서 오른쪽으로 이동시키는 쉬프트 레지스터(1); 상기 쉬프트 레지스터의 각 탭 중 어느 하나에 저장된 데이타를 궤한하여 상기 쉬프트 레지스터의 데이타 입력 단자에 재 입력하는 주파수 선택수단(2); 및 상기 쉬프트 레지스터의 각 탭 중 적어도 어느 하나에 저장된 데이타에 따라 상승 및 하강 에지 타이밍을 맞춘 클럭을 발생시키는 적어도 하나의 탭 선택 수단(10)을 구비하는 것을 특징으로 하는 다중 클럭 발생기에 관한 것으로, 고속 동작하는 칩을 장착한 컴퓨터 시스템 보드 제작시 다양하고 원하는 시점에서 상승, 하강하는 클럭 펄스를 제공할 수 있어, 고속/동기형 회로 구성이 용이하며 클럭 스큐 과다로 인해 발생할 수 있는 시스템 오류를 방지할 수 있도록 한 것이다.
Description
제1도는 본 발명의 일실시예에 따른 다중 클럭 발생기의 블록 구성도.
* 도면의 주요부분에 대한 부호의 설명
1 : 쉬프트 레지스터 2 : 주파수 선택부
3 : 시스템 제어부 10 : 탭 선택부
본 발명은 다중 클럭 발생기에 관한 것으로, 특히 여러 개의 다양한 칩 또는 칩 내부에서 원하는 다양한 펄스 폭 및 타이밍을 가지는 클럭 신호를 발생시키기 위한 다중 클럭 발생기에 관한 것이다.
일반적으로, 모든 디지털 컴퓨터는 각각 분리된 클럭 신호에 의해 제어되는 수많은 오퍼레이션을 수행하는데, 이러한 클럭 신호는 시스템 보드 상의 클럭 발생기에서 버퍼링(buffering)되어 각 콤포넌트 칩에 공급되어 왔다.
그러나, 서로 다른 전달 패스(path) 임피던스와 다른 여러 영향 때문에 사기와 같이 버퍼링된(buffered) 종래의 클럭은 정확히 동일한 시점에서 각 단위 칩에 공급되지 못하는 문제점을 발생시키게 된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로, 다단 쉬프트 레지스터(shift register)를 사용해서 타이밍이 다양한 펄스 에지(pulse edge)를 만들고, 이 펄스들을 적절히 선택해서 원하는 펄스 폭과 튜닝된 타이밍을 갖는 다중 클럭을 발생시킴으로써, 원하는 다양한 곳에서 동시에 상승 및 하강하는 클럭 신호를 발생시킬 수 있는 다중 클럭 발생기를 제공하에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 다중 클럭 발생기에 있어서, 소정의 클럭 신호를 클럭 입력 단자로 입력받아 소정의 데이터를 왼쪽에서 오른쪽으로 다단 쉬프트시키는 쉬프트 수단; 원하는 클럭 폭 및 타이밍을 가지는 출력 클럭을 얻기 위해 어드레스 및 데이터 버스를 통해 제어 신호를 출력하는 시스템 제어 수단; 상기 시스템 제어 수단으로부터의 제어 신호에 응답하여 상기 쉬프트 수단의 쉬프트단 중 어느 하나에 저장된 데이터를 선택하여 상기 쉬프트 수단의 데이터 입력 단자로 피드백 입력하는 주파수 선택 수단; 및 상기 쉬프트 수단의 쉬프트단 중 적어도 어느 하나에 저장된 데이터를 입력받아 상기 시스템 제어 수단으로부터의 제어 신호에 응답하여 상승 및 하강 에지 타이밍을 맞춘 상기 출력 클럭을 발생시키는 적어도 하나의 탭 선택 수단을 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제1도는 본 발명의 일실시예에 따른 다중 클럭 발생기의 블록 구성도로서, 클럭 신호(CLOCK)를 입력받아 상기 클럭 신호에 응답하여 데이터를 왼쪽에서 오른쪽으로 다단 쉬프트시키는 쉬프트 레지스터(1)와, 원하는 펄스 폭 및 타이밍을 가지는 출력 클럭(OUTPUT)을 얻기 위해 어드레스 및 데이터 버스를 통해 제어 신호를 출력하는 시스템 제어부(3)와, 상기 시스템 제어부(3)로부터 제어 신호에 응답하여 상기 쉬프트 레지스터(1)의 쉬프트단(103 - 120) 중 어느 하나에 저장된 데이터(116 - 120)를 선택하여 상기 쉬프트 레지스터의 데이터 입력 단자로 피드백 입력하는 주파수 선택부(frequency selector, 2)와, 상기 쉬프트 레지스터(1)의 쉬프트단 중 적어도 어느 하나에 저장된 데이터(127 - 137)를 입력받아 상기 시스템 제어부(30)로부터의 제어 신호에 응답하여 상승 및 하강 에지 타이밍을 맞춘 출력 클럭(OUTPUT)을 발생시키는 탭 선택부(10)로 이루어진다.
여기서, 쉬프트 레지스터(1)의 각 쉬프팅 단, 즉 탭(103 - 120)은 로직 하이(high) 혹은 로직 로우(low) 값에 해당하는 한 비트 단위의 숫자를 표현한다. 그리고, 각 탭 간의 딜레이는 입력되는 클럭 신호(CLOCK)의 주기와 동일하며, 쉬프트 동작은 입력 클럭 신호(CLOCK)의 상승 에지(rising edge)에 맞추어 발생된다.
또한, 주파수 선택부(2)에서 상기 시스템 제어부(3)로부터의 제어 신호에 의해 탭(116)이 선택되어 쉬프트 레지스터(1)의 데이터 입력 단자로 피드백 입력될 때 출력 클럭(OUTPUT)이 가장 높은 주파수를 가지고, 반면 탭(120)이 선택될 때 가장 낮은 주파수를 가진다.
상기와 같은 구성에서 모든 탭은 쉬프팅 단계와 동일한 숫자만큼 로직 하이 및 로직 로우를 겪게 된다. 따라서, 탭 선택부(10)에서 적절한 지점의 탭을 선택함으로써 선택의 경우마다 다른 출력 클럭을 얻을 수 있다. 즉, 상기 쉬프트 레지스터(1)의 여러 탭 중 몇 개를 선택하여(본 실시예에서는 127 내지 132, 133 내지 137 중 선택). 그 출력에 따라 상승 에지 및 하강 에지를 원하는 타이밍대로 맞춘 최종 출력 클럭(OUTPUT)을 발생시키게 되는 것이다.
탭 선택부(10)는 도면에 도시된 바와 같이, 상기 시스템 제어부(3)로부터 출력되는 다수의 제어 신호를 입력받아 저장하는 레지스터(18)와, 출력 클럭(OUTPUT)의 상승 에지 타이밍을 결정하기 위해 상기 레지스터(18)로부터의 제어 신호에 응답하여 상기 쉬프트 레지스터(1)의 여러 탭(127 내지 132)으로부터 출력되는 데이터 중 하나를 선택하여 출력하는 상승 멀티플렉서(11)와, 출력 클럭(OUTPUT)의 하강 에지 타이밍을 결정하기 위해 상기 레지스터(18)로부터의 제어 신호에 응답하여 상기 쉬프트 레지스터(1)의 여러 탭(133 내지 137)으로부터 출력되는 데이터 중 하나를 선택하여 출력하는 하강 멀티 플렉서(12)와, 상기 상승 멀티플렉서(11)로부터의 출력을 입력받아 지연하는 지연부(13)와, 상기 레지스터(18)로부터의 제어 신호에 응답하여 상기 상승 멀티플렉서(11)로부터의 출력 빛 상기 지연부(13)로부터의 신호 중 하나를 선택하여 출력하는 멀티 플렉서(15)와, 상기 하강 멀티플렉서(12)로부터의 출력을 입력받아 지연하는 지연부(14)와, 상기 레지스터(18)로부터의 제어 신호에 응답하여 상기 하강 멀티플렉서(12)로부터의 출력 및 상기 지연부(14)로부터의 신호 중 하나를 선택하여 출력하는 멀티플렉서(16)와, 상기 멀티플렉서(15, 16)로부터의 출력을 각각 입력받아 선택된 상승 및 하강 에지 타이밍에 따라 하나의 펄스를 발생시키는 로직 회로부(17)로 이루어진다.
상승 멀티플렉서(11)(입력 127-132)와 하강 멀티플렉서(12)(입력 133-138)는 각각 발생하고자 하는 클럭 신호의 상승과 하강에 해당하는 에지 타이밍(edge timing)을 선택하고, 상승 및 하강 멀티플렉서(11, 12)의 출력은 다시 지연부(13, 14) 및 멀티플렉서(15, 16)로 각각 입력된다. 이때, 지연부(13, 14) 및 멀티플렉서(15, 16)는 발생하고자 하는 출력 클럭(OUTPUT)의 상승 혹은 하강 에지 타이밍에 적절한 딜레이를 주어서 타이밍의 정밀한 조정을 가능하게 한다. 즉, 서로 멀리 떨어진 두 지점에 스큐(skew)가 없는 클럭을 공급하기 위해 미세한 튜닝을 수행하기 위한 것이다.
상기 구성에서 탭 신호는 또 다른 탭 선택부로 공급되어 다른 콤포넌트 칩에 클럭을 공급하게 할 수 있다.
따라서, 각 탭 선택부는 최종 클럭인 출력 클럭(OUTPUT)이 동일한 타이밍을 가질 수 있도록 상승 멀티플렉서, 하강 멀티플렉서, 멀티플렉서 등을 선택하는 값을 레지스터(18)에 저장하고 있다. 여기서 레지스터(18)를 프로그래밍하기 위해 시스템 제어부(3)가 사용된다.
즉, 레지스터(18)의 내용을 어드레스와 데이터 버스를 이용해서 변환하면 출력 클럭(OUTPUT)의 주기와 상승/하강 시간이 바뀌게 된다. 따라서 여러 개의 탭 선택부를 배열하면 다양한 주기의 타이밍을 갖는 클럭 신호를 생성시킬 수 있는 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 고속 동작하는 칩을 장착한 컴퓨터 시스템 보드 제작시 원하는 다양한 시점에서 상승 및 하강하는 클럭 펄스를 제공할 수 있어, 고속/동기형 회로 구성이 용이하며 클럭 스큐 과다로 인해 발생할 수 있는 시스템 오류를 방지할 수 있는 효과가 있다.
또한, 본 발명은 에지 동기이지만 펄스 주기가 서로 다른 클럭을 쉽게 발생시킬 수 있어, 클럭을 입력으로 하는 모든 요소 요소에 정확한 클럭 펄스 공급이 용이하다. 즉, 다양한 클럭 펄스 폭을 사용하는 칩의 집적화 및 구동이 용이해지는 효과가 있다.
Claims (4)
- 다중 클럭 발생기에 있어서, 소정의 클럭 신호를 클럭 입력 단자로 입력받아 소정의 데이터를 왼쪽에서 오른족으로 다단 쉬프트시키는 쉬프트 수단; 원하는 펄스 폭 및 타이밍을 가지는 출력 클럭을 얻기 위해 어드레스 및 데이터 버스를 통해 제어 신호를 출력하는 시스템 제어 수단; 상기 시스템 제어 수단으로부터의 제어 신호에 응답하여 상기 쉬프트 수단의 쉬프트단 중 어느 하나에 저장된 데이터를 선택하여 상기 쉬프트 수단의 데이터 입력 단자로 피드백 입력하는 주파수 선택 수단; 및 상기 쉬프트 수단의 쉬프트단 중 적어도 어느 하나에 저장된 데이터를 입력 받아 상기 시스템 제어 수단으로부터의 제어 신호에 응답하여 상승 및 하강 에지 타이밍을 맞춘 상기 출력 클럭을 발생시키는 적어도 하나의 텝 선택 수단을 포함하여 이루어지는 다중 클럭 발생기.
- 제1항에 있어서, 상기 탭 선택 수단은, 상기 시스템 제어 수단으로부터의 제어 신호에 응답하여 상기 쉬프트 수단의 쉬프트단 중 적어도 어느 하나에 저장된 데이터를 선택하여 상기 출력 클럭의 상승 에지 타이밍을 결정하는 상승 에지 타이밍 결정 수단; 상기 시스템 제어 수단으로부터의 제어 신호에 응답하여 상기 쉬프트 수단의 쉬프트단 중 적어도 어느 하나에 저장된 데이터를 선택하여 상기 출력 클럭의 하강 에지 타이밍을 결정하는 하강 에지 타이밍 결정 수단; 및 상기 상승 에지 타이밍 결정 수단 및 상기 하강 에지 타이밍 결정 수단으로부터 결정된 상승 및 하강 에지 타이밍에 응답하여 상기 출력 클럭의 펄스를 발생시키는 논리 수단을 포함하는 것을 특징으로 하는 다중 클럭 발생기.
- 제2항에 있어서, 상기 상승 에지 타이밍 선택 수단은, 발생하고자 하는 상기 출력 클럭의 상승에 해당하는 에지 타이밍에 따라 상기 쉬프트 수단의 쉬프트단 중 어느 하나를 선택하는 제1멀티플렉서; 상기 제1멀티플렉서의 출력을 일정 정도 지연하는 지연 수단; 및 상기 지연 수단으로부터의 출력과 상기 제1멀티플렉서로부터의 출력을 입력 받아 그 중 어느 하나를 선택하여 상기 논리 수단의 상승 에지 타이밍으로 출력하는 제2멀티플렉서를 포함하는 것을 특징으로 하는 다중 클럭 발생기.
- 제2항에 있어서, 상기 하강 에지 타이밍 선택수단은 발생하고자 하는 상기 출력 클럭의 하강에 해당하는 에지 타이밍에 따라 상기 쉬프트 수단의 쉬프트단 중 어느 하나를 선택하는 제1멀티플렉서; 상기 제1멀티플렉서의 출력을 일정 정도 지연하는 지연 수단; 및 상기 지연 수단으로부터의 출력과 상기 제1멀티플렉서로부터의 출력을 입력받아 그 중 어느 하나를 선택하여 상기 논리 수단의 하강 에지 타이밍으로 출력하는 제2멀티플렉서를 포함하는 것을 특징으로 하는 다중 클럭 발생기.
Priority Applications (1)
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| KR1019950055927A KR0172775B1 (ko) | 1995-12-23 | 1995-12-23 | 다중 클럭 발생기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950055927A KR0172775B1 (ko) | 1995-12-23 | 1995-12-23 | 다중 클럭 발생기 |
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| KR970049273A KR970049273A (ko) | 1997-07-29 |
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ID=19444103
Family Applications (1)
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|---|---|---|---|
| KR1019950055927A KR0172775B1 (ko) | 1995-12-23 | 1995-12-23 | 다중 클럭 발생기 |
Country Status (1)
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| KR (1) | KR0172775B1 (ko) |
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1995
- 1995-12-23 KR KR1019950055927A patent/KR0172775B1/ko not_active IP Right Cessation
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|---|---|
| KR970049273A (ko) | 1997-07-29 |
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