KR100290434B1 - 가변지연회로및그것을이용한클럭신호공급유니트 - Google Patents

가변지연회로및그것을이용한클럭신호공급유니트 Download PDF

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KR100290434B1
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가나이 쓰도무
가부시끼가이샤 히다치 세이사꾸쇼
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Abstract

가변 지연회로는 연속해서 접속된 복수의 지연유니트를 각각 가지는 지연장치를 포함하고, 지연장치의 일부 지연유니트만이 신호 전송로레 접속되며, 상기 복수의 지연유니트에 각각 설치된 제어 입력단자로 인가되는 제어신호에 따라서, 복수의 지연 유니트를 활성화 또는 비활성화 하는 것에 의해 지연시간이 제어된다. 제2 클럭신호를 논리회로블록으로 공급하는 클럭신호 공급장치는, 제1 클럭신호와 기준신호들을 발생하는 클럭신호 발생부와, 제1 클럭신호와 기준신호의 위상차에 의거해서 제1 클럭신호의 위상을 조정하여 제2 클럭신호로서 출력하는 위상조정 유니트를 가지고, 위상조정 유니트는 제1 클럭신호의 추기 조정시 지연동작이 가능한 제1 가변 지연회로와, 제1 가변 지연회로와 직렬로 배치되어 초기 조정후에 지연동작을 실행하는 제2 가변 지연회로와, 제1 및 제2 가변 지연회로의 지연시간을 제어하는 제어회로를 구비한다.

Description

가변 지연회로 및 그것을 이용한 클럭신호 공급유니트
제 1 도는 본 발명에 의한 가변 지연회로의 일실시예를 나타내는 회로도,
제 2 도는 본 발명에 의한 가변 지연회로의 다른 실시예를 나타내는 회로도,
제 3 도는 본 발명에 의한 가변 지연회로의 또 다른 실시예를 나타내는 회로도,
제 4 도는 본 발명에 의한 가변 지연회로의 또 다른 실시예를 나타내는 회로도,
제 5 도는 본 발명에 의한 가변 지연회로의 또 다른 실시예를 나타내는 회로도,
제 6 도는 본 발명에 의한 가변 지연회로에 사용된 셀렉터회로의 일예를 나타내는 회로도,
제 7 도는 본 발명에 의한 가변 지연회로를 제어하는 제어회로의 일실시예를 나타내는 회로도,
제 8 도는 본 발명에 의한 가변 지연회로의 추가적인 실시예를 나타내는 회로도,
제 9 도는 제8도에서 회로의 일부분으로 사용된 가변 지연회로의 예를 나타내는 회로도,
제 10 도는 본 발명에 의한 가변 지연회로를 제어하는 제어회로의 다른 실시예를 나타내는 회로도,
제 11A 도와 제 11B 도는 제10도에서 회로의 일부분의 실시예를 나타내는 회로도,
제 12 도는 본 발명에 의한 틀럭위상 조정장치의 일실시예를 나타내는 회로도,
제 13 도는 제12도에서 회로의 제1 부분의 실시예를 나타내는 회로도,
제 14 도는 제13도에서 회로의 제1 부분의 실시예를 나타내는 회로도,
제 15 는 제13도에서 회로의 제2 부분의 실시예를 나타내는 회로도,
제 16 도는 제12도에서 회로의 제2 부분의 실시예를 나타내는 회로도,
제 17 도는 제16도에서 회로의 다른 부분의 실시예를 나타내는 회로도,
제 18 도는 제12도에서 회로의 제2 부분의 다른 실시예를 나타내는 회로도,
제 19 도는 제12도에서 회로의 제2 부분의 또 다른 실시예를 나타내는 회로도,
제 20 도는 제19도에서 회로의 일부분의 실시예를 나타내는 회로도,
제 21 도는 제12도에서 회로의 제2 부분의 또 다른 실시예를 나타내는 회로도,
제 22 도는 제12도에서 회로의 제2 부분의 또 다른 실시예를 나타내는 회로도,
제 23 도는 제22도에서 회로의 일부분의 실시예를 나타내는 회로도,
제 24 도는 제12도에서 회로의 제2 부분의 추가적인 실시예를 나타내는 회로도,
제 25 도는 제12도에서 회로의 제2 부분의 다른 실시예를 나타내는 회로도,
제 26 도는 제12도에서 회로의 제2 부분의 또 다른 실시예를 나타내는 회로도,
제 27 도는 제26도에서 회로의 일부분의 실시예를 나타내는 회로도,
제 28 도는 제12도에서 회로의 제2 부분의 다른 실시예를 나타내는 회로도,
제 29 도는 제12도에서 회로의 제2 부분의 또 다른 실시예를 나타내는 회로도,
제 30 도는 제12도에서 회로의 제2 부분의 또 다른 실시예를 나타내는 회로도,
제 31 도는 제 27도에서 회로의 일부분의 다른 실시예를 나타내는 회로도,
제 32 도는 제31도의 회로에서 신호파형을 나타내는 도면,
제 33 도는 본 발명에 의한 클럭신호 위상 조정장치에 사용된 셀렉터 회로의 실시예를 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 간단한 설명 *
101-108.....PMOS 소자, 111-118.....NMOS 소자,
121-123.....버퍼회로, 501-508.....셀렉터 회로,
1200.....클럭신호 공급원, 1202.....클럭신호 발생회로,
1210.....분배선, 1211.....위상 조정회로,
1302-1303.....가변 지연회로, 1307.....위상 비교회로,
1606.....시퀀스 회로.
본 발명은 컴퓨터와 같은 정보처리장치에 사용하는데 적합한 가변 지연 회로와, 그 가변 지연회로를 사용하는 클럭신호 공급유니트에 관한 것이다.
클럭신호 공급유니트의 예는, 본 출원서와 같이 히타치(주)에게 양도된 1993년 2월 2일 발행된 미국특허 제5,184,027호와, 1991년 8월 27일에 발행된 미국특허 제5,043,696호 또는 히타치(주)에 의해 1989년 9월 13일 출원된 일본 특허공개 JP-A-2-168308호에 개시되어 있다.
이들 공보에 개시된 클럭신호 공급유니트에 있어서, 클럭신호 발생부로 부터 소스신호와 기준신호가 클럭신호를 필요로 하는 분배선으로 공급된다. 각 분배선은 가변 지연회로를 가지고 있고, 이 가변 지연회로를 사용해서 기준 신호와 같은 위상이 되도록 소스 클럭신호를 조정한다.
높은 위상 정밀도를 가지는 클럭신호를 분배선에서 사용할 수 있도록 하기 위해, 기준신호의 위상 정밀도를 높이고 클럭신호와 기준신호의 위상을 고(高)정밀도로 비교하는 것이 요구된다. 상기 공보에는 상술한 요구사항을 충족시키는 기준신호의 공급회로 및 방법과, 위상 비교회로 및 방법이 나타나 있다.
나뽄뎅기(주)에 의해 1986년 10월 24일 일본에서 출원된 특허공개공보 JP-A-63-106816호에는 가변 지연회로로 클럭신호의 위상을 조정하는 방법이 나타나 있다. 이 공개공보에는 클럭신호의 위상 자동조정과, 가변 지연회로의 가변범위 및 조정의 분해능에 관해서는 고려하지 않았다.
미쓰비시뎅기(주)에 의해 1989년 3월 28일 일본에서 출원된 특허공개공보 JP-A-2-254809호에는 클럭신호 전송로에 복수의 트랜스퍼 게이트를 접속시키고, 도통상태의 트랜스퍼 게이트의 수를 제어하는 것에 의해 지연시간을 제어하는 방법이 나타나 있다. 이 공개공보에 개시된 방법에서는 위상 조정범위를 증가시키면, 클럭신호 전송로에 직접 접속된 트랜스퍼 게이트의 수를 증가시킬 필요가 있어, 최소 지연시간이 증가해 버린다.
종래 클럭신호 공급유니트에서의 위상 조정장치에 있어서, 위상조정이 종료된 직후 높은 위상 정밀도를 가지는 클럭신호가 얻어지지만, 그후 장치의 온도가 변화하면 클럭신호의 위상도 변화한다. 따라서, 이 장치는 정상상태에서 온도변화의 범위가 한정된 시스템(즉, 수냉장치 등을 구비한 고가의 시스템등)에 사용하지 않는 한, 온도변화에 추종해서 지연시간을 제어하는 수단이 없으면 위상 정밀도가 나쁘게 된다.
JP-A-2-168308호 공보에는 온도변화에 추종할 수 있는 가변 지연회로의 일예가 개시되어 있다. 그러나, 지연시간의 제어시 분해능(어떤 제어신호를 부가했을 때의 지연시간과 그 제어신호를 1 스텝만큼 변화시켰을때의 지연시간의 차)를 열악하게 하는 일 없이 온도변화의 추종범위를 증가시키면, 이 회로에서 셀렉터의 단수를 증가시킬 필요가 있어 최소 지연시간(가변 지연회로의 지연시간을 최소화 하기 위해 인가된 제어신호를 사용함으로써 발생된 지연시간)을 증가시킨다. 이 결과, 주어진 온도변화에 대한 위상변화의 범위가 증가하고, 이것을 보정하기 위해 더 넓은 추종범위가 필요하게 된다. 따라서, 일본특허공개공보 JP-A-2-168308호에 개시된 기술이 온도변화를 추종하기 위해 사용되면, 위상제어의 분해능을 어느 정도까지 열악하게 할 뿐 다른 선택이 없다.
JP-A-2-168308호 공보에 개시된 기술에 있어서, 클럭신호의 출력에서 스파이크(spike) 모양의 노이즈가 발생하는 것을 방지하기 위해, 플립플롭이 사용되어 셀렉터의 전환 타이밍을 클럭신호의 상승 또는 하강과 겹쳐지는 것을 억제한다. 그러나, 이와 같은 플립플롭에는 클럭신호의 주파수에 추종할 수 있는 고속회로가 요구된다.
또, 종래 클럭위상 조정장치에 사용된 가변 지연회로에서는 가변 지연회로의 가변범위를 증가시키면, 셀렉터의 단수를 증가시킬 필요가 있어 최소 지연시간이 증가한다. 이 가변 지연회로를 구성하는 반도체 소자의 제조편차에 기인한 스큐(skew)가 증가되고, 이것을 보정하기 위해 더 큰 가변범위가 필요하게 된다. 특히, 저가의 시스템에 널리 사용된 CMOS 회로에서 지연시간의 편차가 크기 때문에 이러한 문제가 부각된다.
본 발명의 목적은, 최소 지연시간을 가능한 한 단축하고, 더 넓은 지연시간의 가변범위를 얻는 대립하는 요구사항을 충족하는 신규한 가변 지연회로와 또 그것을 사용하는 클럭신호 공급유니트를 제공하는 것이다.
본 발명의 다른 목적은, 클럭신호가 공급되는 동안 노이즈가 발생하는 일 없이 지연시간을 변경할 수 있는 신규한 가변 지연회로와 그것을 사용하는 클럭신호 공급유니트를 추가적으로 제공하는 것이다.
본 발명의 가변 지연회로에 있어서, 서로 연속해서 접속된 복수의 지연 유니트를 가지는 지연장치를 포함하고, 지연장치의 일부 지연유니트만이 신호 전송로에 접속되며, 복수의 지연유니트에 각각 설치된 제어 입력단자로 공급되는 제어신호에 응해서 복수의 지연유니트가 활성화 또는 비활성화되어 지연시간을 제어한다.
본 발명의 클럭신호 공급유니트는, 제1 클럭신호와 기준신호를 생성하는 클럭신호 발생부와, 제1 클럭신호와 기준신호의 위상차에 의거해서 제1 클럭신호의 위상을 조정하고, 이 위상 조정된 신호를 제2 클럭신호로서 출력하는 위상 조정유니트를 구비하고, 위상 조정유니트는 제1 클럭신호의 초기 조정시에 지연동작이 가능한 제1 가변 지연회로와, 초기 조정후 지연시간의 변경이 가능한 제1 가변 지연회로와, 제1 및 제2 가변 지연회로의 지연시간을 제어하는 제어회로를 포함한다.
본 발명의 다른 목적은 이하의 도면을 참조하는 설명으로부터 명확하게 될 것이다.
제1도는 본 발명에 의한 가변 지연회로의 제1 실시예를 나타낸다. 제1도에서 101∼104는 트랜스퍼 게이트로 사용되는 PMOS 소자, 111∼114는 트랜스퍼 게이트로 사용하는 NMOS 소자, 121과 122는 부하변동에 의한 파형왜곡의 영향이 다른 회로로 전달되는 것을 방지하는 버퍼회로, 131은 부하의 일부를 구성하는 용량성 소자이다. 또 151은 클럭신호의 입력단자, 100은 클럭신호 전송로, 152는 클럭신호의 출력단자, 161∼164는 제어신호를 입력하는 제어단자이다. 제1도에서 트랜스퍼 게이트 어레이가 공통의 반도체 기판상에 형성되면, 점선으로 나타낸 PMOS 트랜지스터와 NMOS 트랜지스터 사이의 모든 접속점에 부유용량(11, 12, 13, 14)이 존재한다. PMOS 트랜지스터(101)와 NMOS 트랜지스터(111)로 구성된 트랜스퍼 게이트가 차단(cut off)되면, 신호 전송로 (100)와 접지 사이에서 부유용량(11)만이 접속된다. 모든 트랜스퍼 게이트가 도통되면, 모든 부유용량(11, 12, 13, 14)과 커패시터(131)가 신호 전송로(100)와 접지 사이에서 접속된다. 이 회로는, 제어단자로 인가된 제어신호가 모두 하이레벨로 되면, 모든 트랜스퍼 게이트가 도통되어 버퍼회로(121)상의 부하를 최대로 하고, 신호 입력단자(151)에서 신호 출력단자(152)까지 신호 전파시간을 최대로 한다. 다음에, 제어단자(164)로 인가된 제어신호만이 로레벨로 전환되면, 트랜스퍼 게이트(104, 114)만이 차단되고, 그 결과, MOS 소자(104, 114)의 드레인측 게이트 용량 및 용량성 소자(131)의 용량에 대응하는 전력 소비량만큼 버퍼회로(121)의 부하가 경감된다. 따라서, 입력단자(151)에서 출력단자(152)까지의 신호 전파시간은 그 만큼 단축된다. 게다가, 제어 단자(18)로 인가된 제어신호가 로레벨로 전환되면, 트랜스퍼 게이트(103, 113)가 차단되고, MOS소자(104,114)의 소스측상의 게이트용량에 대응하는 전력 소비량만큼 버퍼회로(121)상의 부하가 더 경감된다. 입력단자(151)에서 출력단자(152)까지의 신호 전파시간은 부하의 감소에 비례하여 더 단축된다. 마찬가지로, 제어단자(161)로 인가되는 제어신호가 로레벨로 전환되면, 입력단자(151)에서 출력단자(152)까지의 신호 전파시간은 가장 짧게 된다. 이때, 신호 전파시간은 트랜스퍼 게이트의 단수에 관계없이 버퍼회로(121, 122)의 기본 지연시간 및 부하 구동능력과, MOS 소자(101, 111)의 게이트 용량 및 부유용량(11, 12, 13, 14)에 의해 결정된다는 것에 주의하여야 한다. 특히, 제1도의 회로가 사용되면, 지연시간의 제어시 분해능을 감소시키기 위해 트랜스퍼 게이트의 수를 증가시켜도 게이트 수의 증가에 관계없이 최소 지연시간을 일정한 레벨로 설정할 수 있다. 또한, 제1도의 회로에는 종래 사용된 가변 지연회로와 같이 클럭신호 전송로(100) 자체를 전환하는 회로는 설치되지 않았다. 따라서, 트랜스퍼 게이트(101∼114)의 게이트 전극으로 인가된 제어신호가 극단적으로 빠르게 전환되지 않는 한 스파이크 모양의 노이즈가 발생할 가능성은 없다.
따라서, 클럭신호가 전파되는 버퍼회로(121, 122)와 같은 속도 또는 그 이상의 고속으로 동작하는 제어회로를 설치할 필요는 없다.
또한, 트랜스퍼 게이트는 제1도의 실시예와 같은 PMOS 소자와 NMOS 소자의 조합 대신에 독립적인 PMOS소자 또는 NMOS소자로 구성할 수 있다. PMOS소자 와 NMOS 소자의 조합을 사용하는 것은 클럭펄스의 상승과 하강 엣지의 양쪽에서 균일한 지연특성을 얻을 수 있다는 이점이 있다. 또, 트랜스퍼 게이트를 PMOS소자와 NMOS소자만으로 구성할 필요는 없고, 다른 스위칭 소자를 사용해서 구성할 수 있다. 일반적으로, 트랜스퍼 게이트는 제어단자로 인가된 시로에 의해 신호선을 쌍방향으로 도통 또는 차단할 수 있게 한 것이다.
제2도는 본 발명에 의한 가변 지연회로의 제2 실시예를 나타낸다. 제2도에서 101∼108은 트랜스퍼 게이트로 사용되는 PMOS 소자, 111∼118은 트랜스퍼 게이트로해서 사용하는 NMOS 소자, 121과 122는 부하변동에 의해 파형왜곡의 영향이 다른회로로 전달되는 것을 방지하는 버퍼회로, 131과 132는 부하의 일부를 구성하는 용량성 소자이다. 151은 클럭신호의 입력단자, 152는 클럭신회의 출력단자, 161∼168은 제어신호를 입력하는 제어단자이다, 제2도의 회로는 제1도의 회로의 트랜스퍼 게이트를 병렬로 배치하는 것에 의해 구성되고, 이 회로는 제1도의 회로와 같은 방식으로 트랜스퍼 게이트를 개폐하는 것에 의해 부하의 크기를 바꾸어서 지연시간을 제어한다. 제1도의 회로에서 트랜스퍼 게이트읜 단수가 소정수 이상 증가되면, 트랜스퍼 게이트의 직렬저항이 커져서 버퍼회로(121)에서 먼 부하는 지연시간을 전환하는데 큰 기여를 할 수 없다. 이 실시예에서, 트랜스퍼 게이트를 병렬로 배치하는 것에 의해 이와 같은 문제는 회피된다.
제3도는 본 발명에 의한 가변 지연회로의 제3 실시예를 나타낸다. 제3도에서 101∼108은 트랜스퍼 게이트로 사용되는 PMOS 소자, 111∼118은 트랜스퍼 게이트로 사용되는 NMOS 소자, 121과 122는 부하변동에 의한 파형왜곡의 영향이 다른 회로로 전달되는 것을 방지하는 버퍼회로, 123은 이 가변 지연회로 내에서 신호진폭의 감소를 피하기 위한 버퍼회로, 131과 132는 부하의 일부를 구성하는 용량성 소자이다. 또, 151은 클럭신호의 입력단자, 152는 클럭신호의 출력단자, 161∼168은 제어신호를 입력하는 제어단자이다, 제1도 및 제2도의 회로에서 지연시간의 가변범위를 클럭신호의 주기의 약1/4이상으로 하면 버퍼회로(121)의 출력진폭은 감소하기 시작하고, 약1/2이상으로 하면 클럭신호를 버퍼회로(122)로 전달할 수 없게 된다. 이와 같은 문제를 회피하기 위해, 버퍼회로(121, 122) 사이에 버퍼회로(123)가 삽입된다. 예를 들면, 버퍼회로(121, 123) 사이와 버퍼회로(123, 122) 사이에서 지연시간의 가변범위를 클럭신호의 주기의 1/4로 각각 설정하는 것에 의해, 가변회로에서 신호진폭을 크게 감소하는 일 없이 전체 지연시간의 가변범위를 클럭신호의 주기의 1/2로 할 수 있다. 또 버퍼회로(121)의 부하 구동능력은, 일반적으로 신호의 상승시와 하강시에 다르기 때문에, 제1 및 제2 실시예의 회로에서 부하가 많아지게 되면 클럭신호의 듀티(duty)비가 회로의 입력에서 출력까지 신호가 전파하는 동안 변화한다. 반대로, 이 실시예의 회로가 사용되면 버퍼회로(123)의 전후의 부하의 무게를 거의 균등하게 하는 것에 의해 듀티비의 변화를 보정할 수 있다는 효과가 있다.
제4도는 본 발명에 의한 가변 지연회로의 제4의 실시예를 나타내는 것으로서, 제2도의 회로와 제3도의 회로를 조합시킨 것이다. 더 상세하게는, 버퍼회로(121, 122)의 사이에 버퍼회로(123)가 설치되고, 또 부하로서 버퍼회로(121, 123)는 병렬 배치되어 각각 직렬로 접속된 복수의 트랜스퍼 게이트를 포함하는 다중 게이트 어레이에 접속되어 있다. 제4도에 나타낸 바와 같이, 이실시예에서 각 용량성 소자(131)는 소스전극과 드레인전극이 전원에 접속된 MOS 소자와 소스전극과 드레인전극이 접지에 접속된 MOS소자를 구비한다. 또한, 제1도∼제4도에 나타낸 복수의 가변 지연회로를 준비해서 몇단이라도 연결하는 것에 의해 더 큰 가변범위를 가진 가변 지연회로를 얻을 수 있다.
제1도∼제4도에 나타낸 본 발명의 실시예에 의하면, 클럭신호 전송로(100)에서 버퍼회로에 접속된 트랜스퍼 게이트를 제어하는 것에 의해, 버퍼회로상의 부하가 변화되어 지연시간을 변경한다. 그래서, 최소 지연시간을 증가시키는 일 없이 지연시간의 제어시 분해능을 세밀하게 설정할 수 있다. 그리고, 지연시간의 변경시에 클럭신호 전송로(100) 그 자체를 일시적으로 차단 할 필요가 없기 때문에 스파이크 노이즈 등이 지연시간의 변경에 따라서 발생하지 않는다.
제5도는 본 발명에 의한 가변 지연회로의 제5 실시예를 나타낸다. 제5도에 있어서, 501∼508은 셀렉터 회로, 521∼529는 클럭신호의 극성을 설정하는 인버터회로이다. 또, 551은 클럭신호의 입력단자, 552는 클럭신호의 출력단자, 561∼568은 제어신호를 입력하는 제어단자이다. 이 실시예에 있어서, 모든 셀렉터 회로가 제5도상의 하측의 입력(예를들면, 셀렉터 회로(501)용 노드(511)을 선택하게 하는 제어신호를 받으면, 입력단자(551)로 인가된 클럭신호는 모든 인버터회로 및 모든 셀렉터 회로를 통과하여 출력단자(552)로 출력된다. 이 상태로 설정된 가변 지연회로가 최대 지연시간을 발생한다. 이때, 제어단자(568)로 인가된 제어신호가 전환되면, 셀렉터 회로(508)는 인버터회로(527)로부터 신호를 선택하여 인버터회로(528, 529)의 지연시간만큼 단축된다. 또 제어단자(567)로 인가된 제어신호가 전환되면, 셀렉터 회로(507)는 인버터회로(526)로부터 신호를 선택하여 인버터회로(527) 및 셀렉터 회로(508)를 통과하지 않는 신호가 출력된다. 따라서, 신호 전파시간은 그것에 따라 더 단축 된다. 비슷하게, 제어단자(561)로 인가된 제어신호가 전환되면, 셀렉터 회로(501) 이외의 회로를 통과하지 않는 신호가 출력된다. 이때, 입력단자(151)에서 출력단자(152)까지의 신호 전파시간은 모든 셀렉터 회로의 수에 관계없이 셀렉터 회로(501)의 지연시간만으로 결정되고, 즉, 가장 짧게 된다. 특히, 이 실시예에 의하면, 클럭신호의 경로로서 고정 지연시간의 경로 또는 가변 지연시간의 경로중 어느 것인가를 선택하는 것에 의해, 최소 지연시간을 증가시키는 일 없이 최대 지연시간을 임의로 설계할 수 있다.
제6도는 제5도의 지연회로의 구성요소인 셀렉터 회로(501)의 일예를 나타내는 회로도이다. 제6도에 있어서, 601∼604는 PMOS 소자, 611∼614는 NMMOS소자, 621은 인버터회로이다. 또 551은 클럭신호의 입력단자, 552는 클럭신호의 출력단자, 561은 제어신호를 입력하는 제어단자, 511은 제5도에서 셀렉터회로(502)의 출력에 접속되는 단자, Vdd는 정(正)극성의 전원에 접속되는 단자이다. 이 셀렉터 회로는 제어단자(561)로 로레벨의 제어신호가 인가되면, PMOS 소자(604)와 NMOS 소자(613)는 차단되고, PMOS 소자(603)와 NMOS 소자(614)는 도통된다. 따라서, 출력단자(552)에 나타나는 신호는 PMOS 소자(602)와 NMOS 소자(612)의 상태에 의해 결정된다. 즉, 입력단자(551)로 인가된 신호의 극성중 반전된 극성의 신호가 출력단자(552)에 나타난다. 이것은 입력단자(551)로 인가된 신호에 의해 영향을 받지 않는다. 반대로, 제어단자(561)로 하이레벨의 제어신호가 인가되면, PMOS 소자(603)와 NMOS 소자(614)는 차단되고, PMOS 소자(604)와 NMOS 소자(613)는 도통된다. 이 경우, 입력단자(511)로 인가된 신호의 극성중 반전된 극성의 신호가 출력단자(552)에 나타나고, 이것은, 입력단자(551)로 인가된 신호에 의해 영향을 받지 않는다. 이 방식으로, 제6도에 나타낸 회로(601)는 셀렉터 회로로 동작한다. 제5도의 다른 셀렉터 회로(502∼508)도 같은 회로구성으로 구성할 수 있다. 또, 클럭신호가 반대극성의 차동신호의 전송에 의해 전송되면, 일본특허공개공보 JP-A-2-168308호의 제23도에 나타낸 바와 같은 셀렉터 회로를 사용할 수 있다.
또한, 클럭신호가 차동신호 전송으로 전송되면, 극성의 반전 또는 비반전은 접속방법에만 따라 자유롭게 설정할 수 있고, 따라서 명백하게 제5도의 인버터회로(521∼528)는 불필요하게 된다.
제7도는 상술한 제1∼제5 실시예에서 가변 지연회로로 인가된 제어신호를 생성하는 제어회로의 실시예를 나타낸다.
제7도에 있어서, 901∼906은 플립플롭회로이다. 또, 961∼966은 가변지연회로로 인가된 제어신호의 출력단자이다. 제1도∼제4도의 가변 지연회로에서 지연시간을 제어하기 위해, 출력단자(961∼966)는 제어단자(161∼166)에 접속되고, 제5도에서 가변 지연회로의 지연시간을 제어하기 위해 출력단자(961∼966)는 제어단자(561∼566)에 접속된다. 971은 지연시간을 증가시키기 위한 UP 신호를 입력하는 단자, 981은 지연시간을 감소시키기 위한 DOWN 신호를 입력하는 단자, 991은 이 제어회로를 동작시키기 위해, 예를 들면 저주파의 클럭신호를 입력하는 단자이다. 이 제어회로에 있어서, 단자(971, 981)로 로레벨의 신호가 인가되면, 내부노드(972∼976, 982∼986)에 나타나는 신호는 모두로 레벨로 된다. 다음에, 플립플롭회로(901∼906)의 입력으로 인가된 신호는 단자(961∼966)에 나타나는 신호와 같다. 단자(991)로 클럭신호가 인가되어도 모든 플립를롭회로의 상태는 그대로 유지된다. 다음에, 단자(981)가 로레벨인 동안 단자(971)로 하이레벨의 신호가 인가된 경우를 생각한다. 예를들면, 출력단자(961∼963)에 하이레벨, 출력단자(964)에 로레벨이 나타나 있는 것으로 가정한다. 이때, 내부노드(972∼974)에 나타나는 신호는 하이레벨로 되고, 내부노드(975, 976)에 나타나는 신호는 로레벨로 된다. 이 상태에서, 단자(991)로 클럭신호가 인가되면, 출력단자(964)에 나타난 신호는 로레벨에서 하이레벨로 변화하고, 출력단자(961∼963)에 나타난 신호는 여전히 하이레벨이다. 또 출력단자(965∼966)에 나타난 신호는 그래도 유지된다. 더 상세하게는 단자(981)가 로레벨인 것에 대해서 단자(971)로 하이레벨의 신호가 인가되면, 단자(991)로 클럭신호가 인가될 때마다 출력단자(961∼966)중 가장 우측의 단자에서 로레벨의 신호만이 하이레벨로 변화하고, 그 이외의 출력은 그대로 유지된다. 마찬가지로, 단자(971)가 로레벨인 것에 대해서 단자(981)로 하이레벨의 신호가 인가되면, 클럭신호가 입력단자(991)로 인가될 때마다 출력단자(961∼966)중 가장 좌측의 단자에서 하이레벨 신호만이 로레벨로 변화하고, 그 이외의 출력은 그대로 유지된다. 따라서, 출력단자에 나타난 신호가 제1도∼제5도에 나타낸 어느 가변 지연회로의 제어신호로서 공급되면, 가변 지연회로는 다음과 같이, 단자(971)로 하이레벨의 신호가 인가되면 단자(991)로 클럭신호가 인가될 때마다 지연시간이 길어지게 되지만, 단자(981)로 하이레벨의 신호가 인가되면 단자(991)로 클럭신호가 인가될 때마다 지연이 짧아지게 되도록 동작된다, 또, 제7도의 회로에서 출력신호가 1비트씩 변화하기 때문에, 어떤 가변 지연회로를 제어하기 우해 이 회로가 사용되면 최소 분해능 이상의 지연시간 변화가 갑자기 발생할 우려는 없다. 또, 제7도는 제어신호가 6비트인 경우를 나타냈지만, 도면의 점선으로 둘러싸인 단수를 증감하는 것에 의해, 제어신호로서 비트 수를 임의로 증감할 수 있다.
제8도에는 본 발명에 의한 가변 지연회로에 제6 실시예를 나타낸다. 후술하는 바와 같아, 제5도의 회로는 지연시간의 설정치의 갯수에 비례해서 제어회로를 구성하는 소자의 수가 증가하는 결점이 있다. 이 실시예는, 이 결점을 보완한 것으로서, 소망의 지연시간이 최소 지연시간에 근접하면 회로가 제5도의 회로와 같이 동작하고, 지연시간이 길어지게 되면 간단한 제어회로를 가진 종래의 가변 지연회로를 사용하도록 설계되었다.
제8도에 있어서, 501∼506 및 701은 셀렉터 회로, 522∼527은 클럭신호의 극성을 서러정하는 인버터회로, 551은 클럭신호의 입력단자, 552는 클럭신호의 출력단자, 561∼566 및 791∼765는 제어신호를 입력하는 제어단자이다. 또 710은 간단한 제어방법을 채용한 가변 지연회로로서, 예를들면 이 목적을 위해 제9도에 나타낸 가변 지연회로가 사용할 수 있다. 이 실시예에 있어서, 셀렉터 회로(501∼506)의 단수는 셀렉터 회로(503∼506)와 인버터회로(522∼527)에서 지연시간읜 총 합계가 가변 지연회로(710)의 최소 지연시간 및 지연시간 제어의 분해능과 같거나 또는 그 이상이 되도록 설정된다. 이 실시예의 회로는, 셀렉터 회로의 입력중 입력단자(551)에 직접 접속되는 측의 입력을 선택하기 위해 제어신호가 제어단자(761)로 인가되면 제5도의 회로와 같은 방식으로 동작한다. 한편, 셀렉터 회로(701)가 가변 지연회로(710)의 출력(노드 751)을 선택하게 하는 제어신호가 제어단자(761)로 인가되고, 셀렉터 회로(501)가 셀렉터 회로(502)의 출력(노드 511)을 선택하게 하는 제어신호가 제어단자(561)로 인가되면 가변 지연회로(710)의 지연시간은 가산된다. 즉, 이 실시예에서는 셀렉터 회로(501)가 입력단자(551)로부터 신호를 선택하면, 지연 시간은 최소, 즉 지연시간은 1단 또는 셀렉터 회로(501)만으로 된다. 이 지연시간은 제5도의 회로의 최소지연시간과 같다. 한편, 최대 지연시간은 지연회로를 구성하는 모든 회로의 지연시간(가변 지연회로(710)는 최대 지연시간을 발생한다)의 총 합계이므로, 최대 지연시간을 발생시키는데 기여하지 않는 구성요소를 사용하지 않는 일은 없다. 그래서, 지연시간의 제어시 분해능은 셀렉터 회로 2단(701과 502)의 지연시간의 합계 또는 셀렉터 회로와 인버터회로의 어느 1단(503과 522등)의 지연시간의 합계 또는 인버터회로 2단(526과 527)의 지연시간의 합계이고, ,이 분해능은 제5도의 회로의 분해능과 거의 같다. 또한 상술한 바와 같이, 셀렉터 회로(503∼506)와 인버터회로(522∼527)에 의해 결정된 최대 지연시간은 가변 지연회로(710)의 최소 지연시간과 같거나 또는 그 이상으로 설정되어 있으므로, 셀렉터 회로(701)를 전환하는 전후의 지연 시간의 가변범위는 중복되는 범위를 가진다. 이것은 지연시간이 1 스텝씩 증가되는 경우에 적용한다. 따라서, 지연시간 제어의 분해능이 상기 3개 길이의 분해능중 어느 것을 초과하는 일을 결코 발생하지 않는다.
제9도는 가변 지연회로(701)의 구성의 일예를 나타낸다. 제9도에 있어서, 801∼804는 셀렉터 회로, 821∼824는 지연시간차를 발생시키는 인버터이다. 또, 제5도와 공통된 부분에는 동일한 부호가 표시되어 있다. 제9도의 회로에 있어서, 셀렉터 회로(801∼804)의 제어단자(762∼765)로 인가된 제어신호에 의해, 짧은 지연시간의 경로(셀렉터 회로만의 지연시간의 합계)또는 긴 지연시간의 경로(셀렉터 회로와 인버터회로의 지연시간 합계)를 선택할 수 있다. 인버터회로(822)의 지연시간을 인버터회로(821)의 지연시간의 2배보다 더 작은 값이 되도록 설정하고, 또 인버터회로(823)의 지연시간이 인버터회로(822)의 지연시간의 약 2배보다 더 작은 값이 되도록 하며, 인버터회로(824)의 지연시간을 인버터회로(823)의 지연시간의 약 2배보다 작은 값이 되도록 설정하면, 단자(762∼765)에서 제어신호를 적절히 설정하는 것에 의해 최소 분해능으로서 가변 지연회로(710)의 지연시간을 인버터회로(821)의 지연시간으로 자유롭게 선택할 수 있다. 또, 이 회로의 최소 지연시간은 셀렉터 회로(801∼804)의 지연시간의 합계이고, 최대 지연시간은 인버터회로(821∼824)의 지연시간의 합계에 셀렉터 회로(801∼804)의 지연시간의 합계가 더해진 것에 주의하여야 한다.
제10도는 제8도에 나타난 제6도의 실시예의 가변 지연회로로 공급된 제어신호를 생성하는 제어회로의 실시예를 나타낸다. 제 10도에 있어서, 1001은 플립플롭회로, 1002는 제7도와 거의 같은 구성의 회로, 1003은 UP/DOWN 카운터이다. 561∼566 및 761∼765는 제8도의 가변 지연회로로 인가된 제어신호의 출력단자로서 제8도의 회로의 제어단자(561∼566, 761∼765)에 접속된다. 또, 971과 981은 지연시간을 증감하는 신호를 입력하는 단자, 991은 이 회로를 작동시키기 위해, 예를 등면 저주파의 클럭신호를 입력하는 단자이다.
제11A도는 UP/DOWN 카운터(1003)의 일예를 나타낸다. 제11A도에 있어서, 제10도와 공통인 부분에는 동일한 부호가 표시되어 있다. 이 회로에 있어서, 노드(1072. 1081)로의 입력이 로레벨이면, 출력단자(762∼765)로의 출력신호는 변화하지 않지만, 노드(1072)로의 입력이 하이레벨이고, 노드(1081)로의 입력이 로레벨이면, 단자(991)로 클럭신호가 인가될 때마다 출력단자(762∼765)에 나타난 2자리수의 2진수가 1카운트씩 또는 1비트씩 카운트 업 된다. 반대로, 노드(1072)로의 입력이 로레벨이고, 노드(1081)로의 입력이 하이레벨이면, 클럭신호가 인가될 때마다 2진수가 카운트 다운된다. 또, 이 카운터는 출력단자(762∼765)로의 출력이 모두 하이레벨일 때 노드(1072)로 인가된 신호가 억제되도록 구성되어 있다. 마찬가지로, 출력이 모두 로레벨일때 노드(1081)로 인가된 신호는 억제된다. 이 구성은 오버플로우와 또는 언더플로우에 따라서 오동작이 발생하는 것을 방지한다.
제11B도는 제7도의 회로와 거의 같은 방식으로 구성된 회로(1002)를 나타낸다. 제11B도에 있어서, 제7도 및 제10도와 공통의 부분에는 동일한 부호로 표시되어 있다. 제7도의 회로와 회로(1002)의 차이는 출력단자(961)로 출력되는 신호가 하이레벨에서 로레벨로 변화하는 조건뿐이다. 회로(1002)에 있어서, 노드(1073)가 하이레벨(따라서, 출력단자(1061)에서의 출력신호가 로레벨)인 경우에만 출력단자(561)로부터의 출력신호를 하이레벨에서 로레벨로 전환할 수 있다.
제10도에 있어서, 단자(971, 981)로 로레벨의 신호가 인가되는 동안, 제7도의 경우와 같이 출력단자(561∼566)로 출력되는 제어신호는 변화하지 않는다. 이 경우 내부노드(1071, 1072, 1081)도 모두 로레벨이고, 출력단자(761∼765)로 출력되는 제어신호도 역시 변화하지 않는다. 여기에서, 단자(981)가 로레벨로 유지된 채 단자(971)로 인가되는 신호가 하이레벨로 설정되는 경우를 고려한다. 이때, 출력단자(561∼566)중 어느 하나가 로레벨이라면 내부 노드(1071, 1072, 1081)는 모두 로레벨로 유지되고, 출력단자(761∼765)로 출력되는 신호는 변화되지 않지만, 출력단자(561∼566)로 출력되는 신호만 제9도의 경우와 같이 변화한다. 출력단자(761)에서의 출력이 로레벨일 때, 출력단자(561∼566)가 모두 하이레벨로 변화하면 단자(991)로 클럭신호가 인가되는 순간 출력단자(761)가 하이레벨로 변화한다. 이때, 단자(762∼765)로 출력되는 신호는 변화하지 않는다. 출력단자(561∼566, 761)로 출력되는 신호가 모두 하이레벨일때, 단자(991)로 클럭신호가 인가될 때마다 출력단자(762∼765)로 출력되는 2자리수가 1카운트씩 또는 1비트씩 타운트 업 된다. 그리고, 출력단자(561∼566, 761∼765)로 출력되는 신호가 모두 하이레벨로 변화하여 더이상은 변화하지 않는다.
다음에, 단자(971)를 로레벨로 유지한 채 단자(981)로 인가된 신호가 하이레벨로 설정된 경우를 고려한다. 이때, 출력단자(562∼566)로 출력되는 신호중 어느 하나가 하이레벨이면, 내부노드(1071, 1072, 1081)는 모두 로레벨이고, 출력단자(761∼765)로 출력되는 신호는 변화하지 않는다. 이때, 출력단자(761∼765)로 출력되는 신호만이 제9도의 경우와 같이 변화한다. 출력단자(562∼566)로 출력되는 신호가 모두 로레벨로 변화하면, 출력단자(561, 761)의 단자의 상태에 관계없이 내부노드(1081)는 하이레벨로 변화한다. 따라서, 단자(991)로 클럭신호가 인가될 때마다 출력단자(762∼765)로 단자에 출력되는 2자리수가 카운트 다운된다. 출력단자(761)로 출력되는 신호는 출력단자(762∼765)중 어느 하나라도 하이레벨이면 변화하지 않지만, 출력단자(762∼765, 562∼566)가 모두 로레벨로 변화하고, 다음 클럭신호가 인가될 때, 이때 출력단자(761)에 나타난 신호가 하이레벨이면 로레벨로 변화한다. 출력단자(761)가 하이레벨인 동안 출력단자(561)는 변화하지 않지만, 출력단자(761, 562∼566)가 모두 로레벨로 변화하면, 다음 클럭신호가 인가될 때 출력단자(561)는 로레벨로 변화한다. 그리고, 출력단자(561∼566, 761∼765)로 출력되는 신호가 모두 로레벨로 변화하면 출력신호는 더 이상 변화하지 않는다. 이와같은 방법으로 해서 단자(971, 981)로 인가된 신호를 적절히 전환하여 소망의 지연시간이 얻어질 때까지 제어신호가 변화된다.
제8도의 가변 지연회로가 상술한 회로를 사용해서 제어되면, 구성부분으로서 가변 지연회로(710)가 사용될 때 먼저, 이 가변 지연회로(710)가 접속되고나서 지연시간이 증가되고, 이 가변 지연회로(701)가 분리되어 있으면, 지연시간이 최소로 설정된 후 분리된다.
또한, 제7도 및 제11A도의 회로를 비교하는 것에 의해, 제7도의 회로는 7단계(n비트로 n+1단계)에서 6비트로 지연시간을 제어하지만, 제11A도 의 회로는 16단계(n비트로 2의 n승 단계)에서 4비트로 지연시간을 제어할 수 있는 것은 물론이다. 1비트당의 회로규모는 제9도 및 제11A도가 거의 같고(플립플롭 회로의 물량이 대부분을 점유한다), 따라서, 다단계의 제어시 제11A도의 회로가 작은 규모이기 때문에 더 바람직하다. 그러나, 제11A도의 회로로 제5도등의 가변 지연회로를 제어하고자 하면 복잡한 디코더가 필요하게 된다. 따라서, 제10도와 같이 양쪽 회로의 조합으로 이루어진 제어회로로 제8도와 같은 가변 지연회로를 제어하는 것에 의해 회로규모를 더 증가시키는 일 없이 제5도의 회로의 이점을 가지는 가변 지연회로를 실현할 수 있다.
다음에, 상술한 가변 지연회로를 적용하는 일예로서 컴퓨터 시스템에 사용된 클럭위상 조정장치를 설명한다.
제12도는 컴퓨터에 사용된 클럭위상 조정회로의 실시예를 나타내는 블록도이다. 제12도에 있어서, 1200은 클럭신호의 공급원, 1210은 클럭신호의 분배선이다. 또, 1220은 클럭신호를 사용해서 정보처리 등을 행하는 논리회로 로서, 복수의 분배선(1210)과 교차하게 배치된다. 클럭신호 공급원(1200)에서 1201은 클럭신호의 소스로서 고주파 신호를 발생하는 고주파 발진기, 1202는 고주파 발진기(1201)에 의해 발생된 고주파 신호로부터 클럭신호 및 기준신호를 생성하는 클럭신호 발생회로, 1203은 각 분배선(1210)으로 클럭신호 및 기준신호를 전송하는 버퍼회로, 1231은 클럭신호 및 기준신호를 각 분배선(1210)으로 전송하는 배선이다. 또, 1211은 기준신호를 사용해서 클럭신호의 위상을 조정하는 위상 조정회로이고, 상술한 가변 지연회로는 이들 회로 각각에 사용한다. 1212는 논리회로(1220)로 위상조정된 클럭신호를 전송하는 버퍼회로이다. 또 이 회로에서 기준신호를 생성하고, 위상을 조정하기 위해, 전송되는 기준신호를 결정하는데 시퀸스 신호가 필요하고, 위상조정을 조정하는데 가변 지연회로가 필요하다. 제12도의 전체 시스템이 분리 설치된 컴퓨터로 제어되어 동작하는 경우, 이 컴퓨터 등에 시퀀스 신호가 제공될 수 있다. 그러나, 제12도의 시스템을 독립적으로 동작 가능하게 하기 위해서는 리셋트 신호 등에서 시퀀스 신호를 생성하는 시퀀스 회로를 클럭신호 발생회로(1202)중에 설치할 필요가 있다. 1251은 상술한 목적을 달성하기 위한 리셋트 신호등을 입력하는 단자, 1204는 신호 분배선(1210)으로 시퀀스 신호를 전송하는 버퍼회로, 1232는 신호 분배선(1210)으로 시퀀스 신호를 전송하는 배선이다. 단자(1251)로 입력되는 리셋트 신호는 전원스위치가 닫힌 후 공급전압이 안정 될 때 출력되는 신호(소위 전원 리셋트 신호) 또는 시스템에 어떤 이상이 발생 할 때 스위치의 수동조작에 의해 전송되는 리셋트 신호 등을 사용할 수 있다.
하나의 위상조정회로(1211)는 약 천 내지 수천개의 게이트를 포함하고, 위상 조정회로의 수는 위상조정의 정밀도 또는 범위에 따라 다르기 때문에, 1개의 논리 LSI가 수천 게이트 이하를 포함하면, 복수의 LSI가 탑재된 배선기판 등이 1개의 신호 분배선(1210)으로서 사용된다. 그러나, 1개의 논리 LSI의 규모가 1만 이상의 게이트를 포함하면, 1개의 LSI가 1개의 분배선(1210)으로 사용될수 있다. 또한, 규모가 큰 LSI의 경우 복수의 신호 분배선(1210)이 하나의 LSI에 설치될 수 있다. 적어도 기준신호를 전송하는 측(가능 하다면 클럭신호를 전송하는 측)의 배선(1231)은 신호 전파시간이 같게(전기적 으로 같은 길이) 되도록 설계된다. 또, 클럭신호와 기준신호는 고속의 신호로서 높은 위상 정밀도를 요구한다. 그래서 버퍼회로(1203)에는 높은 구동능력을 가지는 회로를 사용하는 것이 바람직하다. 반대로, 시퀀스 신호는 훨씬 저속의 신호이기 때문에 버퍼회로(1204)가 높은 구동능력을 필요로 하지 않고, 길이가 엄밀하게 같을 필요는 없다.
다수의 플립플롭회로(1221)가 논리회로(1220)에 설치되고, 클럭신호에 동기하여 하나의 플립플롭회로로부터 다른 것으로 신호가 전송되는 것에 의해 정보가 처리된다. 따라서, 각 플립플롭회로로 공급된 클럭신호의 위상이 소정의 위상에서 어느 정도 이상 이동하면, 정보처리시 오동작을 일으킬 가능성이 있다. 특히, 고속동작이 요구되는 플립플롭회로에서 허용할 수 있는 위상 이동의 한계가 더 적게되는 사실에 유의하여야 한다. 이 실시예에 있어서, 이 위상이동을 방지하기 위해, 각 신호 분배선(1210)에 위상 조정회로(1211)가 설치되어 복수의 신호 분배선(1210)에서 복수의 플립플롭회로(1221)로 공급되는 클럭신호의 위상을 조정하므로, 모든 위상을 소정의 위상에 맞춘다. 다음에, 위상 조정회로(1211) 및 클럭신호 발생회로(1202)를 설명한다.
제13도는 위상 조정회로(1211)의 실시예를 나타낸다. 제13도에 있어서 1301은 이 위상 조정회로가 탑재된 LSI의 입력 버퍼회로, 1302 및 1303은 가변 지연회로, 1312 및 1313은 가변 지연회로(1302, 1303)를 제어하는 제어회로, 1305는 셀렉터 회로, 1306은 분주회로, 1307은 위상 비교회로, 1308은 제어회로(1312, 1313)와 세렉터 회로(1305) 등으로 신호를 공급하는 디코더회로이다. 또, 1321은 논리회로(1220)에서 사용되는 제1 위상의 클럭신호를 전송하는 배선, 1322는 논리회로(1220)에서 사용되는 제2 위상의 클럭신호를 전송하는 배선, 1350은 클럭신호를 입력하는 단자, 1351은 기준신호를 입력하는 단자, 1352는 시퀀스 신호를 입력하는 단자이다.
가변 지연회로(1302)는 논리회로(1220)의 동작중에 생긴 온도변화 등에 기인하는 클럭신호의 위상이동을 보정하기 위해 사용되고, 제1도∼제4도에 나타낸 스파이크 모양의 노이즈를 발생하지 않는 가변 지연회로가 사용된다. 또, 가변 지연회로는 반도체 소자의 제조편차 등에 기인하는 고정된 위상이동을 보정하기 위해 사용되고, 제5도와 제7도에 나타낸 큰 가변범위를 가지는 가변 지연회로가 사용된다. 가변 지연호로(1303)에서 지연시간은 전환은 리셋트 신호를 받고나서 논리회로(1220)가 동작을 시작할 때까지 행해진다. 제어회로(1312, 1313)로서는 제7도 및 제10도에 나타낸 회로 등이 가변 지연회로(1302, 1303)의 종류에 따라서 선택된다. 셀렉터 회로(1305)는 논리회로(1220)로 공급된 클럭신호중에서 위상비교를 위해 위상의 클럭신호를 선택하고, 이 목적을 위해 제6도에 나타낸 바와 같은 회로가 사용된다. 분주회로(1306)는 클럭신호 입력단자(1350)로 인가된 클럭신호를 분주해서 제어회로(1312, 1313)와 위상 비교회로(1307)에 필요한 저주파의 클럭신호를 생성한다. 분주회로(1306)의 분주비는, 예를 들면 목적의 약 1/8일 수 있다. 위상 비교회로(1307)는 논리회로(1220)로 공급된 클럭신호의 위상과, 기준신호 입력단자(1351)로 인가된 기준신호의 위상을 비교하는 회로이다. 디코더회로(1308)는 시퀀스 신호(현재 전송된 기준신호의 종류를 알려주는 정보)에 따라서 어느 위상의 클럭신호를 셀렉터 회로(1305)에서 위상 비교회로(1307)로 전송하는가와 논리회로(220)를 동작시키는 올바른 시간인가 아닌가를 결정한다. 또, 디코더 회로(1308)는 제어회로(1312, 1313)가 위상 비교회로(1307)의 출력을 전송하는가를 결정하고, 논리회로(1220)를 동작시키는가 아닐가를 알려주는 신호(1320)를 공급한다. 위상 비교회로(1307) 및 디코더회로(1308)의 상세는 제14도 및 제15도를 참조해서 후술한다.
제14도에는 위상 비교회로(1307)의 일예를 나나낸다. 제14도에 있어서, 1541은 기준시호를 입력하는 단자, 1452는 셀렉터 회로(1305)에 의해 선택된 클럭신호를 입력하는 단자, 991은 분주회로(1306)에 의해 생성된 클럭신호를 입력하는 단자이다. 1471 및 1481은 판정결과를 출력하는 단자이다. 단자(1452)로 입력된 클럭신호가 단자(1451)로 입력된 기준신호보다 빠르면(가변 지연회로의 지연시간을 증가시키면), 단자(1471)로 클럭신호가 출력되고, 또, 단자(1452)로 입력된 클럭신호가 느리면(가변 지연회로의 지연시간을 감소시키면), 단자(1481)로 클럭 신호가 출력된다. 1401은 2개의 NAND회로 사이에서 서로 교차 접속된 입출력을 가지는 2개의 2입력 NAND 회로이고, 2개의 2입력 NAND회로는 매 주기마다 기준신호 및 클럭신호의 위상 타이밍을 판정한다. 1402는 1주기 동안 2입력 NAND회로(1401)의 판정결과를 유지하는 플립플롭회로, 1403은 2입력 NAND회로(1401)로 인가된 부하를 균등하게 하는 플립플롭회로, 1404는 2입력 NAND회로(1401)의 출력을 게이트 지연에 의해 약간 지연시켜 플립플롭회로(1402)를 확실하게 동작시키는 타이밍 신호를 생성하는 회로, 1405는 단자(991)에서 입력된 저주파 클럭신호의 주기와 일치해서 플립플롭회로(1402)의 출력을 받고, 전단(前段)에서 플립플롭회로의 추ㅜㄹ력을 중간치로 유지하는 것에 의해 오동작을 방지하는 플립플롭회로이다. 또, 1406은 단자(991)에서 입력된 저주파 클럭신호의 주기와 일치해서 각각 카운트를 행하는 4비트 카운터 회로이고, 플립플롭회로(1405)의 출력에 따라서 하나의 카운터(1406)만이 카운트를 진행한다. 이 회로는 2입력 NAND회로가 노이즈 등에 의해 돌발적으로 영향을 받은 오판정이 후단의 회로로 전달되는 것을 방지하기 위해 설치된다. 1407은 저주파 클럭신호의 1주기 동안 카운터회로(1406)를 통과한 판정결과를 유지하는 플립플롭회로이다. 카운터회로(1406)는 제11A도에 나타낸 회로를 사용하여 실현할 수 있다. 카운터회로(1406)가 구성되어 노드(1464)가 하이레벨로 변화하면 카운터회로(1406)에서 모든 플립플롭회로가 “1”상태로 리셋트되는 것에 주의하여야 ㅎ나다. 카운터회로(1406)중 하나가 15카운트에 도달해 모든 출력이 “0”으로 되고, 내부노드(1462, 1463)중 어느 하나가 로레벨로 된다. 이때, 다른 카운터회로(1406)가 11 카운트 이하이면, 출력단자(1471, 1481)로 가변 지연회로의 지연시간을 증감시키는 신호가 출력되지만, 다른 카운터회로(1406)가 12카운트 이상이면, 출력단자(1471, 1481)는 로레벨이다. 어느 경우에도, 한쪽 카운터의 카운트가 15에 도달하면 노드(1464)가 하이레벨로 변화하고, 양쪽 카운터회로(1406)가 리셋트되어 0에서 카운트를 다시 시작한다. 특히, 2입력 NAND회로(1401)의 판정결과의 출현율이 15:11 이상의 비율로 한쪽이 커지면, 가변 지연회로의 지연시간을 증감시키는 신호가 출력된다. 이 비율이 15:12 이하이면, 출현율은 거의 같은 것으로 간주되고, 지연시간을 전환하는 신호는 출력되지 않는다. 또한 제14도의 위상 비교회로의 주요 원리는 전술한 JP-A-2-168308호 공보에 개시되어 있다.
제15도는 제13도의 디코더회로(1308)의 실시예를 나타낸다. 제15도에 있어서, 1301은 시퀀스 신호 입력단자(1352)에 접속된 입력 버퍼회로이다. 또, 1501은 3입력 NAND회로, 1502는 4입력 NAND회로, 1503은 저주파 클럭신호에 동기해서 시퀀스 신호를 받는 플립플롭회로이다. 1551은 이때 전송된 기준신호가 제1 위상의 클럭신호의 위상을 나타내는가 또는 제2 위상의 클럭신호의 위상을 나타내는가를 통지하는 시퀀스 신호를 입력하는 단자, 1552는 초기 조정의 단계인가 또는 동작상태인가를 통지하는 시퀀스 신호를 입력하는 단자, 1553은 어떤 상태에서 다른 상태로 변화하는 다른 시퀀스신호의 시기인가 또는 기준신호의 시기인가를 통지하는 시퀀스 신호를 입력하는 단자이다. 제15도에 나타낸 바와 같이, 이 디코더 회로는 단자(1551)로 입력되는 시퀀스 신호에 따라서 셀렉터 회로(1305)를 제어하고, 또 위상 비교회로로부터 신호를 전송하기 위해 제어회로(1312, 1313)의 위상을 제어한다. 또, 단자(1552)로 입력되는 시퀀스 신호에 기초해서 초기 조정시기인가 아닌가를 나타내는 신호가 논리신호(1220) 및 제어회로(1312, 1313)로 전송된다. 각 제어회로(1312)에 있어서, 이 신호가 하이레벨로 변화하면 미리 정해진 몇 개의 플립플롭회로가 “0”상태로 리셋트되고, 다른 플립플롭회로가 “1”상태로 셋트된다. 이것에 의해, 가변 지연회로(1302)의 지연량이 가변점위의 중심(또는 미리 정해진 적당 한 값)으로 설정되고, 동작시 조정 가능한 범위를 충분히 확보할 수 있다. 이 상태는 초기 조정이 종료할 때까지 계속한다. 초기 조정이 종료한 후, 제어회로(1312)가 통상의 제어동작을 개시함과 동시에 지연시간을 변화시키는 신호가 제어회로(1313)로 가는 것을 정지시켜 초기 조정 종료시에 존재한 제어신호가 유지된다. 또한, 논리회로(1220)로 신호가 전송되어 제어동작이 개시된 것을 통지한다. 이들 시퀀스 신호와 기준신호의 상태가 변화할 때는 단자(1553)로 인가된 시퀀스 신호가 로레벨로 변화하여 지연시간을 증감시키는 신호가 어느 제어회로(1312, 1313)로 가는 것을 방지함으로써 미리 오동작을 배제하는 것에 주의하여야 한다.
제16도는 제12도의 클럭신호 발생회로(1202)의 실시예를 나타낸다. 제16도에 있어서, 1601은 고주파 발진기(1201)의 출력을 분주해서 클럭신호의 주파수를 생성하는 플립플롭회로, 1602는 제1 위상 및 제2 위상의 클럭신호의 위상차와 같은 위상차를 가진 2개의 신호를 발생시키는 플립플롭회로, 1603은 시퀀스 신호에 따라서 플립플롭회로(1602)의 출력중 어느 하나를 선택하고, 기준신호를 발생시키는 셀렉터 회로, 1604는 클럭신호와 기준신호를 고주파 발진기의 출력에 동기시켜 소정의 위상관계로 하는 플립플롭회로, 1605는 신호 분배선(1210)에 위치된 위상 조정회로(1211)에서 버퍼회로(1212)와 가변 지연회로(1302, 1303)에 의한 지연된 클럭신호로 지연시간의 균형을 맞추기 위해 신호분배선(1210)으로 전송되기 전에 각 신호분배선(1210)에 관한 기준신호를 균등하게 지연시키는 지연소자, 1606은 시퀀스 신호를 발생시키는 시퀀스 회로, 1607은 시퀀스 회로를 동작시키는 저주파의 클럭신호를 발생시키는 분주회로이다. 또, 1651은 클럭신호를 출력하는 단자, 1652는 기준신호를 출력하는 단자, 1661∼1663은 제15도의 단자(1551∼1553)로 공급되는 시퀀스 신호를 출력하는 단자, 1251은 리셋트 신호를 입력하는 단자이다. 또한, 분주회로(1607)는 예를들면, 제13도의 분주회로(1306)에서 사용된 것보다 큰 약 1024의 큰수로 분주하는 것에 주의하여야 한다. 또, 지연소자(1605)로 기준신호를 지연시키는 대신에, 1주기 전보다 큰 클럭신호의 상승 엣지가 기준신호와 정합하면 지연소자(1605)를 반드시 설치할 필요는 없다.
제17도는 시퀀스 회로(1606)의 실시예를 나타낸다. 제17도에 있어서, 1701은 분주회로(1607)에서 공급된 저주파의 클럭신호에 동기해서 단자(1251)로 입력된 리셋트 신호를 받는 플립플롭회로, 1702는 플립플롭회로(1701)의 출력이 하이레벨과 로레벨의 중간값으로 유지될 때(소위, 해저드(hazard)가 일어날때) 오동작을 방지하기 위해 같은 클럭신호와 다시 동기하는 플립플롭회로, 1703은 순환시 일정기간으로 기준신호를 전환하는 시퀀스 신호를 발생시키기 위해 저주파의 클럭신호를 더 분주하는 분주회로, 1704는 전송되는 위상의 기준신호를 결정하는 시퀀스 신호를 발생시키기 위해 상기 신호를 2 분주하는 플립플롭회로이다. 또, 1705∼1707은 분주회로(1607)에 의해 공급된 저주파의 클럭신호에 동기해서 동작하는 쉬프트 레지스터 회로를 구성하는 플립플롭회로이고, 이 쉬프트 레지스터는 기준신호를 전환하는 신호(단자 1661로 출력되는 신호)와, 기준신호가 전환중인가 아닌가를 나타내는 신호를 발생시킨다. 1708은 단자(1251)로 인가된 리셋트 신호가 제거된 후 기준신호를 전환하는 신호가 첫번째 순환한 것을 검출하는 플립플롭회로, 1709 및 1710은 단자(1661)로 출력되는 신호와 동기해서 신호를 변화시키는 플립플롭회로이다. 항상, 플립플롭회로(1708)에 앞선 단자(1750)로 하이레벨의 신호가 인가된다. 또한, 분주회로(1703)의 분주율은 이 분주회로의 출력의 주기가 제13도에서의 가변 지연회로(1303)의 지연시간을 조정하는데 필요한 시간 이상이 되도록 설정되는 것에 주의하여야 ㅎ나다. 예를들면, 가변 지연회로(1303)의 지연시간의 전환범위가 1280단계이면, 분주회로(1306)의 분주가 8이고, 제14도의 카운터회로(1406)는 4비트 카운터(소위 16분주)이며, 제16도의 플립플롭회로(1601)의 분주는 2 이다. 또 분주회로(1607)가 1024 분주타입이면, 분주회로(1703)의 제수(divisor)는 320(320=1280×8×16×2÷1024) 이상뿐이다. 2의 n번째 누승이 분주회로의 제수로서 사용되면, 분주회로를 용이하게 구성할 수 잇고, 이 경우 제수는 512 이상이 필요하다. 실용상, 저너체 장치의 온도가 어느 정도 안정할때 까지 시간을 얻기 위해 분주회로의 제수로 더 큰수가 사용되면, 제13도에서 필요한 가변 지연회로(1302)의 가변범위를 작게 할 수 있다.
제17도에 있어서, 단자(1251)로 입력되는 리셋트 신호가 하이레벨인 동안 플립플롭회로(1702)의 출력은 하이레벨이고, 분주회로(1703) 및 플립플롭회로(1704, 1709)는 모두 리셋트 된다. 단자(1251)로의 리셋트 신호가 로레벨로 변화하면, 플립플롭회로(1702)의 출력이 로레벨로 되어 분주회로(1703) 및 플립플롭회로(1704, 1708)의 리셋트가 해제된다. 그러면, 분주회로(1703)가 동작하기 시작하고, 플립플롭회로(1708)는 노드(1751)에 신호의 상승의 엣지가 나타나기까지 대기한다. 리셋트 신호가 해제된 직후 노드(1751)는 이미 하이 레벨, 즉 노드(1751)에 나타나는 신호가 한번 로레벨로 변화하고 나서 하이레벨로 변화할 때(즉, 기준신호를 전환하는 시퀀스 신호가 첫번째 순환한 후), 플립플롭회로(1708)의 출력이 변화한다. 그후, 단자(1251)로 입력되는 리셋트 신호가 하이레벨로 변화하지 않는 한, 플립플롭회로(1708)의 출력은 하이레벨이 유지된다. 또, 노드(1751)에 나타난 신호가 플립플롭회로(1705∼1707)로 구성된 쉬프트 레지스터 회로에 의해 1단씩 이동되므로 흘립플롭(1705, 1707)의 출력이 배타적 OR에 의해, 회로(1705, 1707)사이에 있는 플립플롭회로(1706)의 출력이 변화하는가 아닌가를 검출할 수 있다. 상술한 방식에서는 클럭위상 조정장치(1200)가 소망의 위상으로 조정된 여러 위상의 클럭신호 및 시퀀스 신호를 복수의 분배선(1210)로 공급할 수 있다.
제18도는 논리회로(1220)로 4개 위상의 클럭신호를 공급하는 클럭신호 발생회로(1202)의 다른 실시예를 나타낸 것이다. 제18도에 나타낸 회로는 고주파 발진기(1201)의 출력을 분주해서 클럭신호의 주파수를 생성하는 플립플롭회로(1601)로서 4분주 분주회로가 구성되고, 클럭신호의 위상차와 같은 위상차를 가진 신호를 생성하는 플립플롭회로(1602)가 4개 위상의 신호를 출력하도록 구성되며, 기준신호의 위상을 선택하기 위해 시퀀스 신호(단자(661)로의 출력)에 2비트가 필요하게 되고, 상이한 위상의 기준신호를 출력하는 셀렉터 회로(1603)가 4개의 신호중 하나를 선택하도록 배치되는 점이 제16도의 회로와 다르다. 제18도에 있어서 제16도와 같은 기능을 가지는 부분은 대해서는 제16도에 나타낸 것과 같은 부호가 표시되어 있다. 또한, 셀렉터 회로(1603)는 4 대 1의 셀렉터 회로로서 한번에 4개의 신호중에서 하나를 선택하도록 구성할 수 있다. 4 대 1의 셀렉터 회로의 지연시간이 너무 길기 때문에, 플립플롭회로(1602)에서 플립플롭회로(1604)에 도달할 수 없어, 고속의 클럭신호가 필요하게 되는 경우, 이 회로는 제18도에 나타낸 바와 같이 클럭신호가 2 대 1의 셀렉터 회로의 2단을 통과하도록 구성할 수 있고, 또, 플립플롭회로(1801)가 이 구성에 의해 셀렉터 회로 사이에 삽입되어, 2 대 1의 셀렉터 회로보다 지연 시간을 단축할 수 있다.
제19도는 클럭신호 발생회로(1202)의 다른 실시예를 나타내는 것으로서이 클럭신호 발생회로는 저주파 클럭신호로 제13도의 가변 지연회로(1303)의 지연시간의 초기의 거친 조정을 행한 수 실제 사용되는 주파수로 지연시간을 미세하게 조정하는데 사용된다. 제195에 잇어서, 1901은 거친 조정용의 저주파 클럭신호를 생성하기 위한 분주회로를 구성하는 플립플롭회로, 1902는 플립플롭회로(1901, 1601)의 출력을 고주파 발진기(1201)의 출력과 동기시키는 플립플롭회로, 1903은 거친 조정용 저주파 클럭신호와 실제로 사용되는 클럭신호를 전환하는 셀렉터 회로이다. 또, 1961은 거친 조정기간인가 미세 조정기간 인가를 통지하는 시퀀스 신호를 출력하는 단자이다. 또한, 거친 조정기간인가 미세 조정기간인가를 인식하지 않고도 각 분배선(1210)에서 위상조정이 가능한 것과, 가변 지연회로의 지연시간이 작은 가변범위에 대한 거친 조정 제어신호(예를들면 제7도의 962∼966의 단자에 인가하는 제어신호)가 일정한 값으로 고정된 구성으로 하는 것에 의해, 거친 조정에 걸리는 시간을 단축할 수 있다는 것에 주의하여야 한다.
제20도는 제19도에 나타낸 클럭신호 발생회로에 사용된 시퀀스 회로(1606)의 실시예를 나타낸다. 제20도의 회로가 제17도의 회로와 다른 점은 2비트의 시퀀스 신호를 동시에 출력하기 위해, 전송되는 기준신호의 위상을 선택하는 시퀀스 신호(단자 1661로 출력되는 시퀀스 신호)를 생성하는 2개의 플립플롭회로(1704)가 설치되고, 단자(1661)로 출력되는 시퀀스 신호가 일순한 것을 검출하는 플립플롭회로(1709) 외에 시퀀스 신호가 드 번째 순환한 것을 검출하는 플립플롭회로(2001)가 설치된 점이다. 그래서, 첫 번째 순환시 거친 조정이 행해지고, 두 번째 순환시 미세조정이 행해지며, 주 번째 순환이 종료될 때 제어하의 가변 지연회로는 1303에서 1302로 전환됨과 동시에 논리회로 (1220)가 동작상태로 된다. 또한, 추가적인 구성에 의해 시퀀스 신호가 세 번째 순환한 것을 검출할 수 있고, 두 번째 순환의 종료시 제어되는 가변 지연 회로만을 전환하고, 세 번째 순환이 종료되고 나서 논리회로(1220)를 동작상태로 할 수 있다.
제21도는 클럭신호 발생회로(1202)의 또 다른 실시예를 나타낸 것으로서, 클럭신호롸 기준신호가 공통단자로 출력되므로, 클럭신호 공급원(1200)과 분배선(1210)의 사이를 연결하는 배선 및 단자(LSI의 신호핀)의 양을 절감한다. 제21도 있어서, 2101는 셀렉터 회로, 2102는 플립플롭회로이다. 제21도의 회로가 제19도의 회로와 다른 점은 클럭신호와 기준신호 양자를 단자(1651)로 출력할 수 있는 셀렉터 회로(2101)가 설치된 점이다. 예를들면, 제1 위상 또는 제3 위상의 클럭신호의 위상에 대응하는 위상을 가지는 기준신호와 같은 신호가 전송할 때, 제21도에서 상측의 단자(1651′)에서 클럭신호가 전송되고, 하측의 단자(1651′)에서 기준신호가 전송된다. 또, 기준신호와 같은 위상을 가지는 제2 위상 또는 제3 위상의 클럭신호의 위상에 대응하는 신호가 전송될 때, 역으로 젱21도의 하측의 단자(1651′)에서 클럭신호가 전송되고, 상측의 단자(1651′)에서 기준신호가 전송된다. 이 구성에 의해 기준신호를 전송하는 1개 셋트의 배선 등이 절감된다. 또한, 고주파 발진기(1201)의 출력의 1주기 내에 신호가 플립플롭회로(1801)에서 셀렉터 회로(1603, 2101)를 경유해서 플립플롭회로(1604)까지 도달하지 못할 때, 플립플롭회로(2102)가 필요하게 된다. 또, 상술한 바와같이 전송된 클럭신호 및 기준신호에서 논리회로(1220)로 공급하기 위한 클럭신호를 생성하는 방법에 대한 설명을 제26도를 참조하여 후술한다.
제22도는 클럭신호 발생회로(1202)의 또 다른 실시예를 나타낸 것으로서, 클럭신호의 위상조정이 종료되고 나서 논리회로(1220)가 동작할 때까지의 시간 주기동안 클럭신호를 일시적으로 정지시키도록 기능한다. 이 회로를 사용하는 것에 의해, 시퀀스 신호가 전송되는 경로에 스큐가 있더라도 논리회로(1220)내의 플립플롭을 즉시 시작시킬 수 있다. 제 22도에 있어서, 2251은 위상조정이 종료되고 나서 논리회로가 동작상태로 될 때까지의 시간 주기동안 하이레벨 상태ㅐ에 있는 시퀀스 신호, 2200는 클린 시작회로이다. 클린 시작회로(2200)는 제19도와 제21도의 플립플롭회로(1601, 1901, 1902)에서와 같이 시퀀스 신호(2251)가 로레벨인 동안 고주파 발진기(1201)의 출력을 분주하여 형성된 신호를 출력하도록 배치되어 있지만, 시퀀스 신호(2251)가 하이레벨로 변화하면 출력이 로레벨로 된다. 시퀀스 신호(2251)에 관해서는, 예를들면 제20도의 플립플롭회로(2001)에 후속하는 플립플롭회로(1710, 1711)의 뒤에 1단의 플립플롭회로를 설치할 수 있으므로, 제1 단째인 플립플롭회로(1710)의 출력과 제3단인 추가된 플립플롭회로의 출력이 일치하지 않을 때만 시퀀스 신호(2251)가 하이레벨로 변환한다.
제23도는 클린 시작회로(2200)의 실시예를 나타낸다. 제23도에 있어서, 2201은 고주파발진기(1201)의 출력에 동기해서 단자(2251)로부터 시퀀스 신호를 받고 해저드(hazard)가 발생하는 것을 방지하는 플립플롭회로, 2202는 플립플롭회로(2201)의 출력이 하이레벨일 때만 정지하는 클럭신호를 생성하는 NOR 회로이다. 이 회로는 플립플롭회로의 출력이 로레벨인 동안 NOR회로(2202)에서 출력되는 클럭신호를 플립플롭회로(1601, 1901)로 차례대로 분주하고, 고주파 발진기(1201)의 출력에 동기한 출력을 플립플롭회로(1902)에 의해 셀렉터 회로(1903)로 전송한다. 그러나, 플립플롭회로(2201)의 출력이 하이레벨로 변화하면, NOR회로(2202)의 출력은 로레벨로 고정됨과 동시에, 플립플롭회로(1601)가 리셋트되어 그 출력이 로레벨로 고정된다. 플립플롭회로(2201)의 출력이 다시 로레벨로 변화하면, 플립플롭회로(1601)는 재차 분주의 동작을 개시한다. 이들 동작에 있어서, 플립플롭회로(2201)의 출력이 변화하는 순간에는 NOR회로(2202)의 다른쪽의 입력이 하이레벨로 변했으므로, 시퀀스 신호(2251)가 변화할 때 NOR회로(2202)에 의해 스파이크 모양의 노이즈가 출력 되는 일은 없다.
제24도는 클럭신호 발생회로(1202)의 추가적인 실시예를 나타낸 것으로서, 거친 조정시와 미세 조정시에 상이한 주파수로 클럭신호를 전송하도록 구성되어 있지만, 항상 저주파의 기준신호를 전송한다. 제19도의 회로에 있어서, 셀렉터 회로(1903)의 출력은 클럭신호(단자(1651)에서 출력되는 신호)와 기준신호(단자(1652)에서 출력되는 신호)의 양쪽에서 사용된다. 반대로, 제24도의 회로에 있어서, 셀렉터 회로(1903)의 출력은 클럭신호를 생성하기 위해서만 사용되고, 플립플롭회로(1902)의 출력은 직접 플립플롭회로(1602)에 연결되어 있다. 플립플롭회로(2301)는 클럭신호로서 신호출력과 기준신호로서의 신호출력 사이의 위상관계를 조정하기 위해 사용된다. 클럭신호의 주파수가 200∼300MHz 이상이면, 기준신호를 같은 주파수 및 정확한 위상으로 전송하는 것이 곤란하다는 거셍 주의하여야 한다. 이와같은 경우, 제23도와 같은 회로를 사용하면 거친 조정시와 같은 주파수를 미세 조정시의 기준신호로 전송 할 수 있다. 또한, 상술한 바와 같이 전송된 클럭신호 및 기준신호에 의거해서 논리회로(1220)로 공급하는 클럭신호를 생성하는 방법을 제27도를 참조하여 후술한다.
제25도는 클럭신호 발생회로(1202)의 또 다른 실시예를 나타낸 것으로서, 다른 신호 분배선(1210)으로 다른 주파수의 클럭신호를 전송하도록 구성되어 있다. 이 회로는 제24도에 추가된 다른 셀렉터 회로(1903) 및 플립플롭회로(2301)를 가지고, 제14도의 회로보다 절반이상 더 감소된 주파수의 클럭신호를 공급할 수 있다. 회로의 속도가 설비의 성능에 직결되기 대문에, 논리회로(1220)중 몇 개 부분(예를 들면 중앙처리장치)은 고속 동작을 필요로 하고, 다른 부분(예를들면 입출력장치)은 약간 속도가 늦어도 저가의 소자로 구성하는 편이 좋다. 전자(前者)는 고속의 클럭신호가 필요하게 되지만, 후자(後者)는 저속의 클럭신호와 일치하지 않는 한 동작하지 않는 일도 일어날 수 있다. 제25도의 회로는 이와같은 경우에 효과적이고, 즉 이 회로는 이부 분배선(1210)으로 고속 클럭신호를 공급하고, 다른 분배선(1210)으로 고속 신호의 절반의 주파수인 저속의 클럭신호를 공급할 수 있다. 또한, 기준신호에 관해서는 공통의 신호를 모든 신호 분배선으로 공급할 수 있다.
제26도는 클럭신호 발생회로(1202)의 또 다른 실시예를 나타낸 것으로서, 서로 배수나 약수의 관계가 아닌 2종류의 주파수의 클럭신호(예를 들면, 800MHz와 600MHz)를 필연적으로 공급하는 경우에 사용된다. 이것은, 이 2종류의 주파수중 최소공배수(상기의 경우 2400MHz)의 주파수의 발진기를 설치하고, 그 출력을 분주하여 실현할 수 있다. 상술한 바와 같이 얻어진 주파수로 동작하는 회로가 실현할 수 없던가 또는 대단히 고가로 되면, 상기 요구사항을 충족시키기 우해 제26도의 회로가 사용될 수 있다. 제26도에 있어서, 2501은 주파수 체배회로, 2502는 위상 조정회로, 2503은 분주회로, 2504는 분주회로(2503)와 거의 같은 지연시간으로 신호를 각각 전송하는 지연회로이다. 또, 2505는 플립플롭회로(1602, 1801, 1604) 및 셀렉터 회로(1603) 등으로 구성된 제19도의 회로 부분과 유사한 회로이다. 제26도의 회로에 있어서, 고주파 발진기(1201)의 발진주파수는 클럭신호의 2종류의 주파수의 최대공약수(상기의 경우 200MHz)이고, 최대공약수의 주파수는 주파수 체배회로(2501)에 의해 필요한 주파수까지 체배된다. 이 예의 경우 필요한 주파수는 최대공약수의 3배수 및 4배수이고, 4배수 체배회로는 2단으로 접속된 2배수 체배회로로 구성할 수 있는 것이 명백하다. 이렇게 작성된 600MHz 및 800MHz의 신호가 위상 조정회로(2502)에 의해 200MHz 의 신호의 위상에 대해서 위상 조정되어 클럭신호로서 출력된다. 또한, 분주회로(2503) 및 셀렉터 회로(1903)는 플립플롭회로(1901)로 이루어진 분주회로 및 셀렉터 회로(1903) 등으로 구성된 회로와 같이 거친 조정 또는 미세 조정에 필요한 신호를 생성, 선택 및 공급하는 회로이다. 또, 등가의 지연회로(2504)는 거친 조정 및 미세 조정시의 신호경로의 지연시간을 거의 같게 하기 우해 설치되어 있다. 제19도에 나타낸 것과 같은 회로에 있어서, 최고주파수의 신호가 2개의 신호로 분리된 후에 같은 셀렉터로 입력되는 경로는 없고, 다른 주파수의 신호가 셀렉터에 의해 단일 신호로서 선택되고, 이들 위상이 출력되기 전에 플립플롭(1604)에 의해 조정된다. 이와같은 이유로, 제26도와 같은 등가의 지연회로는 불필요하게 된다. 그러나, 제26도의 회로는 800MHz 및 600MHz의 신호를 선택하여 그대로 출력하도록 구성되므로, 제26도의 회로에서 등가 지연회로(2504)가 필요하게 된다. 또한, 제26도의 기준신호는 200MHz의 신호를 800MHz의 클럭신호로 이동시켜 작성되기 때문에, 600MHz의 클럭신호에 대해서는 제1 위상 클럭신호와 그것을 반전시킨 제2 위상 클럭신호의 위상에 대응하는 기준신호가 공급되고, 800MHz의 클럭신호에 대해서는 제1 위상 클럭신호의 위상에 상당하는 기준신호만이 공급된다.
제27도는 위상 조정회로(2502)의 실시예를 나타낸다. 제27도에 있어서, 2507은 가변 지연회로, 2508은 지연 제어회로, 2509는 플립플롭회로, 2510 및 2513은 셀렉터 회로, 2511 및 2514는 여러 단수의 게이트 회로로 신호를 각각 지연시키는 지연회로, 2512는 위상 비교회로이다. 제27도의 회로에 있어서, 단자(2551)로 입력되는 클럭신호는 가변 지연회로(2507)에 의해 위상조정 된 후 단자(2553)로 입력되는 컬럭신호는 가변 지연회로(2507)에 의해 위상조정 된 후 단자(2553)로 출력된다. 이 처리에 잇어서, 위상조정이 행해져 단자(2553)로 출력되는 신호의 위상은 단자(2554)로 출력되는 신호의 위상보다 플립플롭회로(2509)와 셀렉터 회로(2510)에 기인한 지연시간에 대응하는 위상 이동만큼 빠르게 된다. 따라서, 상술한 지연시간이 제26도의 셀렉터 회로(1903)와 분주회로(2503) 또는 등가지연회로(2504)에 의한 지연시간과 거의 같게 되도록 제27도의 회로가 설계되면, 쉬프트회로(2505)로 입력되는 클럭신호와 기준신호의 위상을 거의 같게 할 수 있다. 다른 지연시간을 설정하는 것에 의해, 신호를 소망의 빠르고 늦은 관계로 할 수 있다. 또, 지연회로(2511)는 상기와 같은 위상관계에 있는 단자(2553)로 출력되는 클럭신호와 단자(2554)로 출력되는 기준신호 사이의 타이밍을 차별화 하고, 플립플롭회로 (2509)가 내부노드(2555)에 나타난 신호를 확실하게 받는 것을 보증하기 위해 사용된다. 또, 셀렉터 회로(2513) 및 지연회로(2514)는 위상조정이 한번 종료된 후 재조정을 실행하기 위해 단자(2554)로 출력되는 신호의 위상을 약간 이동시키는데 사용된다. 위상 비교회로(2512)로 입력되는 신호의 위상이 서로 180도 엇갈려 있으면 빠르고 늦은 어느 쪽의 신호도 출력되지 않으므로, 위상조정이 진행되지 않는다. 이 현상은 이 회로에 의해 방지된다. 위상조정이 개시된 후 위상조정에 필요한 시간이 경과하면, 신호는 서로 위상이 정확히 180도 엇갈리거나 또는 위상이 정확히 같은 위상으로 되며, 그 중간 상태는 없게 된다. 위상 비교회로(2512)가 180도의 위상이동을 판별할 수 있을 만큼 단자(2554)로 출력된 신호가 위상 이동되면, 실제로 180의 위상이동이 있을때, 위상조정이 개시되고, 위상이동이 없을 때, 이동된 만큼 재 조정된다. 그 결과, 재조정된 후 신호는 결국 서로 같은 위상으로 반드시 설정된다. 단자(2562)로 입력된 시퀀스 신호는 이 제조정을 실행하기 위한 신호이다. 단자(2563)로 입력된 시퀀스 신호는 제어회로(2508)의 플립플롭회로를 적당하게 리셋트 또는 셋트하여 가변 지연회로(2507)의 지연시간을 가변범위의 중심에 셋크하고 이 설정은 초기 조정을 개시하기 전에 행해진다. 이 신호에 의해, 신호위상 비교회로(2512)를 양쪽 신호의 위상조정에 사용할 수 있다. 시퀀스 신호의 전호한순서는 다음과 같다. 단자(2563)로부터 입력되는 신호에 의해, 가변 지연회로(2507)의 중심치가 설정되고, 이어서 단자(2561)로부터 입력되는 시퀀스 신호가 하이레벨 및 로레벨의 양쪽의 상태에서 이 신호로 위상조정을 실행하는데 충분한 시간간격으로 변화되고, 또한 단자(2562)로부터 입력되는 시퀀스 신호가 변환되며, 최후에 단자(2561)로부터 입력되는 시퀀스 신호가 하이레벨 및 로레벨의 양쪽의 상태에서 이 신호로 위상조정을 실해하는데 충분히 긴 시간간격으로 재차 변화된다. 이 회로의 위상조정이 이렇게 종료된다. 그리고, 이 회로의 위상조정을 종료한 후 각 신호 분배선(1210)내의 위상조정 회로(1211)는 단자(1661∼1663, 1961)로 출력되는 시퀀스 신호를 통상의 방식대로 변화시켜 조정된다. 또, 제27도의 회로가 온도변화에 상시 추종하는 것이 바람직하면, 추가적인 시퀀스 신호가 온도변화에 추종할 필요가 없는 부분의 제어회로의 출력을 고정하기 위해 제공되고, 상술한 순서를 실생시켜 위상 조정이 종료된 후 제어회로의 출력이 고정된다. 그 후에, 단자(2561)로부터 입력되는 신호(신호단자 1661에서 출력된는 신호와 같은 신호일 수 있다)가 주기적으로 변화되고, 각 신호 분배선(1210)의 내부 조정이 개시된다.
제28도는 각 신호 분배선(1210)에 사용된 위상 조정회로(1211)의 다른 실시예를 나타낸 것으로서, 제21도에 나타낸 바와 같은 클럭신호 및 기준신호가 전송되는 공통 경로를 포함한다. 제28도에 있어서, 2601은 셀렉터 회로, 2602는 셀렉터 회로(1305)와 같은 지연시간을 발생시키도록 구서된 지연회로이다. 회로의 나머지 부분은 제13도에서 2개의 위상의 클럭신호 대신에 4개 위상의 클럭신호가 출력되는 점을 제외하고, 제13도의 회로아 같다. 위상조정이 제28도의 회로를 사용해서 행해지는 경우, 제1 위상 및 제3 위상 클럭신호가 위상 조정 될 때 하측의 입려단자(1350)로부터 입력된 신호가 셀렉터 회로(2601)에 의해 선택되어 위상 비교회로(1307)로 입력된다. 또, 제2 위상 및 제4 위상 클럭신호가 위상 조정될 때 제1 위상 클럭신호의 경로를 통과해서 공급된 기준신호가 셀렉터 회로(2601)에 의해 선택되어 위상 비교회로(1307)로 입력된다. 따라서, 제1 위상 및 제3 위상 클럭신호는 제13도의 회로와 같은 칩으로 입력된 기준신호와 직접 비교하여 조정된다. 또, 제2 위상 및 제4 위상 클럭신호는 이미 조정된 제1 위상 클럭신호의 경로를 통과해서 공급된 기준 신호와 비교되어 제28도의 하측에서 입력단자(1350)로부터 이력된 기준신호와 간접적이지만 실제로 비교된다. 따라서, 모든 위상의 클럭신호는 하측의 기준신호와 비교도니다. 물론, 기준신호의 경로가 독립적으로 설치되면 위상조정의 정밀도가 향상되지만, 이 실시예는, 시스템 전체를 저가로 제작하는 것이 바람직 할 때 고속 신호의 경로를 절감하는데 효과적이다. 또, 논리회로(1220)가 동작하는 동안 온도변화에 추종하도록 제28도의 회로에 의한 제어가 행해지면, 하측의 클럭신호 입력단자(1350)로부터 입력된 신호와 일치하는 위상의 어느 하나의 클럭신호와 같은 위상의 기준신호를 가지는 것에 의해 온도 변화를 추종하는 위상의 신호를 가질 수 있다. 복수 위상의 신호가 온도변화에 추종하는 것이 바람직하면, 제30도를 참조하여 후술하는 바와 같이, 대표 위상으로 간주된 위상의 신호와 같은 제어신호를 다른 위상의 신호에 인가하는 것이 필요할 뿐이다.
제29도는 각 신호 분배선(1210)에서 사용된 위상 조정회로(1211)의 또 다른 실시예를 나타낸 것으로서, 제24도에 나타난 바와 같이 기준신호가 클럭 신호보다 저주파수로 전송되는 경우에 사용된다. 이 회로는 거친 조정시 클럭신호와 기준신호가 같은 주파수로 공급될 때 위상을 비교하는 시스템과, 미조정시 및 동작시에 고주파수의 클럭신호만이 공급될 때 위상을 비교하는 시스템을 포함하고 있다. 제29도의 회로에 있어서, 클럭신호와 기준신호가 같은 주파수일 때 제29도의 하측의 위상 비교회로(1307)가 사용된다. 클럭신호가 고주파수이면 플립플롭회로(2701)에 의해 클럭신호에 동기된 기준신호는 원래의 위상상태에서 기준신호의 위상을 비교한다. 제29도의 회로에 있어서, 2개의 분리된 위상 비교회로(1307)가 설치되지만, 비교결과를 저주파의 클럭신호에 동기시키는 부분 다음의 비교회로의 부분(제14도의 플립플롭회로 1405)을 공용하는 하나의 회로로서 설계할 수 있다. 제29도의 회로 대신에, 예를 들면 일본 특허공개 JP-P-63-231516호 공보의 제12도, 제15도∼제18도 등에 개시된 회로를 사용할 수도 있다.
제30도는 각 신호 분배선(1210)에서 사용된 위상 조정회로(1211)의 또다른 실시예를 나타낸 것으로서, 논리회로가 동작하는 동안 온도변화 등에 추종하는 제어회로(1312)의 재료를 저감 및 절약할 수 있다. 특히, 논리회로(1220)를 동작쇼ㅣ키기 전의 거친 조정 및 미세 조정은 상술한 경우와 같이 가변 지연회로(1303)를 제어하는 제어회로(1313)를 차례대로 조정하여 실행된다. 논리회로의 동작시 신호를 온도변화 등에 추종시키기 위해 1개 위상의 클럭신호가 대표 위상으로서 얻어지고, 그 위상만 조정된다. 다음에, 같은 제어회로가 다른 위상의 가변 지연회로(1302)로 인가된다. 위상 조정회로(1211)와 버퍼회로(1212)는 하나의 LSI내에 포함되고, 이들 회로를 구성하는 회로소자는 항상 거의 같은 온도인 것으로 추정할 수 있다. 따라서, 어느 하나의 회로소자의 온도변회에 추종하는 제어신호가 얻어지면, 지연시간 제어시 다른 소자의 온도변화에 추종하는데 같은 제어신호를 사용할 수 있다고 생각된다. 또한, 게이트 단수에 의해 지연시간을 변경하는 제5도 및 제7도의 가변 지연회로는 제1도∼제4도의 가변 지연회로에 비해서 지연시간 변화의검출시 분해능이 거칠다. 따라서, 초기 조정이 이 정도의 조정으로 종료되면 다른 클럭신호의 위상 정밀도가 떨어진다. 제30도의 회로에서는 이것을 회피하기 위해 가변 지연회로(2801)가 부가되어 부하의 크기에 따라 지연시간을 변경하므로, 가변 지연회로(1303)의 분해능을 향상시킨다. 가변 지연회로(2801)의 가변범위가 가변 지연회로(1303)의 최소 분해능보다 크게 설정되면 충분하다. 상술한 제어를 실행되면, 전송되는 위상의 기준신호를 판정하기 위해 시퀀스 신호를 고정함으로써, 논리회로가 동작상태인가 아닌가를 판정하는 시퀀스 신호(시퀀스 회로 1606에서 단자로 출력된 신호)가, 예를 들면 하이레벨로 변화한 후, 대표 위상의 클럭신호에 대응하는 기준신호를 항상 전송할 수 있고, 그 신호 위상만 조정할 수 있다. 2802는 입력 버퍼회로(1301)와 거의 같은 지연시간으로 신호를 전송하는 회로이다. 이 회로는, 상이한 LSI중에서 입력회로(1301)의 지연시간의 편차를 상쇄하고, 2종류의 회로(입력버퍼 1301과 지연회로 2802)의 지연시간의 상대 편차에 대한 편차를 억제할 수 있다. 또, 지연회로(2802, 2602)에서 서로 거의 같은 지연시간을 발생하는 부분이 있으면, 양쪽에서 대응하는 지연시간을 생략할 수 있다.
제31도는 제28도∼제30도 등에 나타낸 실시예에 의해 얻어진 듀티비 50% 4개 위상의 클럭신호로부터 듀티비 25% 4개 위상의 클럭신호를 생성하는 회로의 실시예를 나타내는 것이다. 본 발명에 의하면, 고정밀도로 위상 조정된 4개 위상의 클럭신호를 얻기 때문에, 이와 같은 회로를 실용상 제작할 수 있다. 이 회로는 가변 지연회로(1303)와 단자(2651∼2654)의 사이에 NAND회로(2901, 2902)가 포함되어 있고, 내부노드(2951∼2954)로 출력된 듀티비 50%의 각 위상의 클럭신호를 다음 위상의 클럭신호로 억제하는 것에 의해 듀티비 25%의 클럭 신호를 생성한다. 위상조정은 각 위상의 클럭신호의 한쪽의 엣지(예를들면, 상승 엣지)상에서 실행되므로, 신호의 다른 쪽 엣지는 자동적으로 조정된다. 또한, 거친 조정전에 클럭신호가 주기의 25% 이상의 위상이동이 있으면 소정의 펄스가 생성되지 않을 가능성이 있다. 따라서, 거친 조정시 신호는 남은 듀티비 50%로 조정되어 내부노드(2955)가 로레벨로 설정되고, 미세 조정 및 가변 지연회로의 동작 전에 노드가 하이레벨로 변화하여 듀티비 25%의 클럭신호가 출력된다. 제32도는 각 노드에 나타난 신호파형을 나타낸다. 예를들면, 노드(2651)에 나타내는 파형은 노드(2951)가 하이레벨이다. 이들 클럭신호는 버퍼회로(1212)의 단수에 의해 선택된 것으로서 포지티브 또는 네가티브 어느 극성으로도 공급할 수 있다. 같은 신호를 위상 비교회로(1307)로 공급하는 것에 의해, 이 신호는 플립플롭회로(1221)로 공급되는 신호와 같은 파형을 가지는 기준신호로서 사용할 수 있다.
제13도에서 도면에 나타낸 회로에 사용된 셀렉터 회로는 신호가 출력되는 상측 또는 하측의 입력단자에 관계없이 똑같은 지연시간으로 신호를 출력하는 것이 바람직하다. 제6도에 나타낸 셀렉터 히로는 PMOS 측에 대해서 비대칭이고, 이러한 사양을 만족하지 않는다. 그래서, 이 문제를 해결하는 일예를 제33도에 나타낸다. 제33도의 회로에 있어서, 제6도의 2셋트의 셀렉터 회로에는 공통단자로 사용된 출력단자(152)가 공통으로 마련되고, 상측 및 하측의 입려단자(151, 551)는 서로 교차되는 방식으로 이들 셀렉터 회로에 접속된다. 제어단자(161)로부터 입력된 신호는 반대 극성의 신호로서 사용된다. 이 구성에 의해 입력단자(151, 551)에서 출력단자(152)까지의 회로는 대칭이므로, 지연시간은 길이가 같다.
상술한 바와 같이, 본 발며에 의하면 최소 지연시간이 작고, 가변범위가 큰 가변 지연회로, 또는 동작중에 지연시간을 변화시켜도 스파이크 모양의 노이즈가 발생하지 않는 가변 지연회로 및 지연 제어회로를 구성할 수 있다. 또, 이들 가변 지연회로를 사용하여 클럭신호의 위상 조정장치를 구성하는 것에 의해, 높은 위상 정밀도의 클럭신호를 공급할 수 있다.

Claims (14)

  1. 2진 제어신호군(群)에 따라 입력신호를 가변 지연시켜 전송하는 가변 지연회로에 있어서,
    각각 2진 제어신호에 대응해서 설치되어, 제어되는 복수의 셀렉터를 구비하고,
    각각의 셀렉터는 제1, 제2 및 제3 입력 및 출력을 가지며,
    상기 제1 및 제2 입력으로는 상기 각각의 셀렉터에 의해 선택되는 신호가 공급되고 있고,
    상기 제3 입력으로는 2진 제어신호군중의 하나가 공급되고 있으며,
    상기 각각의 셀렉터는 하나의 2진 제어신호으 값에 따라 선택 되는 하나의 신호를 선택하고, 상기 출력으로 상기 선택된 하나의 신호를 공급하며,
    각 셀렉터의 상기 제1 입력은 상기 입력신호를 받기 위해 접속되어 있고,
    상기 복수의 셀렉터는, i번째 셀렉터의 출력이 (i-1)번째 셀렉터의 제2 입력과 접속되는 방식으로 직렬 접속되어 있으며, 여기서 i=2, 3, ..., n 이고, n은 셀렉터의 갯수이며,
    상기 셀렉터의 제1 셀렉터는, 상기 입력신호가 상기 제1 셀렉터의 상기 출력에 도달할 때까지 입력신호가 직렬로 통과하는 셀렉터의 수에 따른 지연시간으로 지연된 입력신호를 상기 제1 셀렉터의 상기 출력으로 제공하는 가변 지연회로.
  2. 제 1 항에 있어서, 상기 셀렉터의 제1 및 제2 입력은 동일한 신호를 받아 들이는 것을 특징으로 하는 가변 지연회로.
  3. 제 1 항에 있어서, 상기 제1 셀렉터를 제외한 각 셀렉터의 제1 입력에 각각 접속된 복수의 게이트 회로를 더 구비하는 것을 특징으로 하는 가변 지연회로.
  4. 제 3 항에 있어서, 상기 복수의 게이트 회로는 서로 직렬 접속되고, 상기 게이트 회로의 하나의 직렬 접속단자는 상기 입력신호를 받아 들이고, 인접한 게이트 회로 사이 의 각 접속점은 상기 셀렉터의 상기 제1 입력에 각각 접속되는 것을 특징으로 하는 가변 지연회로.
  5. 제 4 항에 있어서, 상기 게이트 회로의 각각 인버터 회로이고, 상기 셀렉터의 각각은 입력신호를 반전하는 것을 특징으로 하는 가변 지연회로.
  6. 제 4 항에 있어서, 상기 게이트 회로의 각각은 그 출력과 결합된 어떤 용량으로부터도 그 입력을 분리하는 것을 특징으로 하는 가변 지연회로.
  7. 제 5 항에 있어서, 상기 셀렉터의 제n 번째 셀렉터의 제2 입력은 다른 게이트 회로를 통해서 상기 n번째 셀렉터의 제1 입력으로 공급된 입력신호를 받아 들이는 것을 특징으로 하는 가변 지연회로.
  8. 제 7 항에 있어서, 상기 다른 게이트 회로는 서로 직렬 접속된 2개의 인버터 회로를 포함하는 것을 특징으로 하는 가변 지연회로.
  9. 제 1 항에 있어서, 입력신호를 받아 들이는 제1 입력고, 상기 제1 셀렉터의 출력에 접속된 제2 입력과, 2진 제어신호를 받아 들이는 제3 입력 및 상기 가변 지연회로의 출력신호를 제공하는 출력을 가지고,상기 제1 및 제2 입력에서의 신호는 상기 출력에서의 상기 2진 제어신호에 따라 상기 가변 지연회로의 상기 출력신호로서 선택되는, 최소 지연 셀렉터와,
    상기 입력신호를 받아 들이는 제1 입력과, 제2 입력과, 2진 제어신호를 받아 들이는 제3 입력 및 상기 제1 셀렉터의 제1 입력으로 공급되는 출력신호를 제공하는 출력을 가지고, 상기 제1 및 제2 입력에서의 신호는 상기 제3 입력에서의 상기 2진 제어신호에 따라 상기 가변 지연회로의 상기 출력신호로서 선택되는, 연장된 지연 셀렉터와,
    2진 제어신호에 따라 입력신호를 지연시켜 이 지연된 입력신호를 상기 연장된 지연 셀렉터의 제2 입력으로 출력하는 수단을 더 구비하는 것을 특징으로 하는 가변 지연회로,
  10. 2진 제어신호군(群)에 따라 입력신호를 가변 지연시켜 전송하는 가변 지연회로에 있어서,
    각각 2진 제어신호에 대응해서 설치되어, 제어되는 복수의 셀렉터로서, 각각의 셀렉터는 제1, 제2 및 제3 입력 및 출력을 가지며,상기 제1 및 제2 입력으로는 상기 각각의 셀렉터에 의해 선택되는 신호가 공급되고 있고, 상기 제3 입력으로는 2진 제어신호군중의 하나가 공급되고 있으며, 상기 각각의 셀렉터는 하나의 2진 제어신호의 값에 따라 선택되는 하나의 신호를 선택하고, 상기 출력으로 상기 선택된 하나의 신호를 공급하는 것인 복수의 셀렉터와,
    각각 상기 복수의 셀렉터의 하나에 대응해서 설치되어, 서로 직렬 접속 되는 복수의 지연회로소자로서, 그 중의 제1 지연회로 소자는 상기 입력신호를 받기 위해 접속되어 있으며, i번째 지연소자 회로의 출력으 i번째 지연소자 회로의 상기 제1 입력에 접속되어 있고, i = 2, 3, ... n이고, n은 셀렉터 및 지연회로 소자의 갯수인 복수의 지연회로 소자를 구비하며,
    상기 복수의 셀렉터는, j번째 셀렉터의 출력이 (j-1)번째 셀렉터의 제2 입력과 접속되는 방식으로 직렬 접속되어 있으며, j = 2, 3, ... n이고,
    상기 제1 셀렉터는, 상기 입력신호가 상기 제1 셀렉터의 상기 출력에 도달할 때까지 입력신호가 직렬로 통과하는 지연회로 소자의 수에 따른 지연시간으로 입력신호이 지연된 신호를 상기 제1 셀렉터의 상기 출력으로 제공하는 것인 가변 지연회로.
  11. 제 10 항에 있어서, 상기 지연회로 소자의 각각은 게이트 회로인 것을 특징으로 하는 가변 지연회로.
  12. 제 11 항에 있어서, 상기 게이트 회로의 각각은 인버터 회로이고, 상기 셀렉터의 각각은 입력신호를 반전하는 것을 특징으로 하는 가변 지연회로.
  13. 제 11 항에 있어서, 상기 게이트 회로의 각각은 그 출력과 결합된 어떤 용량으로부터 그 입력을 분리하는 것을 특징으로 하는 가변 지연회로.
  14. 제 10 항에 있어서, 입력신호를 받아 들이는 제1 입력과, 상기 제1 셀렉터의 출력에 접속된 제2 입력과, 2진 제어신호를 받아 들이는 제3 입력 및 상기 가변 지연회로의 출력신호를 제공하는 출력을 가지고, 상기 제1 및 제2 입력에서의 신호는 상기 출력에서의 상기 2진 제어신호에 따라 상기 가변 지연회로의 상기 출력신호로서 선택되는 것인 최소 지연 셀렉터를 더 구비하는 것을 특징으로 하는 가변 지연회로.
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