JP3498741B2 - 可変遅延回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンピュータ等の情
報処理装置のクロック信号供給系に関し、特に、クロッ
ク信号の位相を調整して位相バラツキ（スキュー）を低
減する機構、および、そのための可変遅延回路に関す
る。

【０００２】

【従来の技術】従来のクロック信号供給装置としては、
例えば、特開昭63−231516号公報，特開昭63−305611号
公報あるいは特開平2−168308 号等に開示されるよう
に、クロック発生部から複数の分配先へクロック信号と
参照信号を供給し、各分配先毎に可変遅延回路を経由し
たクロック信号の位相を参照信号の位相に合わせるよう
に構成されたものが知られている。これらのクロック信
号供給装置で位相精度の高いクロック信号を得るために
は、如何にして位相精度の高い参照信号を供給するか、
および、如何にして精度の高い位相比較を行なうかがポ
イントになる。上記の各文献では、このための参照信号
を供給する回路および方法，位相比較をする回路および
方法等について種々のものが開示されている。

【０００３】

【発明が解決しようとする課題】従来のクロック信号供
給装置における位相調整装置では、位相調整が終了した
直後には正確な位相のクロック信号が得られるが、その
後装置の温度が変化すると、クロック信号の位相も変化
する。従って、定常状態における温度変動範囲の狭いシ
ステム（すなわち、水冷装置等を備えた高価なシステム
等）でない限り、温度変化に追従して遅延時間を制御す
る何らかの手段がなければ位相精度が悪くなる。例え
ば、特開平2−168308 号公報には温度変化に追従できる
可変遅延回路の一例が示されているが、遅延時間制御の
分解能（ある制御信号を加えた時の遅延時間と、その制
御信号を１ステップだけ変化させた時の遅延時間の差）
を粗くせずに追従できる範囲を広くしようとすると、こ
の回路ではセレクタの段数が多くなって最小遅延時間
（可変遅延回路の遅延時間が最小になるような制御信号
を加えた時の遅延時間）が増大する。すると、同じ温度
変化に対する位相変動の幅が大きくなり、これを補正す
るために更に広い追従範囲が必要となる。従って、特開
平2−168308 号公報に開示される技術を使用して温度変
化に追従させる場合には、位相制御の分解能をある程度
粗くせざるを得なかった。これが第１の課題である。

【０００４】また、特開平2−168308 号公報に開示され
る技術では、出力のクロック信号にスパイク状のノイズ
を生じさせないようにするためフリップフロップを使っ
てセレクタの切り替えのタイミングがクロック信号の立
ち上がりや立ち下がりと重ならないようにしている。し
かし、このようなフリップフロップにはクロック信号の
周波数に追従できる高速な回路が要求される。これが第
２の課題である。

【０００５】また、従来のクロック位相調整装置に使用
されていた可変遅延回路では、可変遅延回路の可変幅を
大きくすると、セレクタの段数が多く必要となり最小遅
延時間が増大する。さらに、この可変遅延回路を構成す
る半導体素子の製造バラツキに起因するスキューも大き
くなり、これを補正するために更に大きな可変幅が必要
となる。特に、安価なシステムによく使われるＣＭＯＳ
回路では、遅延時間バラツキが大きいためこの問題が顕
著になる。これが第３の課題である。

【０００６】本発明の目的は、これらの課題を解決し容
易に安定なクロック信号を供給することのできるクロッ
ク信号供給装置を提供することに有る。

【０００７】

【課題を解決するための手段】上記第１及び第２の課題
を解決し、上記目的を達成するために、本発明による可
変遅延回路は、入力端子と、該入力端子から入力された
信号を受けるバッファ回路と、このバッファ回路の出力
に接続されたトランスファゲート回路と、バッファ回路
の出力とトランスファゲート回路の接続点からの信号を
出力する出力端子とを有し、トランスファゲート回路の
導通状態を制御して入出力間の信号伝達時間を制御する
ことを特徴としている。

【０００８】また、上記第３の課題を解決して上記目的
を達成するために本発明による可変遅延回路は、それぞ
れ遅延時間の異なる複数の経路中から１つを選択するこ
とにより入力信号の伝達時間を制御して出力する可変遅
延回路において、上記経路は、遅延時間が一定な第１の
経路と、遅延時間を制御可能な第２の経路を含んでなる
ことを特徴としている。

【０００９】さらに、上記目的は、これらの可変遅延回
路を用いて、第１のクロック信号および該第１のクロッ
ク信号の位相調整のための参照信号を生成するクロック
信号発生部と、クロック信号発生部から第１のクロック
信号および参照信号を受け、第１のクロック信号および
参照信号に基づいて第２のクロック信号を生成する位相
調整手段と、第２のクロック信号を受けて動作する機能
回路をそれぞれ備えた複数のクロック供給先ブロックと
からなるクロック信号供給装置において、位相調整手段
は、第１及び第２の可変遅延回路を直列接続して構成さ
れ、第１のクロック信号を入力し第２のクロック信号を
出力する可変遅延手段と、参照信号と第２のクロック信
号の位相を比較し、この比較結果を出力する位相比較回
路と、位相比較回路からの出力およびクロック信号発生
部から送られるシーケンス信号に基づいて可変遅延手段
を制御する制御回路とを備え、制御回路は、初期調整時
に第１の可変遅延回路を制御すると共に、機能回路の稼
働時には第２の可変遅延回路を制御するように構成され
ることを特徴としたクロック信号供給装置により達成さ
れる。

【００１０】バッファ回路の出力に接続されるトランス
ファゲートの導通状態を制御してバッファ回路の負荷を
変えることにより、最小遅延時間を大きくすることなく
遅延時間制御の分解能を細かくすることができる。ま
た、クロック信号の経路を切り替えることなく遅延時間
を制御することができ、遅延時間の切り替えに伴って発
生するスパイク状のノイズの発生をなくすことができ
る。

【００１１】また、遅延時間が一定な経路を経た信号
と、遅延時間を可変可能な経路を経た信号を選択して出
力することにより、最小遅延時間を増大させることなく
遅延時間設定値の個数を増加させることができる。

【００１２】さらに、このような可変遅延回路を組み合
わせてクロック信号の位相調整を行なうことにより、位
相精度が高く、安定したクロック信号を供給することの
できるクロック信号供給装置を得ることができる。

【００１３】

【発明の実施の形態】図１に、本発明による可変遅延回
路の第１の実施例を示す。図１において、１０１〜１０
４はトランスファゲートとして使用するＰ型のＭＯＳ素
子、１１１〜１１４はトランスファゲートとして使用す
るＮ型のＭＯＳ素子、１２１，122は負荷変動による波
形歪の影響を他の回路に伝えないためのバッファ回路、
131は負荷の一部を構成する容量性素子である。また、
１５１はクロック信号の入力端子、１５２はクロック信
号の出力端子、１６１〜１６４は制御信号を入力する制
御端子である。この回路は、制御端子１６１〜１６４に
加える制御信号を全てハイレベルにすると、全てのトラ
ンスファゲートが導通状態になってバッファ回路１２１
の負荷が最も重くなり、入力端子１５１から出力端子１
５２までの信号伝播時間が最大になる。ここで、制御端
子１６４に加えている制御信号のみをローレベルにする
と、トランスファゲート１０４および１１４のみが遮断
状態となり、ＭＯＳ素子１０４，１１４のドレイン側の
ゲート容量および容量性素子131の分だけバッファ回路
１２１の負荷が軽くなる。従って、入力端子１５１から
出力端子１５２までの信号伝播時間はその分だけ短くな
る。また、制御端子１６３に加えている制御信号をロー
レベルにすると、トランスファゲート１０３および１１
３が遮断状態となり、バッファ回路１２１の負荷は上記
のほかＭＯＳ素子１０４，１１４のソース側とＭＯＳ素
子１０３，１１３のドレイン側のゲート容量の分が更に
軽くなる。従って、入力端子１５１から出力端子１５２
までの信号伝播時間はその分だけ更に短くなる。同様
に、制御端子１６１に加えている制御信号をローレベル
にした時、入力端子１５１から出力端子１５２までの伝
播時間が最も短くなる。ここで、その時の伝播時間は、
トランスファゲートの段数に関わらず、バッファ回路１
２１，１２２の基本遅延時間および負荷駆動能力とMOS
素子１０１，１１１のゲート容量のみによって決まる。
すなわち、図１の回路を用いれば、遅延時間制御の分解
能を細かくしたい場合に、最小遅延時間を増大させるこ
となく設計することができる。更に、図１の回路には、
従来用いられていた可変遅延回路のように、クロック信
号の伝播経路自体を切り替える回路は使用されていない
ため、トランスファゲート１０１〜１１４のゲートに加
える制御信号の切り替えを極端に急峻に行なわない限り
スパイク状のノイズが生じる恐れはない。従って、クロ
ック信号が伝播するバッファ回路１２１，１２２と同程
度以上に高速に動作する制御回路は必要無い。

【００１４】図２には、本発明による可変遅延回路の第
２の実施例を示す。図２において、１０１〜１０８はト
ランスファゲートとして使用するＰ型のＭＯＳ素子、１
１１〜１１８はトランスファゲートとして使用するＮ型
のＭＯＳ素子、１２１，122は負荷変動による波形歪の
影響を他の回路に伝えないためのバッファ回路、131,１
３２は負荷の一部を構成する容量性素子である。また、
１５１はクロック信号の入力端子、１５２はクロック信
号の出力端子、１６１〜１６８は制御信号を入力する制
御端子である。図２に示す回路は、図１に示す回路のト
ランスファゲートを並列に設けたもので、図１の回路と
同様にトランスファゲートの開閉によって負荷の重さを
切り替え、遅延時間を制御するようになっている。図１
の回路では、トランスファゲートの段数をある程度以上
に増やすと、トランスファゲートの直列抵抗が大きくな
ってバッファ回路１２１から遠い負荷が遅延時間の切り
替えにあまり寄与しなくなる。本実施例では、トランス
ファゲートを並列にすることによりこのような問題を回
避している。

【００１５】図３には、本発明による可変遅延回路の第
３の実施例を示す。図３において、１０１〜１０８はト
ランスファゲートとして使用するＰ型のＭＯＳ素子、１
１１〜１１８はトランスファゲートとして使用するＮ型
のＭＯＳ素子、１２１，122は負荷変動による波形歪の
影響を他の回路に伝えないためのバッファ回路、123は
この可変遅延回路内における信号振幅の減少を避けるた
めのバッファ回路、１３１，１３２は負荷の一部を構成
する容量性素子である。また、１５１はクロック信号の
入力端子、１５２はクロック信号の出力端子、１６１〜
１６８は制御信号を入力する制御端子である。図１ある
いは図２の回路では、遅延時間の可変範囲をクロック信
号の周期の約４分の１以上にするとバッファ回路１２１
の出力振幅が減少し始め、約２分の１以上にするとバッ
ファ回路１２２に信号が伝わらなくなる。このような問
題を避けるために本実施例ではバッファ回路１２３によ
って前後を分離している。例えば、バッファ回路１２１
から１２３の間、および、バッファ回路１２３から１２
２の間での遅延時間の可変幅をそれぞれクロック信号の
周期の４分の１ずつにすることにより、回路内での信号
振幅を大きく減少させずに全体での遅延時間の可変幅を
クロック信号の周期の２分の１にすることができる。ま
た、バッファ回路１２１の負荷駆動能力は一般に信号の
立ち上がり時と立ち下がり時で異なるため、第１および
第２の実施例の回路で負荷を重くすると、クロック信号
のデューティーが入力から出力へ伝播する間に変化して
しまうのに対し、本実施例の回路を用いれば、バッファ
回路１２３の前後の負荷の重さをほぼ均等にすることに
よりデューティーの変化が補正されるという効果もあ
る。

【００１６】図４は、本発明による可変遅延回路の第４
の実施例を示したものであり、図２の回路と図３の回路
を組み合わせたものである。すなわち、バッファ回路１
２１および１２２の間にバッファ回路１２３を設け、更
に、バッファ回路１２１および１２３の負荷としてそれ
ぞれに複数のトランスファゲートを直列に接続したもの
を複数組並列に付加した構成になっている。なお、図４
に示すように、本実施例では、容量性素子１３１をソー
ス電極とドレイン電極を電源に接続したＭＯＳ素子によ
って構成している。また、図１〜図４に示したような可
変遅延回路を複数個用意して何段にもつなぐことによ
り、更に大きな可変幅を持った可変遅延回路を得ること
もできる。

【００１７】図５には、本発明による可変遅延回路の第
５の実施例を示す。図５において、５０１〜５０８はセ
レクタ回路、５２１〜５２９はクロック信号の極性を合
わせるためのインバータ回路である。また、５５１はク
ロック信号の入力端子、552はクロック信号の出力端
子、５６１〜５６８は制御信号を入力する制御端子であ
る。本実施例において、全てのセレクタ回路が図の下側
の入力（例えば、セレクタ回路５０１の場合はノード５
１１）を選択するような制御信号を制御端子561〜５６
８に入力すると、入力端子５５１に入力されたクロック
信号は、全てのインバータ回路および全てのセレクタ回
路を経由して出力端子５５２に出力される。この状態が
この回路の最大遅延時間に設定された状態である。ここ
で制御端子５６８に入力されている制御信号を切り替え
ると、セレクタ回路５０８はインバータ回路５２７から
の信号を選択するようになり、インバータ回路５２８，
529を経由しない信号が出力される。従って、信号伝播
時間はインバータ回路５２８，５２９の遅延時間分だけ
短くなる。また、制御端子５６７に入力されている制御
信号を切り替えると、セレクタ回路５０７がインバータ
回路５２６からの信号を選択するようになり、さらにイ
ンバータ回路５２７およびセレクタ回路５０８をも経由
しない信号が出力される。従って、信号伝播時間を更に
その分だけ短くなる。同様に、制御端子５６１に入力さ
れている制御信号を切り替えるとセレクタ回路５０１以
外の回路を全く経由しない信号が出力されることにな
る。この時の入力端子１５１から出力端子１５２までの
信号伝播時間は、全体でのセレクタ回路の数に関わらず
セレクタ回路５０１の遅延時間のみによって決まり、最
も短くなる。すなわち、本実施例によれば、最小遅延時
間を増大させることなく最大遅延時間を任意に設計する
ことができる。

【００１８】図６は、図５の遅延回路の構成要素である
セレクタ回路５０１の一例を示したものである。図６に
おいて、６０１〜６０４はＰ型のＭＯＳ素子、６１１〜
614はＮ型のＭＯＳ素子、６２１はインバータ回路であ
る。また、５５１はクロック信号の入力端子、５５２は
クロック信号の出力端子、５６１は制御信号を入力する
制御端子、５１１は図５においてセレクタ回路５０２の
出力に接続する端子、Ｖｄｄは正極性の電源に接続する
端子である。この回路は、制御端子５６１にローレベル
の制御信号を加えると、ＰＭＯＳ素子６０４とＮＭＯＳ
素子６１３が遮断状態となりＰＭＯＳ素子６０３とＮＭ
ＯＳ素子６１４は導通状態となる。従って、出力端子５
５２に現われる信号はＰＭＯＳ素子６０２とＮＭＯＳ素
子６１２の状態によって決まることになる。すなわち、
入力端子５５１に加えられる信号を反転したものが出力
端子５５２に現われることになり、入力端子５１１に加
えられる信号の影響は受けない。逆に、制御端子５６１
にハイレベルの制御信号を加えると、ＰＭＯＳ素子６０
３とＮＭＯＳ素子６１４は遮断状態となりＰＭＯＳ素子
６０４とＮＭＯＳ素子６１３が導通状態となる。この場
合には、入力端子５１１に加えられる信号を反転したも
のが出力端子５５２に現われることになり、入力端子５
５１に加えられる信号の影響は受けない。このようにし
て、図６に示す回路５０１はセレクタ回路として動作す
る。図５における他のセレクタ回路５０２〜５０８も同
様に構成することができる。また、クロック信号を差動
で送る場合には、例えば特開平2−168308 号公報の図２
３に示されるようなセレクタ回路を使えばよい。なお、
クロック信号を差動で送る場合には極性の反転や非反転
は接続方法のみによって自由に設定できるため、図５の
インバータ回路５２１〜５２８が不要になることは自明
である。

【００１９】以上説明した第１〜第５の実施例の可変遅
延回路への制御信号を生成する制御回路の一実施例を図
７に示す。

【００２０】図７において、９０１〜９０６はフリップ
フロップ回路である。また、９６１〜９６６は可変遅延
回路へ与える制御信号の出力端子、９７１は遅延時間を
増加させるためのＵＰ信号を入力する端子、９８１は遅
延時間を減少させるためのＤＯＷＮ信号を入力する端
子、９９１はこの回路を動作させるために例えば低周波
のクロック信号を入力する端子である。この回路は、端
子９７１および９８１にローレベルの信号が加えられて
いる時には、内部ノード９７２〜９７６および９８２〜
９８６に現われる信号は全てローレベルとなる。する
と、フリップフロップ回路９０１〜９０６の入力に加え
られる信号はそれぞれ９６１〜９６６の端子に現われて
いる信号と同じものとなり、端子９９１にクロック信号
が加えられても全フリップフロップ回路の状態はそのま
まに保持される。次に、端子９８１をローレベルにした
まま端子９７１にハイレベルの信号を加えた場合を考え
る。ここで、例えば、仮に出力端子９６１〜９６３にハ
イレベル，出力端子９６４にローレベルが現われている
とする。この時、内部ノード９７２〜９７４に現われる
信号はハイレベルとなり、内部ノード９７５，９７６に
現われる信号はローレベルとなる。この状態で端子９９
１にクロック信号を加えると、出力端子９６４に現われ
る信号はローレベルからハイレベルに変化し、出力端子
９６１〜９６３はハイレベルのままとなる。また、出力
端子９６５〜９６６に現われる信号は、そのままに保持
される。すなわち、端子９８１をローレベルにしたまま
端子971にハイレベルの信号を加えると、端子９９１に
クロック信号が加えられる毎に、出力端子９６１〜９６
６の中で最も右側に有るローレベルの端子のみがハイレ
ベルに変わり、その他の出力は保持される。同様に、端
子９７１をローレベルにしたまま端子９８１にハイレベ
ルの信号を加えると、入力端子９９１にクロック信号が
加えられる毎に、出力端子９６１〜９６６の中で最も左
側に有るハイレベルの端子のみがローレベルに変わり、
その他の出力は保持される。従って、出力端子９６１〜
９６６に現われる信号を図１〜図５に示した可変遅延回
路の制御信号として与えると、端子９７１にハイレベル
の信号を加えた時には、端子９９１にクロック信号が加
わる毎に遅延時間が長くなり、端子９８１にハイレベル
の信号を加えた時には端子９９１にクロック信号が加わ
る毎に遅延時間が短くなるように制御される。また、図
９の回路は出力信号が１ビットずつ変化するため、図１
〜図４の可変遅延回路の制御に使用すれば、最小分解能
以上の遅延時間変化が一度に起きる心配はない。なお、
図９は制御信号が６ビットの場合について示したが、図
の破線で囲んだ部分の数を増減することによって制御信
号のビット数を任意に増減することができる。

【００２１】図８には、本発明による可変遅延回路の第
７の実施例を示す。後述するように、図５の回路は遅延
時間の設定値の個数に比例して制御回路を構成する素子
の数が多くなるという欠点がある。本実施例はこの欠点
を補ったもので、所望の遅延時間が最小遅延時間に近い
時には図５の回路と同じように動作させ、遅延時間を大
きくしたい時には制御回路が簡便な従来の可変遅延回路
を併用するようになっている。図８において、５０１〜
５０６、および、７０１はセレクタ回路、522〜５２７
はクロック信号の極性を合わせるためのインバータ回
路、５５１はクロック信号の入力端子、５５２はクロッ
ク信号の出力端子、５６１〜５６６、および、７６１〜
７６５は制御信号を入力する制御端子である。また、７
１０は制御の簡便な可変遅延回路であり、例えば図９に
示すような可変遅延回路を用いることができる。本実施
例では、セレクタ回路５０１〜５０６の段数は、セレク
タ回路５０３〜５０６およびインバータ回路５２２〜５
２７からなる部分の遅延時間の総和が、可変遅延回路７
１０の最小遅延時間および、遅延時間制御の分解能と同
程度またはそれ以上になるように設定しておく。本実施
例の回路は、セレクタ回路７０１の入力のうち入力端子
５５１に直接接続される側が選択されるような制御信号
を制御端子７６１に加えた時には図５の回路と同じ動作
をする。一方、制御端子７６１に、セレクタ回路７０１
が可変遅延回路７１０の出力（ノード７５１）を選択す
るような制御信号を加え、かつ、制御端子１６１にセレ
クタ回路５０１がセレクタ回路５０２の出力（ノード５
１１）を選択するような制御信号を加えた時には、可変
遅延回路７１０の遅延時間が加算されることになる。す
なわち、本実施例ではセレクタ回路５０１が入力端子５
５１からの信号を選択した時に最小遅延時間となり、セ
レクタ回路５０１の１段分の遅延時間のみとなる。これ
は、図５の回路の最小遅延時間と同じである。また、最
大遅延時間は、遅延回路を構成する全ての回路の遅延時
間（可変遅延回路７１０は最大遅延時間）の総和とな
り、最大遅延時間に寄与しない無駄な部分は無い。そし
て、遅延時間制御の分解能は、セレクタ回路２段分（７
０１と５０２）の遅延時間の和、または、セレクタ回路
とインバータ回路１段ずつ（５０３と５２２等）の遅延
時間の和、または、インバータ回路２段分（５２６と５
２７）の遅延時間の和の内のいずれかとなり、図５の回
路の分解能とほぼ同じである。なお、先に述べた通り、
セレクタ回路５０３〜５０６およびインバータ回路５２
２〜５２７からなる部分の最大遅延時間は、可変遅延回
路７１０の最小遅延時間と同程度以上になるように設定
してあるので、セレクタ回路７０１を切り替える前後の
遅延時間の可変範囲はオーバラップする。可変遅延回路
７１０の遅延時間を１ステップずつ増加させていく場合
についても同様である。従って、遅延時間制御の分解能
が上記３つのいずれよりも大きくなることはない。

【００２２】図９は、可変遅延回路７１０の構成の一例
を示したものである。図９において、８０１〜８０４は
セレクタ回路、８２１〜８２４は遅延時間差を作るため
のインバータ回路群である。また、図５と共通する部分
には、図５と同一の番号を付してある。図９の回路は、
各セレクタ回路８０１〜８０４の制御端子７６２〜７５
５に与える制御信号により、遅延時間の短い経路（セレ
クタ回路の遅延時間だけの経路）と長い経路（セレクタ
回路とインバータ回路群の遅延時間の和となる経路）を
それぞれ選択できるようになっている。インバータ回路
群８２２の遅延時間をインバータ回路群８２１の遅延時
間の２倍より少し小さい値となるように、インバータ回
路群８２３の遅延時間がインバータ回路群８２２の遅延
時間の約２倍より少し小さい値となるように、かつ、イ
ンバータ回路群８２４の遅延時間がインバータ回路群８
２３の遅延時間の約２倍より少し小さい値となるように
それぞれ設定しておけば、制御信号７６２〜７６５を適
当に設定することにより、インバータ回路群８２１の遅
延時間を最小分解能として自由に制御することが可能で
ある。なお、この回路の最小遅延時間はセレクタ回路８
０１〜８０４の遅延時間の和となり、最大遅延時間はこ
れにインバータ回路群８２１〜８２４の遅延時間を加え
たものになる。

【００２３】図１０は、上述した第７の実施例の可変遅
延回路への制御信号を生成する制御回路の一実施例を示
したものである。図１０において、１００１はフリップ
フロップ回路、１００２は図９とほぼ同じ構成の回路、
１００３はＵＰ／ＤＯＷＮカウンタである。９６１〜９
６６および１０６１〜１０６５は図７の可変遅延回路へ
与える制御信号の出力端子であり、それぞれ図８の回路
の制御端子５６１〜５６６および７６１〜７６５に接続
される。また、９７１，９８１は遅延時間を増減するた
めの信号を入力する端子、９９１はこの回路を動作させ
るために例えば低周波のクロック信号を入力する端子で
ある。

【００２４】図１１（ａ）はＵＰ／ＤＯＷＮカウンタ１
００３の一例を示したものである。図１１（ａ）におい
て図１０と共通する部分には図１０と同一の番号が付さ
れている。この回路は、ノード１０７２および１０８１
が共にローレベルとなったときには出力端子１０６２〜
１０６５に出力される信号は変化しないが、ノード１０
７２がハイレベル、ノード１０８１がローレベルである
ときは、端子９９１にクロック信号が加えられる毎に出
力端子１０６２〜１０６５に出力される２進数の信号が
１カウントずつカウントアップされる。逆に、ノード１
０７２がローレベル，ノード１０８１がハイレベルであ
るときは、クロック信号が加えられる毎に１カウントず
つカウントダウンされる。また、このカウンタは、出力
端子１０６２〜１０６５に出力される信号が全てハイレ
ベルの時には、ノード1072に加えられた信号が抑制され
るように構成されている。同様に、出力が全てローレベ
ルの時にはノード１０８１に加えられた信号が抑制され
るように構成されている。これにより、オーバーフロー
やアンダーフローに伴う誤動作を生じさせないようにな
っている。

【００２５】図１１（ｂ）は回路１００２の構成を示し
たものであり図７の回路とほぼ同じ構成になっている。
図１１（ｂ）において、図７および図１０と共通する部
分には図７および図１０と同一の番号を付している。回
路１００２では、出力端子９６１に出力される信号がハ
イレベルからローレベルに変化するための条件だけが図
７の回路とは異なる。回路１００２ではノード１０７３
がハイレベル（従って、図１０の出力端子１０６１の出
力信号がローレベル）である場合にのみ出力端子９６１
に出力される信号がハイレベルからローレベルに変化し
得る。

【００２６】図１０において、端子９７１および９８１
にローレベルの信号を加えている時は、図７の場合と同
様に出力端子９６１〜９６６に出力される制御信号は変
化しない。また、この場合には内部ノード１０７１，１
０７２，１０８１も全てローレベルとなり、出力端子１
０６１〜１０６５に出力される制御信号も変化しない。
ここで、端子９８１をローレベルにしたまま端子９７１
に加える信号をハイレベルにした場合を考える。この
時、出力端子９６１〜９６６の端子の中に１つでもロー
レベルのものが有れば、内部ノード１０７１，１０７
２，１０８１は全てローレベルのままで出力端子１０６
１〜１０６５に出力される信号は変化せず、出力端子９
６１〜９６６に出力される信号のみが図９の場合と同様
に変化する。出力端子１０６１の出力がローレベルであ
るときに出力端子９６１〜９６６が全てハイレベルにな
ると、次に端子９９１にクロック信号が加わった時に、
出力端子１０６１がハイレベルに変わる。このとき端子
１０６２〜１０６５に出力される信号は変化しない。出
力端子９６１〜９６６および１０６１に出力される信号
が全てハイレベルになると、その次から端子９９１にク
ロック信号が加わる毎に出力端子１０６２〜１０６５に
出力される２進数の信号が１カウントずつカウントアッ
プされる。そして、出力端子９６１〜９６６および１０
６１〜１０６５に出力される信号が全てハイレベルにな
るとそれ以上は変化しない。

【００２７】次に、端子９７１をローレベルにしたまま
端子９８１に加える信号をハイレベルにした場合を考え
る。この時、出力端子９６２〜９６６に出力される信号
の中に１つでもハイレベルのものが有れば、内部ノード
１０７１,１０７２,１０８１は全てローレベルのままで
出力端子１０６１〜１０６５に出力される信号は変化し
ない。この時、出力端子９６２〜９６６に出力される信
号のみ図９の場合と同様に変化する。出力端子９６２〜
９６６に出力される信号が全てローレベルになると、出
力端子９６１，１０６１の端子の状態に関わらず内部ノ
ード１０８１がハイレベルになる。従って、その次から
端子９９１にクロック信号が加わる毎に出力端子１０６
２〜１０６５の端子に出力される２進数の信号がカウン
トダウンされる。出力端子１０６１に出力される信号
は、出力端子１０６２〜１０６５の中に１つでもハイレ
ベルの信号がある内は変化しないが、出力端子１０６２
〜１０６５および９６２〜９６６が全てローレベルにな
ると、次にクロック信号が加わった時には、もしその時
に出力端子１０６１に出力されている信号がハイレベル
であれば出力端子１０６１がローレベルに変わる。出力
端子９６１は、出力端子１０６１がハイレベルの間は変
化しないが、出力端子１０６１および９６２〜９６６が
全てローレベルになると、次にクロック信号が加わった
時にローレベルに変わる。そして、出力端子９６１〜９
６６および１０６１〜１０６５に出力される信号が全て
ローレベルになるとそれ以上は変化しない。このように
して、端子９７１および９８１に加える信号を適当に切
り替えながら所望の遅延時間が得られるまで制御信号を
変化させることになる。

【００２８】以上のような回路を使って図８の可変遅延
回路を制御すれば、可変遅延回路７１０の部分を使う時
には先にこの可変遅延回路７１０を接続してから遅延時
間を増加させ、切り離す時には先に遅延時間を最小にし
てから切り離すように制御される。

【００２９】なお、図７の回路と図１１（ａ）の回路を
比べた場合、図７の回路は６ビットで７段階（ｎビット
でｎ＋１段階）の遅延時間制御を行なうのに対し、図１
１（ａ）の回路は４ビットで１６段階（ｎビットで２の
ｎ乗段階）の制御を行なうことができる。１ビット当た
りの回路規模は、図９の回路も図１１（ａ）の回路も殆
ど同じ（フリップフロップ回路の物量が殆どを占める）
であるため、多段階の制御をする場合には図１１（ａ）
の回路の方が小規模ですむ。しかしながら、図１１
（ａ）の回路で図５等の可変遅延回路を制御しようとす
ると、複雑なデコーダが必要となる。従って、図１０の
ように両方の回路を組み合わせた制御回路で図８のよう
な可変遅延回路を制御すれば、あまり回路規模を大きく
することなく図５の回路の利点を持った可変遅延回路を
実現することができる。

【００３０】次に、以上述べた可変遅延回路が適用され
る一例として、計算機システム等に用いられるクロック
位相調整装置について説明する。

【００３１】図１２は、クロック位相調整回路の一実施
例を示す構成図である。図１２において、１２００はク
ロック信号の供給源、１２１０はそのクロック信号を受
ける分配先である。また、１２２０はクロック信号を使
って情報処理等を行なう論理回路群であり、複数の分配
先１２１０にまたがって配置されている。クロック信号
供給源１２００の中の１２０１はクロック信号の源とな
る高周波の信号を発生する高周波発振器、１２０２は高
周波発振器１２０１が出力する高周波信号からクロック
信号および参照信号を生成するクロック信号発生回路、
１２０３はクロック信号および参照信号を各分配先１２
１０へ送るためのバッファ回路、1231はクロック信号お
よび参照信号を各分配先１２１０へ送るための配線であ
る。また、各分配先１２１０の中の１２１１は、参照信
号を使ってクロック信号の位相を調整する位相調整回路
であり、上述した可変遅延回路はこの中に使用する。12
12は位相調整されたクロック信号を論理回路群１２２０
へ送るためのバッファ回路である。また、この回路で参
照信号を生成したり位相調整を行なったりするために
は、その時に送る参照信号や調整するべき可変遅延回路
を決めるためのシーケンス信号が必要である。図１２の
システム全体が他のコンピュータ等に制御されて動く場
合にはそのコンピュータ等からシーケンス信号を送るこ
とも可能であるが、図１２のシステムが単独でも動作可
能にするためには、リセット信号等からシーケンス信号
を生成するシーケンス回路がクロック信号発生回路１２
０２の中に必要である。１２５１はそのためのリセット
信号等を入力する端子、１２０４はシーケンス信号を各
分配先１２１０へ送るためのバッファ回路、１２３２は
シーケンス信号を各分配先１２１０へ送るための配線で
ある。１２５１の端子に入力するリセット信号には、電
源スイッチ投入後に電源電圧が安定すると出力される信
号（いわゆるパワーオンリセット信号）や、装置に何ら
かの異常が発生した時に手動でスイッチ等を操作して送
られるリセット信号等を使うことができる。

【００３２】位相調整の精度や範囲により異なるが、位
相調整回路１２１１の規模が約千〜数千ゲートであるた
め、１個の論理ＬＳＩの規模が数千ゲート以下の場合に
は複数のＬＳＩを搭載した配線基板等が１個の分配先１
２１０になる。しかし、１個の論理ＬＳＩの規模が１万
ゲート以上になると１個のＬＳＩを１個の分配先1210と
することもできる。更に規模の大きなＬＳＩでは、１個
のＬＳＩの中に複数の分配先１２１０を持つこともでき
る。また、配線１２３１は配線基板上に敷設した金属膜
の配線である場合も有り得るし、ケーブル等による配線
である場合も有り得るが、少なくとも参照信号を送る側
（できればクロック信号を送る側も）の配線１２３１
は、なるべく信号の伝播時間が等しく（電気的に等長
に）なるように設計する。また、クロック信号や参照信
号は高速の信号であり、位相精度も要求される信号であ
るため、バッファ回路１２０３には駆動能力の高い回路
を使用するのが望ましい。これに対し、シーケンス信号
ははるかに遅い信号であるため、バッファ回路１２０４
の駆動能力や配線１２３２６の等長性にはあまり高いも
のは必要無い。

【００３３】論理回路群１２２０の中には複数のフリッ
プフロップ回路１２２１があり、クロック信号に同期し
ながらフリップフロップ回路間を信号が伝達することに
よって情報処理等が行なわれる。従って、各フリップフ
ロップ回路に供給されるクロック信号の位相が所定の位
相からある程度以上ずれると、情報処理に誤動作を起こ
す恐れが生じる。特に、高速動作を要求されるフリップ
フロップ回路ほど許容される位相ズレの限度が小さくな
る。本実施例では、この位相ズレを防ぐため、各分配先
１２１０に位相調整回路１２１１を設けて複数の分配先
１２１０の中にある複数のフリップフロップ回路１２２
１に供給されるクロック信号の位相を全て所定の位相に
合わせるようになっている。以下に、位相調整回路１２
１１およびクロック信号発生回路１２０２等について説
明する。

【００３４】図１３は、位相調整回路１２１１の一実施
例を示したものである。図１３において、１３０１はこ
の回路を搭載するＬＳＩの入力バッファ回路、１３０２
および１３０３は可変遅延回路、１３１２および１３１
３は可変遅延回路１３０２および１３０３を制御するた
めの制御回路、１３０５はセレクタ回路、１３０６は分
周回路、１３０７は位相比較回路、１３０８は制御回路
１３０４やセレクタ回路１３０５等に必要な信号を供給
するためのデコーダ回路である。また、1321は論理回路
群１２２０にて使用する第１相のクロック信号を伝達す
るための配線、１３２２は論理回路群１２２０にて使用
する第２相のクロック信号を伝達するための配線、１３
５０はクロック信号を入力する端子、１３５１は参照信
号を入力する端子、１３５２はシーケンス信号を入力す
る端子である。

【００３５】ここで、可変遅延回路１３０２は論理回路
群１２２０の稼働中に生じた温度変化等に起因するクロ
ック信号の位相ズレを補正するためのものであり、例え
ば図１〜図４に示したようなスパイク状のノイズの発生
しない可変遅延回路が使用される。また、可変遅延回路
１３０３は半導体素子の製造バラツキ等に起因する固定
的な位相ズレを補正するためのものであり、図５や図７
に示したような可変範囲の大きな可変遅延回路が使用さ
れる。可変遅延回路１３０３の遅延時間の切り替えは、
リセット信号等を受けてから論理回路群１２２０が稼働
し始めるまでの間に行なわれる。制御回路１３１２，１
３１３としては、可変遅延回路１３０２や１３０３の種
類に応じて図７や図１０に示した回路等が使用される。
セレクタ回路１３０５は、論理回路群１２２０に送られ
るクロック信号の中から位相比較の対象になる相のクロ
ック信号を選択するための回路であり、例えば、図６に
示したような回路が使用される。分周回路１３０６は、
クロック信号入力端子1350に加えられるクロック信号を
分周して制御回路１３１２，１３１３や位相比較回路１
３０７等に必要な低周波のクロック信号を生成する。分
周回路１３０６の分周比は、例えば８分周程度でもよ
い。位相比較回路１３０７は、論理回路群1220に送られ
るクロック信号の位相と参照信号入力端子１３５１に加
えられる参照信号の位相を比較する回路である。デコー
ダ回路１３０８は、シーケンス信号（その時に送られて
いる参照信号の種類および論理回路群１２２０を稼働さ
せる時期か否かを示す情報等）に従って、いずれの相の
クロック信号をセレクタ回路1305から位相比較回路１３
０７に伝達するかを決め、また、位相比較回路１３０７
の出力をいずれの制御回路１３１２，１３１３に伝達す
るかを決めると共に、論理回路群１２２０を稼働させる
か否かを決める信号１３２０を供給するための回路であ
る。位相比較回路１３０７およびデコーダ回路１３０８
の詳細については図１４および図１５に後述する。

【００３６】図１４には、位相比較回路１３０７の一例
を示す。図１４において、１５４１は参照信号を入力す
る端子、１４５２はセレクタ回路１３０５で選択された
クロック信号を入力する端子、９９１は分周回路１３０
６によって生成された低周波のクロック信号を入力する
端子である。１４７１および１４８１は、判定結果を出
力する端子であり、端子１４５２に入力されたクロック
信号の方が１４５１の端子に入力された参照信号より早
い（可変遅延回路の遅延時間を増加させる）場合は、端
子１４７１に、また、端子１４５２に入力されたクロッ
ク信号の方が端子１４５１に入力された参照信号より遅
い（可変遅延回路の遅延時間を減少させる）場合は、端
子１４８１に信号が出力される。１４０１は互いに入出
力を交差接続された２個の２入力ＮＡＮＤ回路であり、
１周期毎に参照信号およびクロック信号の位相の早遅関
係を判定する。１４０２は２入力ＮＡＮＤ回路１４０１
の判定結果を１周期の間保持しておくためのフリップフ
ロップ回路、１４０３は２入力ＮＡＮＤ回路１４０１に
付加される負荷を均等にするためのフリップフロップ回
路、１４０４は２入力ＮＡＮＤ回路１４０１の出力をゲ
ート遅延によって少し遅らせ、フリップフロップ回路１
４０２を確実に動作させるタイミング信号を作成するた
めの回路、１４０５はフリップフロップ回路１４０２の
出力を端子９９１から入力された低周波のクロック信号
の周期で取り込むと共に前段のフリップフロップ回路の
出力が中間値で保持されることによる誤動作を防止する
ためのフリップフロップ回路群である。また、１４０６
は端子９９１から入力された低周波クロック信号の周期
でカウントが進む４ビットカウンタ回路であり、フリッ
プフロップ回路群１４０５の出力に従っていずれか片方
のカウンタ１４０６のみカウントが進む。この回路は、
２入力ＮＡＮＤ回路１４０１がノイズ等の影響によって
突発的に誤判定を行なってもその信号が後段の回路へは
伝わらないようにするために設けられる。１４０７は、
カウンタ回路１４０６を通った後の判定結果を低周波ク
ロック信号の１周期の間保持するフリップフロップ回路
である。カウンタ回路１４０６は、例えば図１１（ａ）
に示したような回路でも実現できる。ただし、ノード１
４６４がハイレベルになるとカウンタ回路１４０６内の
全てのフリップフロップ回路がリセットされてオール０
になるように構成するものとする。ここで、カウンタ回
路１４０６の一方のカウント数が１５に達し出力がオー
ル１となって内部ノード１４６２または１４６３のいず
れかがローレベルになったとする。この時、他方のカウ
ンタ回路１４０６のカウント数が１１以下であると、出
力端子１４７１または１４８１に可変遅延回路の遅延時
間を増減させる信号が出力されるが、他方のカウンタ回
路１４０６のカウント数も１２以上に達していると出力
端子１４７１および１４８１はローレベルのままであ
る。いずれの場合でも、一方のカウント数が１５に達す
るとノード１４６４がハイレベルとなって両方のカウン
タ回路１４０６がリセットされ０からカウントし直しと
なる。即ち、２入力ＮＡＮＤ回路１４０１の判定結果の
出現率が１５：１１以上の比率でいずれかに片寄ってい
れば可変遅延回路の遅延時間を増減させる信号が出力さ
れるが、１５：１２以内の比率であればほぼ同数とみな
されて遅延時間を変える信号は出力されない。なお、図
１４の位相比較回路の詳細な原理については、例えば特
開平2−168308 号公報に開示されている。

【００３７】図１５には、図１３の中のデコーダ回路１
３０８の一実施例を示す。図１５において、１３０１は
シーケンス信号入力端子１３５２に接続された入力バッ
ファ回路である。また、１５０１は３入力ＮＡＮＤ回
路、１５０２は４入力ＮＡＮＤ回路、１５０３はシーケ
ンス信号を低周波クロック信号に同期して取り込むため
のフリップフロップ回路である。１５５１はその時に送
られている参照信号が第１相のクロック信号の位相を表
すものか第２相のクロック信号の位相を表すものかを伝
えるシーケンス信号が入力される端子、１５５２は初期
調整の段階か稼働状態の時期かを伝えるシーケンス信号
が入力される端子、１５５３は他のシーケンス信号や参
照信号がある状態から他の状態へ移りつつある時期か否
かを伝えるシーケンス信号が入力される端子である。図
に示すように、端子１５５１に入力されるシーケンス信
号を基に、セレクタ回路１３０５を制御すると共に、い
ずれの相の制御回路１３１２，１３１３へ位相比較回路
からの信号を伝えるかを制御する。また、端子１５５２
に入力されるシーケンス信号を基に、初期調整時である
か否かを示す信号が論理回路群１２２０と共に、制御回
路１３１２，１３１３に伝えられる。各制御回路１３１
２内では、この信号がハイレベルになると予め定めたい
くつかのフリップフロップ回路が“０”のリセットさ
れ、他のフリップフロップ回路が“１”にセットされ
る。これによって可変遅延回路１３０２の遅延量が可変
範囲の中心（もしくは予め定めた適当な値）に設定さ
れ、稼働時に於ける調整可能範囲を充分に確保される。
この状態は、初期調整が終るまで続く。初期調整が終る
と、制御回路１３１２が通常の制御動作を開始すると共
に、制御回路１３１３には遅延時間を変化させる信号が
行かなくなって初期調整終了時の制御信号が保持され
る。また、論理回路群１２２０には稼働状態になったこ
とを示す信号が伝えられる。なお、これらのシーケンス
信号や参照信号の状態が変化する時には、端子１５５３
に加えられるシーケンス信号がローレベルになって遅延
時間を増減する信号をどの制御回路１３１２，１３１３
にも行かないようにし、誤動作を防ぐようになってい
る。

【００３８】図１６には、図１２のクロック信号発生回
路１２０２の一実施例を示す。図１６において、１６０
１は高周波発振器１２０１の出力を分周してクロック信
号の周波数を作り出すためのフリップフロップ回路、１
６０２は第１相および第２相のクロック信号の位相差と
同じ位相差を持った２つの信号を作り出すためのフリッ
プフロップ回路、１６０３はフリップフロップ回路１６
０２の出力のうちのいずれか一方をシーケンス信号に従
って選択し、参照信号を生成するためのセレク回路、１
６０４はクロック信号と参照信号を高周波発振器の出力
に同期させることによって所定の位相関係に合わせるた
めのフリップフロップ回路、１６０５は参照信号を各分
配先１２１０へ送る前に予め一律に遅らせ、分配先１２
１０内のバッファ回路１２１２と位相調整回路１２１１
内の可変遅延回路１３０２および１３０３によるクロッ
ク信号の遅延時間と釣り合いをとるための遅延素子、１
６０６はシーケンス信号を生成するシーケンス回路、１
６０７はシーケンス回路を動作させるための低周波のク
ロック信号を生成する分周回路である。また、１６５１
はクロック信号を出力する端子、１６５２は参照信号を
出力する端子、１６６１〜１６６３はそれぞれ図１５の
端子１５５１〜１５５３に供給するシーケンス信号を出
力する端子、１２５１はリセット信号を入力する端子で
ある。なお、分周回路１６０７の分周比は図１３の分周
回路１３０６より大きく、例えば、１０２４分周前後の
ものを使う。また、遅延素子１６０５によって参照信号
を遅らせる代わりにクロック信号の１周期以上前のエッ
ジを参照信号に合わせるようにすれば、遅延素子１６０
５は必ずしも必要ではない。

【００３９】図１７はシーケンス回路１６０６の一実施
例を示したものである。図１７において、１７０１は端
子１２５１に入力されたリセット信号を分周回路１６０
７から供給される低周波のクロック信号に同期して取り
込むためのフリップフロップ回路、１７０２はフリップ
フロップ回路１７０１の出力がハイレベルとローレベル
の中間の値で保持された時（いわゆるハザードが発生し
た時）に誤動作を起こさないようにするために再び同じ
クロック信号で同期し直すためのフリップフロップ回
路、１７０３は低周波のクロック信号を更に分周して一
定周期で参照信号を切り替えるための信号を作る分周回
路、１７０４はその信号を２分周していずれの相の参照
信号を送るかを決めるシーケンス信号を作るフリップフ
ロップ回路である。また、１７０５〜１７０７は分周回
路１６０７が出力する低周波のクロック信号に同期して
動作するシフトレジスタ回路を構成するフリップフロッ
プ回路であり、参照信号を切り替える信号（端子１６６
１に出力される信号）と、参照信号の切り替え中か否か
の指標となる信号（端子１６６３に出力される信号）を
作るためのものである。１７０８は１２５１の端子に入
力するリセット信号が解除された後に参照信号を切り替
える信号が一巡したことを検出するためのフリップフロ
ップ回路、１７０９と１７１０はその信号を端子１６６
１に出力される信号と同期して変化させるためのフリッ
プフロップ回路である。また、フリップフロップ回路１
７０８に接続する端子１７５０には常にハイレベルの信
号を加えておく。なお、分周回路１７０３の分周比は、
この分周回路の出力の周期が図１３の中の可変遅延回路
１３０３の遅延時間調整に必要な時間以上となるように
設定する。例えば、可変遅延回路１３０３の遅延時間の
切り替え範囲が１２８０段階，分周回路１３０６が８分
周，図１４のカウンタ回路１４０６が４ビットカウンタ
（１６分周），図１６のフリップフロップ回路１６０１
による分周比が２分周であり、また、分周回路１６０７
が１０２４分周であるとすると、分周回路１７０３の分
周比は３２０（１２８０×８×１６×２÷１０２４）以
上であればよい。分周回路は分周比が２のべき乗となる
ようにすると構成が容易であり、この例の場合には５１
２分周以上にすればよい。ただし、実用上は更に分周比
を大きくし、装置全体の温度がある程度安定するまでの
間時間を稼ぐように構成した方が、図１３の中の可変遅
延回路１３０２の可変幅が小さくて済む。

【００４０】図１７において、端子１２５１に入力され
るリセット信号がハイレベルの間は、フリップフロップ
回路１７０２の出力はハイレベルであり、分周回路１７
０３およびフリップフロップ回路１７０４，１７０８は
全てリセットされた状態になる。ここで、端子１２５１
に入力されるリセット信号がローレベルになると、フリ
ップフロップ回路１７０２の出力がローレベルとなって
分周回路１７０３およびフリップフロップ回路１７０
４，１７０８のリセットが解除される。すると、分周回
路１７０３が動きだすと共に、フリップフロップ回路１
７０８はノード１７５１に信号の立ち上がりのエッジが
現われるのを待つ状態となる。リセット信号が解除され
た直後はノード１７５１は既にハイレベルであるため、
フリップフロップ回路１７０８の出力が変化するのは、
ノード１７５１に現われる信号が一度ローレベルになっ
てから再びハイレベルになる時（すなわち参照信号を切
り替える信号が一巡した後）である。その後は、再び端
子１２５１に入力されるリセット信号がハイレベルにな
らない限り、フリップフロップ回路１７０８の出力はハ
イレベルが保持される。また、フリップフロップ回路１
７０５〜１７０７が構成するシフトレジスタ回路によっ
てノード１７５１に現われた信号が１段ずつシフトされ
るため、フリップフロップ回路１７０５と１７０７の出
力の排他的論理和によってこの間にあるフリップフロッ
プ回路１７０６の出力が変化するか否かを検出すること
ができる。以上のようにして、図１２のクロック位相調
整装置１２００により所望の位相に調整された多相のク
ロック信号およびシーケンス信号を複数の分配先１２１
０に供給することができる。

【００４１】図１８は、クロック信号発生回路１２０２
の他の実施例を示したものであり、論理回路群１２２０
に４相のクロック信号を供給する場合に使用するクロッ
ク信号発生回路１２０２の一実施例を示したものであ
る。図１８に示す回路は、高周波発振器１２０１の出力
を分周してクロック信号の周波数を作り出すフリップフ
ロップ回路１６０１が４分周の分周回路を構成する点、
クロック信号の位相差と同じ位相差を持った信号を作り
出すフリップフロップ回路１６０２が４相分の信号を出
力するように構成される点、参照信号として出力する相
を選択するシーケンス信号（端子１６６１に出力する信
号）が２ビット必要となる点、参照信号として出力する
相を選択するセレクタ回路１６０３が４つの信号の中か
ら１つを選択する構成にした点等において図１６に示す
回路と異なる。図１８では、図１６と同一の機能を有す
る部分については図１６と同一の番号を付してある。な
お、セレクタ回路１６０３は、４対１のセレクタ回路で
一気に４つの信号の中から１つを選択するような構成に
もできる。４対１のセレクタ回路の遅延時間ではフリッ
プフロップ回路１６０２から１６０４まで信号が届かな
いような高速なクロック信号を必要とする場合等には、
図１８に示すように２対１のセレクタ回路を２段通るよ
うな構成にして、間にフリップフロップ回路１８０１を
挿入することにより、２対１のセレクタ回路の遅延時間
にまで短縮できる。

【００４２】図１９は、クロック信号発生回路１２０２
の更に他の実施例を示したものであり、最初に周波数の
低いクロック信号で図１３の可変遅延回路１３０３の遅
延時間の粗調整を行なった後に、実際に使う周波数で微
調整を行なう場合に使用するクロック信号発生回路を示
したものである。図１９において、１９０１は粗調整用
の低周波のクロック信号を作るための分周回路を構成す
るフリップフロップ回路、１９０２はフリップフロップ
回路１９０１および１６０１の出力を高周波発振器１２
０１の出力に同期した信号にするためのフリップフロッ
プ回路、1903は粗調整用の低周波のクロック信号と実際
に使う周波数のクロック信号を切り替えるためのセレク
タ回路である。また、１９６１は粗調整の期間であるか
微調整の期間であるかを示すシーケンス信号を出力する
端子である。なお、各分配先1210においては粗調整の期
間であるか微調整の期間であるかがわからなくても位相
調整は可能であるが、粗調整の時には可変遅延回路の遅
延時間変化幅の小さい制御信号（例えば図７の１６２〜
１６６の端子に加える制御信号）を一定値に固定するよ
うな構成にすれば、粗調整にかかる時間を短縮すること
ができる。

【００４３】図２０は、例えば、図１９に示すクロック
信号発生回路に使用されるシーケンス回路１６０６の一
実施例を示したものである。図２０の回路が図１７の回
路と異なる点は、参照信号として出力する相を決めるシ
ーケンス信号（端子１６６１に出力するシーケンス信
号）を作るフリップフロップ回路１７０４を２個にして
２ビットの信号を出力するように構成した点、端子１６
６１に出力するシーケンス信号が一巡したことを検出す
るフリップフロップ回路１７０９の他にシーケンス信号
が二巡したことを検出するフリップフロップ回路２００
１を設けた点である。そして、一巡目に標調整を、二巡
目には微調整を行ない、二巡目が終了したところで制御
する可変遅延回路を１３０３から１３０２に切り替える
と共に論理回路群１２２０を稼働状態にする。なお、同
様にしてシーケンス信号が三巡したことを検出できるよ
うにすれば、二巡目が終了したところでは制御する可変
遅延回路のみを切り替え、三巡目が終了してから論理回
路群１２２０を稼働状態にするような構成にすることも
できる。

【００４４】図２１は、クロック信号発生回路１２０２
の更に他の実施例を示したものであり、クロック信号の
出力端子と参照信号の出力端子を多重化してクロック信
号供給源１２００と各分配先１２１０の間をつなぐ配線
と端子（ＬＳＩの信号ピン）の物量を節約したものであ
る。図２１において、２１０１はセレクタ回路、2102は
フリップフロップ回路である。図２１の回路が図１９の
回路と異なる点は、セレクタ回路２１０１を設けてクロ
ック信号と参照信号の両者を１６５１の端子に出力でき
るようにした点である。そして、例えば、参照信号とし
て第１相または第３相のクロック信号の位相に相当する
信号を送る時には、図２１で上側の端子1,651’からク
ロック信号を送り、下側の端子1,651’から参照信号を
送る。また、参照信号として第２相または第４相のクロ
ック信号の位相に相当する信号を送る時には、逆に図２
１の下側の端子１６５１’からクロック信号を送り、上
側の端子１６５１’から参照信号を送るる。このように
すれば、参照信号を送るための配線等が１組節約でき
る。なお、フリップフロップ回路２１０２は、高周波発
振器１２０１の出力の１周期の間にフリップフロップ回
路１８０１からセレクタ回路１６０３および２１０１を
経由してフリップフロップ回路１６０４まで信号が届か
ない場合に必要となる。また、このようにして送ったク
ロック信号および参照信号から論理回路群１２２０に供
給するためのクロック信号を生成する方法については、
図２６に後述する。

【００４５】図２２は、クロック信号発生回路１２０２
の更に他の実施例を示したものであり、クロック信号の
位相調整が終了してから論理回路群１２２０を稼働させ
るまでの間にクロック信号を一度停止させるようにした
ものである。この回路を使えば、シーケンス信号を伝送
する経路にスキューがあっても論理回路群１２２０内の
フリップフロップを一斉にスタートさせることが可能に
なる。図２２において、２２５１は位相調整が終了して
から稼働状態に入るまでの間のみハイレベルとなるシー
ケンス信号、２２００はクリーンスタート回路である。
クリーンスタート回路２２００は、シーケンス信号２２
５１がローレベルの間は、図１９や図２１のフリップフ
ロップ回路１６０１，１９０１，１９０２と同様に高周
波発振器１２０１の出力を分周した信号を出力するが、
シーケンス信号２２５１がハイレベルになると出力がロ
ーレベルになるように構成される。シーケンス信号2251
は、例えば、図２０のフリップフロップ回路２００１か
らつながるフリップフロップ回路１７１０，１７１１の
後にもう１段のフリップフロップ回路を設け、１段目の
フリップフロップ回路１７１０と追加した３段目のフリ
ップフロップ回路の出力が一致しない時のみシーケンス
信号２２５１がハイレベルになるようにして作成するこ
とができる。

【００４６】図２３は、クリーンスタート回路２２００
の一例を示す構成図である。図２３において、２２０１
は端子２２５１から入力されたシーケンス信号を高周波
発振器１２０１の出力に同期して取り込むと共に、ハザ
ードの発生を防止するためのフリップフロップ回路、２
２０２はフリップフロップ回路２２０１の出力がハイレ
ベルの間だけ停止するクロック信号を作るためのＮＯＲ
回路である。この回路は、フリップフロップ回路２２０
１の出力がローレベルの間はフリップフロップ回路１６
０１，１９０１でＮＯＲ回路２２０２を経由して出力さ
れるクロック信号を順次分周し、フリップフロップ回路
１９０２で高周波発振器１２０１の出力に同期した出力
をセレクタ回路１９０３に送るようになっている。しか
し、フリップフロップ回路２２０１の出力がハイレベル
になると、ＮＯＲ回路２２０２の出力はローレベルに固
定されると共にフリップフロップ回路１６０１はリセッ
トされて出力がローレベルに固定される。ここで再びフ
リップフロップ回路2201の出力がローレベルになると、
フリップフロップ回路１６０１は再び分周の動作を開始
する。これらの動作において、フリップフロップ回路２
２０１の出力が変化する瞬間にはＮＯＲ回路２２０２の
もう一方の入力はハイレベルになった直後であり、シー
ケンス信号２２５１が変化した時に、ＮＯＲ回路２２０
２からスパイク状のノイズが出力されることは無い。

【００４７】図２４は、クロック信号発生回路１２０２
の更に他の実施例を示したものであり、クロック信号を
粗調整の時と微調整の時とで周波数を変えて送り、参照
信号は常に周波数の低い信号を送るように構成したもの
である。図１９の回路ではセレクタ回路１９０３の出力
をクロック信号（端子１６５１から出力する信号）と参
照信号（端子１６５２から出力する信号）の両方に使っ
ているのに対し、図２４の回路ではセレクタ回路１９０
３の出力をクロック信号のみに使用し、参照信号には常
に周波の低い信号を出力するフリップフロップ回路１９
０２の出力を直接フリップフロップ回路１６０２につな
いでいる。フリップフロップ回路2301は、クロック信号
として出力する信号と参照信号として出力する信号の位
相関係を合わせるためのものである。特にクロック信号
に周波数が２００〜３００MHz以上になると、参照信号
を同じ周波数で且つ正確な位相で伝達することは困難に
なる。このような場合に、図２３のような回路を使えば
粗調整時と同じ周波数で微調整時の参照信号を送ること
ができる。なお、このようにして送ったクロック信号お
よび参照信号から論理回路群１２２０に供給するための
クロック信号を生成する方法については、図２７に後述
する。

【００４８】図２５は、クロック信号発生回路１２０２
の更に他の実施例を示したものであり、分配先１２１０
毎に異なる周波数のクロック信号を伝送できるようにし
たものである。この回路は、図２４に示す回路におい
て、セレクタ回路１９０３およびフリップフロップ回路
２３０１をもう１組設け、さらに２分の１分周した周波
数のクロック信号も供給できるようになっている。論理
回路群１２２０の中には、回路の速度が性能に直結する
ために少しでも高速な回路を必要とする部分（例えば中
央処理装置）もあれば、少しくらい速度が遅くても安価
な素子で構成したい部分（例えば入出力装置）もある。
この場合、前者では高速のクロック信号が必要になるが
後者では低速のクロック信号でなければ動作しないとい
うことも起こり得る。図２５の回路はこのような場合に
有効であり、一部の分配先１２１０には高速なクロック
信号を供給し、他の分配先１２１０にはその２分の１の
周波数のクロック信号を供給することができる。なお、
参照信号は、いずれの分配先にも共通の信号を供給すれ
ばよい。

【００４９】図２６は、クロック信号発生回路１２０２
の更に他の実施例を示したものであり、互いに倍数と約
数の関係にない２種類の周波数のクロック信号（例えば
800ＭＨｚと６００ＭＨｚ）を供給したい場合に使用す
る。この場合、この２種類の周波数の最小公倍数(この
例では２４００ＭＨｚ)の周波数の発振器を設けてその
出力を分周しても実現できるが、その周波数で動作する
回路が実現できないかもしくは非常に高価になる場合に
は、図２６の回路によって実現することができる。図２
６において、２５０１は逓倍回路、２５０２は位相調整
回路、２５０３は分周回路、２５０４は分周回路２５０
３と概ね等しい遅延時間で信号を伝達する遅延回路であ
る。また、２５０５は図１９等に示す回路におけるフリ
ップフロップ回路１６０２，１８０１，１６０４および
セレクタ回路１６０３等で構成される部分と同様の回路
である。図２６の回路では、高周波発振器１２０１の発
振周波数は２種類のクロック信号の周波数の最大公約数
(上記の例では２００ＭＨｚ)とし、逓倍回路２５０１に
よって必要な周波数にまで逓倍する。この例の場合は３
逓倍と４逓倍であるが、４逓倍回路は２逓倍回路２段で
構成できることは明らかである。このようにして作成し
た６００ＭＨｚおよび８００ＭＨｚの信号を位相調整回
路２５０２によって２００ＭＨｚの信号の位相に合わ
せ、クロック信号として出力する。なお、分周回路２５
０３およびセレクタ回路１９０３は図１９等においてフ
リップフロップ回路１９０１の構成する分周回路および
セレクタ回路１９０３等が構成する回路と同様に、粗調
整もしくは微調整を行なうために必要な信号を生成，選
択して供給する回路である。また、等価遅延回路２５０
４は粗調整時の信号経路と微調整時の信号経路の遅延時
間を概ね合わせるために設けられている。図１９等に示
す回路では最高周波数の信号が２つに分離した後に同じ
セレクタに入力されるような経路は無く、また、その他
の周波数の信号はセレクタで１本にしぼられた後出力さ
れるまでの間にフリップフロップ１６０４によって位相
を合わせ直しているためにこのような等価遅延回路は不
要であるが、図２６の回路では８００ＭＨｚおよび６０
０ＭＨｚの信号自体をセレクトして、そのまま出力する
構成としているため、等価遅延回路２５０４が必要とな
る。なお、図２６の回路の参照信号は２００ＭＨｚの信
号を８００ＭＨｚのクロック信号でシフトさせて作成し
ているため、６００ＭＨｚのクロック信号に対しては第
１相のクロック信号とそれを反転させた第２相のクロッ
ク信号の位相に相当する参照信号を供給することができ
るが、８００ＭＨｚのクロック信号に対しては第１相の
クロック信号の位相に相当する参照信号のみを供給する
ことになる。

【００５０】図２７に、位相調整回路２５０２の一実施
例を示す。図２７において、2507は可変遅延回路、２５
０８は遅延制御回路、２５０９はフリップフロップ回
路、２５１０および２５１３はセレクタ回路、２５１１
および２５１４は数段のゲート回路により信号を遅延さ
せる遅延回路、２５１２は位相比較回路である。図２７
の回路では、端子２５５１に入力されたクロック信号
は、可変遅延回路2507によって位相調整された後に端子
２５５３に出力される。ここで、端子２５５３に出力さ
れる信号の位相は、端子２５５４に出力される信号の位
相よりフリップフロップ回路２５０９とセレクタ回路２
５１０による遅延時間分だけ早くなるように調整され
る。従って、これらの遅延時間が図２６のセレクタ回路
１９０３と分周回路２５０３または等価遅延回路２５０
４による遅延時間と概ね一致するように設計しておけ
ば、シフト回路２５０５に入力される信号の位相を概ね
一致させることができる。また、いずれか一方を大きく
しておけば所望の早遅関係にすることも可能である。ま
た、遅延回路２５１１は、端子２５５３に出力される信
号と端子２５５４に出力される信号が上記のような位相
関係にある時にフリップフロップ回路２５０９が内部ノ
ード２５５５に現われる信号を確実に取り込めるように
タイミング関係をずらすための回路である。また、セレ
クタ回路２５１３および遅延回路２５１４は、位相調整
が一度終了した後に端子２５５４に出力される信号の位
相を少しずらして再調整させるための回路である。この
回路は、位相比較回路２５１２に入力される信号の位相
がちょうど１８０度ずれていた場合に、早遅いずれの信
号も出力されなくなり、位相調整が進まなくなるのを防
ぐために必要となる。位相調整を開始してから調整に必
要な時間が経過すると、位相がちょうど１８０度ずれた
状態、もしくは位相の合った状態のいずれかになり、そ
の途中の状態は無くなる。ここで、端子２５５４に出力
される信号を位相比較回路２５１２が１８０度のずれを
判別できるだけずらせると、１８０度ずれていた場合に
は位相調整が開始され、合っていた場合には少しずらさ
れた分が再調整される。従って、再調整させた後には必
ず位相の合った状態に落ち着くことになる。端子２５６
２に入力されるシーケンス信号は、この再調整を行なう
ための信号である。端子２５６３に入力されるシーケン
ス信号は、制御回路２５０８の中のフリップフロップ回
路を適当にリセットまたはセットして可変遅延回路2507
の遅延時間が可変幅の真中くらいになるようにするため
のものであり、最初の調整を開始する前にこの設定を行
なう。また、端子２５６１に入力されるシーケンス信号
は２組ある可変遅延回路２５０７および遅延制御回路２
５０８を１組ずつ調整するためのものであり、この信号
によって１個の位相比較回路２５１２を両方の信号の位
相調整に兼用できる。なお、シーケンス信号を変化させ
る順序は、まず最初に端子２５６３から入力する信号に
よって可変遅延回路２５０７の中心値設定を行ない、次
に端子２５６１から入力する信号をハイレベルおよびロ
ーレベルの両方の状態で位相調整を行なうのに充分な時
間間隔で変化させ、さらに端子２５６２から入力する信
号を切り替え、最後に再び端子２５６１から入力する信
号をハイレベルおよびローレベルの両方の状態で位相調
整を行なうのに充分な時間間隔で変化させてこの回路の
位相調整を終了する。そして、この回路の位相調整が終
了した後に、端子１６６１〜１６６３および１９６１に
出力するシーケンス信号を通常通りに変化させて各分配
先１２１０内の位相調整回路１２１１の調整を行なう。
また、図２７の回路についても温度変化に常時追従させ
るような構成にしたい場合には、温度変化に追従させな
い部分の制御回路の出力を固定するシーケンス信号を別
途設け、上記の順序で位相調整が終了した後にこの信号
によって固定する。その後は、端子２５６１から入力す
る信号（端子１６６１に出力する信号と同じ信号でもよ
い）を定期的に変化させ、各分配先１２１０内の調整を
開始する。

【００５１】図２８は各分配先１２１０の中に使用する
位相調整回路１２１１の他の実施例を示したものであ
り、図２１に示したようにクロック信号を伝送する経路
と参照信号を伝送する経路を兼用させる場合に使用する
回路を示す。図２８において、２６０１はセレクタ回
路、２６０２は遅延時間がセレクタ回路１３０５と等し
くなるように構成された遅延回路である。その他の部分
は、２相用が４相用になっている点を除いて図１３の回
路と同様である。図２８の回路を使って位相調整を行な
う場合、第１相および第３相のクロック信号を合わせる
時には、図中、下側の入力端子１３５０から入力された
信号をセレクタ回路２６０１によって選択し位相比較回
路１３０７に入力する。また、第２相および第４相のク
ロック信号の位相調整を行なう時には第１相のクロック
信号の経路を経由して供給された参照信号をセレクタ２
６０１によって選択し位相比較回路１３０７に入力す
る。従って、第１相および第３相のクロック信号につい
ては、図１３の回路と同様にチップに入力された参照信
号と直接比較しながら調整される。また、第２相および
第４相のクロック信号については、既に調整された第１
相のクロック信号の経路を経由して送られてくる参照信
号と比較するため、間接的に図の下側の入力端子１３５
０から入力した参照信号と比較することになる。従っ
て、全ての相に関して図の下側の入力端子１３５０から
入力した参照信号に合わせられることになる。なお、参
照信号の経路を独立に設ける方が位相調整の精度が上が
ることはいうまでもないが、システム全体を安価に作成
したい時には高速信号の経路を節約できる本実施例は有
効である。また、図２８の回路で論理回路群１２２０の
稼働時に温度変化に追従させるような制御を行なう場
合、どれか１つの相のクロック信号に合う参照信号が図
の下側のクロック信号を入力する端子１３５０から入力
する信号と一致するようにしておくことにより、その相
だけは追従させることが可能である。複数の相について
温度変化に追従させたい場合には、図３０を用いて後述
するように、その相を代表相として他の相にも同じ制御
信号を加えればよい。

【００５２】図２９は各分配先１２１０内で使用する位
相調整回路１２１１の更に他の実施例を示したものであ
り、図２４に示したように参照信号がクロック信号より
低い周波数で伝送される場合に使用する回路である。こ
の回路は、粗調整時にクロック信号と参照信号が同じ周
波数で送られてきた場合に位相比較を行なう系と、微調
整時および稼働時にクロック信号のみが高い周波数で送
られてきた場合に位相比較を行なう系を備えている。図
２９の回路では、クロック信号と参照信号が同じ周波数
の時には、図中、下側の位相比較回路１３０７を使用す
る。また、クロック信号の周波数の方が高い時には、フ
リップフロップ回路２７０１によって参照信号をクロッ
ク信号に同期させた信号と元の参照信号の位相を比較す
る。なお、図２９の回路では、位相比較回路１３０７を
２回路設けているが、位相比較回路内で比較結果を低周
波のクロック信号に同期させる部分（図１４のフリップ
フロップ回路１４０５）以降を１つの回路を共用するこ
ともできる。また、図２９に示す回路に代えて、例え
ば、特開昭63−231516号公報の図１２，図１５〜図１８
等に開示される回路を使用することもできる。

【００５３】図３０は各分配先１２１０内で使用する位
相調整回路１２１１の更に他の実施例を示したものであ
り、稼働時に温度変化等に追従させるための制御回路13
12の物量を節約したものである。すなわち、論理回路群
１２２０を稼働状態にする前の粗調整および微調整は今
までと同じく可変遅延回路１３０３を制御する制御回路
１３１３を順次調整して行なうが、稼働時に温度変化等
に追従させる時にはどれか１つの相のクロック信号を代
表相として、その相だけを合わせるようにする。そして
他の相の可変遅延回路１３０２にも同じ制御信号を加え
る。位相調整回路１２１１やバッファ回路１２１２が１
つのＬＳＩの中にあれば、これらの回路を構成する回路
素子は常に概ね等しい温度にあると推定できる。従っ
て、この中の１つに追従する制御信号が得られれば、他
についても同じ制御信号で概ね追従できると考えられ
る。なお、ゲート段数によって遅延時間を変える図５や
図７の可変遅延回路は負荷の重さによって遅延時間を変
える図１〜図４の可変遅延回路に比べて遅延時間変化の
分解能が粗いため、これだけで初期調整を終ると代表相
以外の相は位相精度が粗くなってしまう。図３０の回路
では、これを避けるために負荷の重さで遅延時間を切り
替える可変遅延回路２８０１を付加し、可変遅延回路１
３０３の分解能を補っている。この可変遅延回路２８０
１の可変幅は、可変遅延回路１３０３の最小分解能より
大きくなるように設定しておけば充分である。また、こ
のような制御を行なう場合には、例えば稼働状態にする
か否かを決める信号（シーケンス回路１６０６から端子
１６６２に出力される信号）がハイレベルになった後
は、どの相の参照信号を伝送するかを決めるシーケンス
信号（端子１６６１に出力される信号）を固定すること
により、常に代表相のクロック信号に相当する参照信号
を伝送しながらその相のみを調整するようにできる。ま
た、２８０２は入力バッファ回路１３０１と概ね等しい
遅延時間で信号を伝達する回路である。この回路によっ
て、入力回路１３０１の遅延時間のＬＳＩ毎のバラツキ
を相殺し、ＬＳＩ内の２つの回路（入力バッファ１３０
１と遅延回路２８０２）の遅延時間の相対バラツキ分程
度に抑えることができる。また、遅延回路２８０２と２
６０２の間で互いに概ね等しい遅延時間となる部分があ
れば、その両方を省略することも可能である。

【００５４】図３１は、図２８〜図３０等の実施例によ
って得られたデューティー５０％４相のクロック信号か
らデューティー２５％４相のクロック信号を生成する回
路の一実施例を示したものである。本発明によれば精度
よく位相調整された４相のクロック信号を得ることがで
きるので、このような回路が実用化できる。この回路
は、可変遅延回路１３０３とクロック信号を出力する端
子２６５１〜２６５４の間にＮＡＮＤ回路２９０１およ
び２９０２を挿入したものであり、可変遅延回路１３０
３から２９５１〜２９５４の内部ノードに出力されたデ
ューティー５０％の各相のクロック信号を次の相のクロ
ック信号で抑制することによってデューティー２５％の
クロック信号を生成している。位相調整は各相のクロッ
ク信号の片側のエッジ（例えば、立ち上がりのエッジ）
のみについて行なうことにより、もう一方のエッジにつ
いても自動的に調整されることになる。なお、粗調整の
前にクロック信号の周期の２５％以上の位相ズレがある
と所定のパルスが出ない恐れがあるため、粗調整時には
内部ノード２９５５をローレベルにしてデューティー５
０％のまま調整し、微調整時および稼働時にノード２９
５５をハイレベルにしてデューティー２５％のクロック
信号を出力している。図３２は、この時に各ノードに現
われる信号波形を示したものであり、例えばノード２６
５１に現われる波形は、ノード２９５１がハイレベルで
ノード２９５３がローレベルの時のみローレベル、その
他の時はハイレベルとなる。これらのクロック信号は、
バッファ回路１２１２の段数によって正負いずれの極性
のクロック信号としても供給できる。そして、これと同
じ信号を位相比較回路１３０７にも供給することによ
り、フリップフロップ回路１２２１に供給されるのと同
じ波形で位相比較ができる。

【００５５】なお、図１３以降に示した回路で使用され
るセレクタ回路は、信号を上下いずれの入力端子から入
力しても同じ遅延時間で出力されるのが望ましいが、図
６に示したセレクタ回路ではＰＭＯＳ側に対して非対称
でありこの仕様を満足しない。そこで、図３３にこの問
題を解消したセレクタ回路の一例を示す。図３３の回路
では、図６のセレクタ回路を２個並べて出力端子１５２
を共通に接続すると共に、上下の入力端子１５１および
５５１が互いに交差するように接続している。また、制
御端子１６１から入力した信号は、互いに逆極性で使用
する。このように構成すれば、入力端子１５１および５
５１から出力端子１５２までの回路は互いに対称となっ
て遅延時間を等しくすることができる。

【００５６】

【発明の効果】以上述べたように、本発明によれば最小
遅延時間が小さく可変幅の大きな可変遅延回路、あるい
は、動作中に遅延時間を変化させてもスパイク状のノイ
ズが発生しない可変遅延回路および遅延制御回路が実現
できる。更に、これらの可変遅延回路を用いてクロック
信号の位相調整装置を構成することにより、位相精度良
くクロック信号を供給することができる。

【図面の簡単な説明】

【図１】本発明の可変遅延回路の一実施例を示す回路
図。

【図２】本発明の可変遅延回路の他の実施例を示す回路
図。

【図３】本発明の可変遅延回路の更に他の実施例を示す
回路図。

【図４】本発明の可変遅延回路の更に他の実施例を示す
回路図。

【図５】本発明の可変遅延回路の更に他の実施例を示す
回路図。

【図６】本発明の可変遅延回路の中に使用するセレクタ
回路の一例を示す回路図。

【図７】本発明の可変遅延回路を制御するための制御回
路の一実施例を示す回路図。

【図８】本発明の可変遅延回路の更に他の実施例を示す
回路図。

【図９】図８の回路の一部として使われる可変遅延回路
の一例を示す回路図。

【図１０】本発明の可変遅延回路を制御するための制御
回路の他の実施例を示す回路図。

【図１１】図１０の回路の一部の実施例を示す回路図。

【図１２】本発明のクロック位相調整装置の一実施例を
示す回路図。

【図１３】図１２の回路の一部の一実施例を示す回路
図。

【図１４】図１３の回路の一部の一実施例を示す回路
図。

【図１５】図１３の回路の他の一部の一実施例を示す回
路図。

【図１６】図１２の回路の他の一部の一実施例を示す回
路図。

【図１７】図１６の回路の一部の一実施例を示す回路
図。

【図１８】図１２の回路の他の一部の他の実施例を示す
回路図。

【図１９】図１２の回路の他の一部の更に他の実施例を
示す回路図。

【図２０】図１９の回路の一部の一実施例を示す回路
図。

【図２１】図１２の回路の他の一部の更に他の実施例を
示す回路図。

【図２２】図１２の回路の他の一部の更に他の実施例を
示す回路図。

【図２３】図２２の回路の一部の一実施例を示す回路
図。

【図２４】図１２の回路の他の一部の更に他の実施例を
示す回路図。

【図２５】図１２の回路の他の一部の更に他の実施例を
示す回路図。

【図２６】図１２の回路の他の一部の更に他の実施例を
示す回路図。

【図２７】図２６の回路の一部の一実施例を示す回路
図。

【図２８】図１２の回路の一部の他の実施例を示す回路
図。

【図２９】図１２の回路の一部の更に他の実施例を示す
回路図。

【図３０】図１２の回路の一部の更に他の実施例を示す
回路図。

【図３１】図２７の回路の一部の他の実施例を示す回路
図。

【図３２】図３１の回路の内部の信号波形を示す図。

【図３３】本発明のクロック位相調整装置の中に使用す
るセレクタ回路の一実施例を示す回路図。

【符号の説明】

１０１〜１０８…ＰＭＯＳ素子、１１１〜１１８…ＮＭ
ＯＳ素子、１２１〜１２３…バッファ回路、５０１〜５
０８…セレクタ回路、１２００…クロック信号供給源、
１２０２…クロック信号発生回路、１２１０…分配先、
１２１１…位相調整回路、１３０２〜１３０３…可変遅
延回路、１３０７…位相比較回路、１６０６…シーケン
ス回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡部 年宏 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (72)発明者 山際 明 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (72)発明者 山岸 幹生 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 小出 一夫 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 藤田 文一 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (72)発明者 川島 誠一 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (56)参考文献 特開 平１−129524（ＪＰ，Ａ) 特開 昭61−237512（ＪＰ，Ａ) 特開 平２−250519（ＪＰ，Ａ) 特開 昭52−4751（ＪＰ，Ａ) 特開 平４−53378（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 5/14 H03H 11/26

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】入力端子と、該入力端子から入力された信
   号を受けるバッファ回路と、該バッファ回路の出力に接
   続されたトランスファゲート回路と、上記バッファ回路
   の出力とトランスファゲート回路の接続点からの信号を
   出力する出力端子とを有し、上記トランスファゲート回
   路は直列接続された複数のトランスファゲートを含んで
   なり、導通状態のトランスファゲートの数を制御するこ
   とによって、上記トランスファゲート回路の導通状態を
   制御して入出力間の信号伝達時間を制御することを特徴
   とする可変遅延回路。
2. 【請求項２】上記トランスファゲート回路は、直列接続
   された複数のトランスファゲートからなるトランスファ
   ゲート群を並列接続して構成され、導通状態のトランス
   ファゲートの数を制御して上記信号伝達時間を制御する
   ことを特徴とする請求項１記載の可変遅延回路。
3. 【請求項３】上記トランスファゲート群の間に少なくと
   も１つのインバータ回路を有することを特徴とする請求
   項２記載の可変遅延回路。
4. 【請求項４】上記トランスファゲートは、ゲートに制御
   信号が入力されるＰＭＯＳ素子と、上記ＰＭＯＳ素子と
   ソース及びドレインが共通に接続され、ゲートに上記制
   御信号と反対極性の制御信号が入力されるＮＭＯＳ素子
   とから構成されることを特徴とする請求項１から３のう
   ちいずれかに記載の可変遅延回路。