JP3560780B2 - 可変遅延回路及び半導体集積回路装置 - Google Patents

可変遅延回路及び半導体集積回路装置 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、伝達経路上の遅延回路を制御することによって遅延時間を制御する可変遅延回路、及びその回路を有する半導体集積回路装置に関する。
近年、半導体集積回路装置は、高速化及び高集積化が進むことによって、クロック同期による回路設計が主流となっているため、所定の回路に対して外部のクロック信号と位相の同期したクロックを安定的に供給することが重要となっている。そこで、これまでは、最小で２００ｐｓ程度のＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を使用して、外部のクロックと位相の同期したクロックを所定の回路に対して供給している。
【０００２】
しかし、より高い周波数のクロックに対応するためには、ＤＬＬ回路を構成する可変遅延回路の精度をより高くする必要がある。
【０００３】
【従来の技術】
以下、従来の可変遅延回路を図３４に基づいて説明する。
図３４において、従来の可変遅延回路は、４段の遅延回路として、例えば、第一の遅延回路２０１と、第二の遅延回路２０２と、第三の遅延回路２０３と、第四の遅延回路２０４とから構成されている。
【０００４】
上記の可変遅延回路において、第一の遅延回路２０１は、ゲートＧ２０１とゲートＧ２０２で構成され、第二の遅延回路２０２は、ゲートＧ２０３とゲートＧ２０４とゲートＧ２０５で構成され、第三の遅延回路２０３は、ゲートＧ２０６とゲートＧ２０７とゲートＧ２０８で構成され、第四の遅延回路２０３は、ゲートＧ２０９とゲートＧ２１０とゲートＧ２１１で構成され、各ＳＷ（スイッチ）端子（Ｐ２０３、Ｐ２０４、Ｐ２０５、Ｐ２０６）に入力するスイッチ入力信号の内、いずれか一つの端子をＨ（Ｈｉｇｈ）レベルにすることによって、入力端子Ｐ２０１からの入力クロック信号に対して所定の遅延を付加した出力クロック信号を出力端子Ｐ２０２から出力することが可能となる。尚、各ゲート（Ｇ２０１からＧ２１１）の遅延時間は、１ｔｄとする。
【０００５】
第一の遅延回路２０１の動作において、ゲートＧ２０１は、ＳＷ端子Ｐ２０３からの信号がＬ（Ｌｏｗ）レベルにときにマスクされ、もう一方の入力がＨレベル、Ｌレベルのどちらであっても、出力端子Ｐ２０２に出力される出力信号は常にＬレベルである。一方、Ｇ２０１は、ＳＷ端子Ｐ２０３からの信号がＨレベルのときにマスクが解除され、もう一方の入力がＨレベル、Ｌレベルの順で変化すると、それに伴って出力端子Ｐ２０２に出力される出力信号もＨレベル、Ｌレベルと変化する。そのため、ＳＷ端子Ｐ２０１からの信号がＨレベルの場合、入力端子Ｐ２０１から出力端子Ｐ２０１までの遅延時間は、２ゲート通過分の２ｔｄとなる。
【０００６】
第二の遅延回路２０２の動作において、ゲートＧ２０３は、ＳＷ端子Ｐ２０４からの信号がＬ（Ｌｏｗ）レベルのときにマスクされ、もう一方の入力がＨレベル、Ｌレベルのどちらであっても、出力端子Ｐ２０２に出力される出力信号は常にＬレベルである。一方、Ｇ２０３は、ＳＷ端子Ｐ２０４からの信号がＨレベルのときにマスクが解除され、もう一方の入力がＨレベル、Ｌレベルの順で変化すると、それに伴って出力端子Ｐ２０２に出力される出力信号もＨレベル、Ｌレベルと変化する。そのため、ＳＷ端子Ｐ２０４からの信号がＨレベルの場合、入力端子Ｐ２０１から出力端子Ｐ２０２までの遅延時間は、４ゲート通過分の４ｔｄとなる。
【０００７】
尚、第三の遅延回路２０３、及び第四の遅延回路２０４の動作における出力端子Ｐ２０２の出力は、それぞれＳＷ端子Ｐ２０５、ＳＷ端子Ｐ２０６の入力レベルによって、第二の遅延回路２０２の動作における出力端子Ｐ２０２の出力信号と同様のレベルで出力する。そのため、ＳＷ端子Ｐ２０５からの信号がＨレベルの場合、入力端子Ｐ２０１から出力端子Ｐ２０２までの遅延時間は、６ゲート通過分の６ｔｄとなり、ＳＷ端子Ｐ２０６からの信号がＨレベルの場合、入力端子Ｐ２０１から出力端子Ｐ２０２までの遅延時間は、８ゲート通過分の８ｔｄとなる。
【０００８】
従って、４段の遅延回路で構成される従来の可変遅延回路は、２ｔｄから８ｔｄまでの遅延時間を得ることができる。
次に、上記のような動作をする従来の可変遅延回路を利用した従来のＤＬＬ回路を図３５に基づいて説明する。
図３５において、従来のＤＬＬ回路２１０は、入力回路２１１が受信した外部クロック信号に対して所定の遅延時間を付加して出力回路２１３に出力し、複数段の遅延回路から構成される可変遅延回路２１２と、入力回路２１１から送信されるリファレンス用の信号と、入力回路２１１と可変遅延回路２１２と出力回路２１３の回路遅延と、その間の配線遅延を加算した遅延時間と同一の遅延時間を有するダミー回路２１４から送信される信号を比較して位相差を検出する位相比較回路２１５と、位相比較回路２１５が検出した位相差に基づいて可変遅延回路２１２の遅延時間を制御する遅延制御回路２１６から構成され、入力回路２１１が出力するクロック信号に対して、所定の位相関係を有する出力クロック信号を出力するように、最小２００ｐｓ程度の精度で遅延時間を付加する機能を有する。
【０００９】
上記のように構成される従来のＤＬＬ回路の位相設定処理を図３６のフローに基づいて説明する。尚、図３６のｒｅｆ信号は、入力回路２１１から出力するリファレンス用の信号のことを示し、ｉｎ信号は、ダミー回路２１４から出力する信号のことを示す。
従来のＤＬＬ回路は、外部クロック信号を受信した入力回路２１１からのクロック信号に対して、予め設定されている所定の遅延時間を可変遅延回路２１２により付加する。可変遅延回路からのクロック信号を受信した出力回路２１３は、外部クロック信号と同期のとれた信号としてそのクロック信号を後続する回路に供給する。
【００１０】
一方、ダミー回路２１４は、入力回路２１１と可変遅延回路２１２と出力回路２１３の回路遅延と、その間の配線遅延を加算した遅延時間と同一の遅延時間を付加した信号を位相比較回路２１５に供給する（Ｓ１０１）。
また、入力回路２１１は、外部クロック信号をリファレンス用として位相比較回路２１５に入力する（Ｓ１０１）。
【００１１】
ダミー回路２１４からの信号と入力回路２１１からの信号を入力した位相比較回路２１５は、それらの信号が同期しているかどうかを確認し、同期していない場合はその位相差を検出する（Ｓ１０２）。
位相比較回路２１５による確認の結果、位相が同期している場合（Ｓ１０２、ｊｕｓｔ）、遅延制御回路２１６は、可変遅延回路２１２の遅延時間を保持し、位相比較回路２１５は、予め設定されている間隔で定期的に位相比較を繰り返す。
【００１２】
また、位相比較回路２１５による確認の結果、入力回路２１１からの信号が遅れている場合（Ｓ１０２、−１）、位相比較回路２１５は、位相差を検出し、遅延制御回路２１６は、位相比較回路２１５の検出結果に基づいて可変遅延回路２１２の段数を１段分減らす制御を行い（Ｓ１０３）、予め設定されている間隔で定期的に位相比較を繰り返す。
【００１３】
また、位相比較回路２１５による確認の結果、ダミー回路２１４からの信号が遅れている場合（Ｓ１０２、＋１）、位相比較回路２１５は、位相差を検出し、遅延制御回路２１６は、位相比較回路２１５の検出結果に基づいて可変遅延回路２１２の段数を１段分増やす制御を行い（Ｓ１０３）、予め設定されている間隔で定期的に位相比較を繰り返す。
【００１４】
従って、従来のＤＬＬ回路は、入力回路２１１が出力するクロック信号に対して、所定の位相関係を有する出力クロック信号を出力するように、最小２００ｐｓ程度の精度で遅延時間を付加することが可能となる。
【００１５】
【発明が解決しようとする課題】
しかしながら、図３４に示すような従来の可変遅延回路は、２ｔｄ毎の遅延時間を得ることはできるが、例えば、１ｔｄのように単位遅延時間２ｔｄより小さいステップの遅延時間を得ることはできない。つまり、従来の可変遅延回路では、更に小さいステップに対応できず、これ以上精度を高くできないという問題がある。
【００１６】
本発明は、回路規模を大きく増大させることなく、高い精度で遅延時間を制御できる可変遅延回路を提供することを目的とする。
また、本発明は、上記の可変遅延回路を利用したＤＬＬ回路、及び半導体集積回路装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
そこで、上記課題を解決するため、本発明は、請求項１に記載のように、入力信号を遅延する伝送線路と、該伝送線路に接続された少なくとも１つのトランジスタを有し、該トランジスタは、前記伝送線路に接続された第１の端子と、開放された第２の端子と、選択信号を受けるゲート電極を有し、前記トランジスタのゲート容量により前記入力信号の前記伝送線路上の遅延時間を制御ことを特徴とする。
【００１８】
上記の可変遅延回路は、１段毎の容量を小さく設定し、ゲート電圧にＶＣＣ（電源）を印加するとトランジスタのゲート容量が見え、ゲート電圧をＶＳＳ（接地）にするとトランジスタのゲート容量が見えなくなる。ＶＣＣを印加するトランジスタの数を変化させることで、即ちトランジスタのゲート容量で制御するため、細かい遅延時間の調整を行うことができる。
【００１９】
従って、本発明の可変遅延回路は、従来の可変遅延回路の単位遅延時間より小さいステップに対応でき、精度を高くすることが可能となる。また、本発明の可変遅延回路の遅延回路は、請求項２記載のように、前記トランジスタを複数有し、該複数のトランジスタが等差級数的な遅延時間を有することが可能となり、更に、本発明の可変遅延回路の遅延回路は、請求項３記載のように、前記トランジスタを複数有し、該複数のトランジスタが等比級数的な遅延時間を有することが可能となる。
【００２０】
また、本発明は、請求項４記載のように、入力信号を遅延する伝送線路と、一端が該伝送線路に接続され他端が開放され、直列接続された複数のトランジスタからなり、各トランジスタのゲート電極が選択信号を受ける遅延素子を有し、前記選択信号により、前記複数のトランジスタのゲート容量を組合せて、前記入力信号の前記伝送線路上の遅延時間を制御することを特徴とする。
【００２１】
上記の可変遅延回路は、ゲート電圧を大きくしていくとトランジスタのゲート容量が大きくなり、ゲート電圧を小さくしていくとトランジスタのゲート容量も小さくなる。
従って、本発明の可変遅延回路は、従来の可変遅延回路の単位遅延時間より小さいステップに対応でき、精度を高くすることが可能となる。
【００２３】
また、本発明は、請求項５記載のように、入力信号に対して遅延を制御できる複数に縦続接続された遅延回路から構成される第一の可変遅延回路（後述する実施例の第一の可変遅延回路１、第一の遅延部２１、段数検出回路１２、段数検出部３１に相当）と、入力信号に対して第一の可変遅延回路よりも高い精度で遅延を制御できる複数に縦続接続された遅延回路から構成される第二の可変遅延回路（後述する実施例の第二の可変遅延回路２、第一の遅延部２２に相当）とを有し、更に、それぞれの遅延時間を調節する第一、第二の遅延制御回路（後述する実施例の第一の遅延制御回路３、第一の遅延部２３、第二の遅延制御回路４、第一の遅延部２４に相当）と、入力クロック信号と出力クロック信号との位相比較を独立して実行する第一、第二の位相比較回路（後述する実施例の第一の位相比較回路５、第一の位相比較部２５、第二の位相比較回路６、第二の位相比較部２６、位相制御部２８に相当）を有し、且つ第二の可変遅延回路の遅延時間制御を第一の可変遅延回路の動作に従属させることで、入力クロック信号に対する所定の位相関係を有する出力クロック信号を出力するように第一、及び第二の可変遅延回路で遅延を与えることを特徴とする半導体集積回路装置において、
第二の可変遅延回路に対して、任意のｎ段を通過した入力クロック信号の遅延時間と、ｎ＋１段を通過した入力クロック信号の遅延時間とを繰り返し比較し、所定の判定基準に基づいて第二の可変遅延回路の段数を決定する段数設定回路（後述する実施例の段数設定回路１１、段数設定部３２に相当）を有する構成とし、該段数設定回路は、請求項６記載のように、第一の可変遅延回路を１段通過した遅延時間が、第二の可変遅延回路のｎ段の遅延時間とｎ＋１段の遅延時間との間になるように段数ｎを決定することを特徴とする。
【００２４】
従って、本発明の半導体集積回路装置は、第一の可変遅延回路の１段分の遅延時間に応じて、第二の可変遅延回路の最大段数を自動的に変更することが可能となる。また、本発明の半導体集積回路装置は、請求項７記載のように、第一、第二の可変遅延回路の順に遅延時間を付加する方法と、第二、第一の可変遅延回路の順に遅延時間を付加する方法の内、いずれか一方の方法で遅延時間を付加することによって、入力クロック信号に対する所定の位相関係を有する出力クロック信号を出力することが可能である。
【００２５】
また、本発明は、請求項８記載のように、請求項５乃至７いずれか一項記載の半導体集積回路装置において、第二の可変遅延回路が設定可能な遅延時間の上限を超える遅延時間を設定する場合、第一の可変遅延回路の遅延回路を一段分増やし、更に、第二の可変遅延回路の遅延時間を所定値に減らす制御を行い、第二の可変遅延回路が設定可能な遅延時間の下限に満たない遅延時間を設定する場合、第一の可変遅延回路の遅延回路を一段分減らし、更に、第二の可変遅延回路の遅延時間を所定値に増やす制御を行うことを特徴とする。
【００２６】
従って、本発明の半導体集積回路装置は、第一の可変遅延回路の繰り上げ、繰り下げ処理がある場合でも、第二の可変遅延回路の１段分の遅延時間単位の位相設定が可能となる。
また、本発明は、請求項９記載のように、請求項５乃至８いずれか一項記載の半導体集積回路装置において、外部からのコマンドによって第一の可変遅延回路１段分の遅延時間を調節することを特徴とする。
【００２７】
従って、本発明の半導体集積回路装置は、第一の可変遅延回路１段分の遅延時間を第二の可変遅延回路の最大遅延時間に設定した場合に、第二の可変遅延回路の有効利用が可能となる。
また、本発明は、請求項１０記載のように、請求項５乃至９いずれか一項記載の半導体集積回路装置において、更に、第一の位相比較回路は、比較の精度が第一の可変遅延回路１段分の遅延時間より大きいことを特徴とする。
【００２８】
従って、本発明の半導体集積回路装置は、第一の位相比較回路での位相比較において、第一の可変遅延回路の段数の増加、減少の発振を防ぐことができる。
また、本発明は、請求項１１記載のように、請求項５乃至１０いずれか一項記載の半導体集積回路装置において、更に、第一の位相比較回路は、遅延時間を変化させる判定の基準となる位置を、比較の対象となる信号の立ち上がりから、前後に第一の可変遅延回路一段分の遅延時間の約半分の位置、または、間の位置とすることを特徴とする。
【００２９】
従って、本発明の半導体集積回路装置は、第一の位相比較回路での位相比較において、第一の可変遅延回路の段数の増加、減少の判定を容易に行うことができる。
また、本発明は、請求項１２記載のように、請求項５乃至１１いずれか一項記載の半導体集積回路装置において、更に、第二の位相比較回路は、遅延時間を変化させる判定の基準となる位置を、比較の対象となる信号の立ち上がりから、前後に第二の可変遅延回路一段分の遅延時間の約半分の位置、または、間の位置とすることを特徴とする。
【００３０】
従って、本発明の半導体集積回路装置は、第二の位相比較回路での位相比較において、第二の可変遅延回路の段数の増加、減少の判定を容易に行うことができる。
また、本発明は、請求項１３記載のように、請求項５乃至１２いずれか一項記載の半導体集積回路装置において、入力クロック信号に対する所定の位相関係を有する出力クロック信号を出力するため、位相設定処理時のタイミングを生成するタイミング発生回路（後述する実施例のタイミング発生回路７、タイミング発生部２７に相当）を有する構成とする。
【００３１】
従って、本発明の半導体集積回路装置は、タイミング発生回路が位相設定処理時の信号を伝達するタイミングを管理しているため、第一の可変遅延回路と第二の可変遅延回路の遅延時間の設定を、規定のタイミングの通り位相設定処理をスムースに実行できる。
また、本発明は、請求項１４記載のように、請求項５乃至１３いずれか一項記載の半導体集積回路装置において、第一、及び第二の位相比較回路の比較判定に基づいて、遅延時間の増加、減少をそれぞれ第一、第二の遅延制御回路に対して指示するため、それぞれ第一、第二のシフト信号生成回路（後述する実施例の第一のシフト信号生成回路８、第一のシフト信号生成部２９、第二のシフト信号生成回路９、第二のシフト信号生成部３０に相当）を有する構成とする。
【００３２】
従って、本発明の半導体集積回路装置は、シフト信号生成回路が遅延制御回路に可変遅延回路の段数の増加、減少に関するシフト信号を送信することによって、遅延制御回路は、可変遅延回路に対して容易に可変遅延回路の段数を制御することができる。
また、本発明は、請求項１５記載のように、請求項１４記載の半導体集積回路装置において、更に、第一、及び、第二のシフト信号生成回路は、所定のタイミングで、それぞれの遅延制御回路に対して遅延時間の増加、減少を指示することを特徴とする。
【００３３】
従って、本発明の半導体集積回路装置は、外部からの入力クロック信号が第一、及び第二の可変遅延回路を通過中の場合に、第一、及び第二の可変遅延回路の段数の増加、減少を防ぐことができる。
また、本発明は、請求項１６記載のように、請求項５乃至１５いずれか一項記載の半導体集積回路装置において、外部からの入力クロック信号を分周する分周回路（後述する実施例の分周回路１０、分周器３４に相当）を有し、位相比較の基準となる信号を生成することを特徴とする。
【００３４】
従って、本発明の半導体集積回路装置は、分周回路の周波数によって、位相比較を実行する定期的な所定のタイミングを生成できる。
また、本発明は、請求項１７記載のように、分周回路は、第一の位相比較回路と第二の位相比較回路にて、遅延時間の増加、減少を指示する必要がないと判定された場合、分周率を上げて比較する回数を減らし、次に、第一の位相比較回路にて、遅延時間の増加、減少を指示する必要があると判定された場合、分周率を下げて比較する回数を増やし、更に、請求項１８記載のように、分周回路は、第二の位相比較回路にて、遅延時間の増加、減少を指示する必要があると判定され、連続して同一方向に複数回遅延時間を変化させる場合、分周率を下げて比較する回数を増やすことを特徴とする。
【００３５】
従って、本発明の半導体集積回路装置は、第一の位相比較装置と第二の位相比較装置にて、遅延時間の増加、減少を指示する必要がないと判定された場合、分周率を上げて比較する回数を減らすことで消費電力を削減できる。
また、本発明は、請求項１９記載のように、請求項１８記載の半導体集積回路装置において、分周率を下げる場合、連続した同一方向の遅延時間変化の回数を、半導体集積回路装置の外からコマンドにて設定することを特徴とする。
【００３６】
従って、本発明の半導体集積回路装置は、頻繁に実行される可能性のある第二の位相比較装置による位相比較回数を減らすことで消費電力を削減できる。
また、本発明は、請求項２０記載のように、請求項５乃至１５いずれか一項記載の半導体集積回路装置において、外部からの入力クロック信号を分周する分周回路（後述する実施例の分周回路１８、分周器３８に相当）と、外部からの入力クロック信号と第一または第二の可変遅延回路の出力クロック信号との位相比較を独立して実行し、所定の判定基準に基づいて、分周回路に対して分周率の変化を指示する第三の位相比較回路（後述する実施例の分周制御回路１７、分周制御部３７に相当）とを有する構成とする。
【００３７】
従って、本発明の半導体集積回路装置は、第三の遅延比較回路の指示による分周回路の周波数によって、位相比較を実行する定期的な所定のタイミングを生成できる。
また、本発明は、請求項２１記載のように、請求項２０記載の半導体集積回路装置において、第三の位相比較回路にて、第一の可変遅延回路と第二の可変遅延回路に対して遅延時間の増加、減少を指示する必要がないと判定された場合、分周率を上げて比較する回数を減らすように分周回路に対して指示することを特徴とする。また、本発明は、請求項２２記載のように、請求項２０または２１記載の半導体集積回路装置において、第三の位相比較回路にて、第一の可変遅延回路に対して遅延時間の増加、減少を指示する必要があると判定された場合、分周率を下げて比較する回数を増やすように分周回路に対して指示することを特徴とする。更に、本発明は、請求項２３記載のように、請求項２０乃至２２いずれか一項記載の半導体集積回路装置において、第三の位相比較回路にて、第二の可変遅延回路に対して遅延時間の増加、減少を指示する必要があると判定され、連続して同一方向に複数回遅延時間を変化させる場合、分周率を下げて比較する回数を増やすように分周回路に対して指示することを特徴とする。
【００３８】
従って、本発明の半導体集積回路装置は、第三の位相比較回路にて遅延時間の増加、減少を指示する必要がないと判定された場合、分周率を上げて比較する回数を減らすことで消費電力を削減できる。
また、本発明は、請求項２４記載のように、請求項２３記載の半導体集積回路装置において、分周率を下げる場合、連続した同一方向の遅延時間変化の回数を、半導体集積回路装置の外からコマンドにて設定することを特徴とする。
【００３９】
従って、本発明の半導体集積回路装置は、頻繁に実行される可能性のある第二の位相比較装置による位相比較回数を減らすことで消費電力を削減できる。
また、本発明は、請求項２５記載のように、請求項１６乃至２４いずれか一項記載の半導体集積回路装置において、電源立ち上げ時は、分周回路の分周率を低くし、比較する回数を増やすことを特徴とする。
【００４０】
従って、本発明の半導体集積回路装置は、電源立ち上げ時の第一の可変遅延回路と第二の可変遅延回路の段数の初期値を高速に設定できる。
また、本発明は、請求項２６記載のように、請求項５乃至２５いずれか一項記載の半導体集積回路装置において、電源立ち上げ時は、予め求められている入力回路と第一の可変遅延回路の遅延と第二の可変遅延回路と出力回路の回路遅延時間に基づいて、第一の可変遅延回路の段数を所定の段数に設定することを特徴とする。
【００４１】
従って、本発明の半導体集積回路装置は、予めおおよその第一の可変遅延回路の遅延と第二の可変遅延回路の遅延時間を把握できるため、電源立ち上げ時、おおよその段数に設定しておくことで、第一の位相比較回路と第二の位相比較回路による可変遅延回路の段数の増加、減少の繰り返し回数を少なくできる。
また、本発明は、請求項２７記載のように、請求項５乃至２６いずれか一項記載の半導体集積回路装置において、外部からの入力クロック信号と第一の可変遅延回路の出力クロック信号との位相比較処理を実行し、第一の可変遅延回路の段数を調節している間、第二の位相比較回路は、動作を停止することを特徴とする。
【００４２】
従って、本発明の半導体集積回路装置は、外部からの入力クロック信号と第一の可変遅延回路の出力クロック信号との位相比較処理を実行し、第一の可変遅延回路の段数を調節している間の消費電力を削減できる。
また、本発明は、請求項２８記載のように、請求項５乃至２７いずれか一項記載の半導体集積回路装置において、外部からの外部クロック信号に同期した内部クロック信号を半導体集積回路装置内で生成する入力回路（後述する実施例の入力バッファ１２２に相当）を有し、該入力回路は、この内部クロック信号を前記外部クロック信号として内部回路に供給することを特徴とする。更に、本発明の入力回路は、請求項３０記載のように、ローパスフィルタを介した電源によって駆動することを特徴とする。
【００４３】
従って、本発明の半導体集積回路装置は、入力クロック信号に含まれる可能性のある雑音を除去し、更に、内部回路とインターフェースできる信号レベルの信号を生成することができる。
また、本発明は、請求項３０記載のように、請求項５乃至２９いずれか一項記載の半導体集積回路装置において、半導体集積回路装置内部に外部からの電源を降圧する電源電圧発生回路（後述する実施例の電源電圧発生回路１２４に相当）を有し、該電源電圧発生回路により降圧された電源によって、位相設定処理に係わる全ての回路を駆動することを特徴とする。
【００４４】
従って、本発明の半導体集積回路装置は、内部に別電源を持つことで、他の回路による電圧降下もなく、雑音のない安定的な電源を各回路に供給できる。
また、より安定的な電源を各回路に供給するという観点から、請求項３１記載のように、請求項３０記載の半導体集積回路装置において、位相設定処理に係わる回路の接地は、ローパスフィルタを介して接地する。更に、請求項３２記載のように、請求項３１記載の半導体集積回路装置において、位相設定処理に係わる回路と並列となるように、電源電圧発生回路、接地間に安定化容量を用いることで、より安定的な電源を各回路に供給可能となる。
【００４５】
また、位相設定処理に係わる回路を半導体集積回路装置内部の他の回路から分離して、より安定的な電源を各回路に供給するという観点から、請求項３３記載のように、請求項３２記載の半導体集積回路装置において、ローパスフィルタの接地は、専用のパッドを用いるか、または、請求項３４記載のように、請求項３２記載の半導体集積回路装置において、電源発生回路の電源は、専用のパッドを用いる。また、請求項３５記載のように、請求項３２記載の半導体集積回路装置において、電源発生回路の電源、及びローパスフィルタの接地が専用のパッドを用いることによって、より安定的な電源を各回路に供給可能となる。
【００４６】
【発明の実施の形態】
以下、可変遅延回路、並びにその可変遅延回路を利用したＤＬＬ回路、及び半導体集積回路装置の実施例を図面に基づいて説明する。
図１、図２、図３、図４は、本発明の可変遅延回路の一実施例を示す。
図１において、本発明の可変遅延回路は、入力端子Ｐ１から出力端子Ｐ２までの伝達経路と、その伝達経路に並列接続された各遅延回路（第一の遅延回路４１、第二の遅延回路４２、第三の遅延回路４３、第四の遅延回路４４、第五の遅延回路４５）で構成され、各遅延回路を制御することによって、遅延時間を制御する。尚、本実施例では、五段構成の遅延回路を有しているが、この段数に限定されるものではない。
【００４７】
各遅延回路（第一の遅延回路４１、第二の遅延回路４２、第三の遅延回路４３、第四の遅延回路４４、第五の遅延回路４５）は、伝達経路に対してソース側を接続し、ドレイン側をオープンとし、ゲート側に外からの制御信号を入力するＳＷ（スイッチ）端子（Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７）を接続した各トランジスタ（ＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４、ＴＲ５）から構成され、図１の可変遅延回路は、各トランジスタの内、少なくとも一つのトランジスタのゲート容量をゲート電圧の制御で変化させることによって、伝達経路上の信号の遅延時間を設定する。
【００４８】
従って、図１の可変遅延回路は、回路規模を増大させることなく、各トランジスタのゲート容量の制御により高い精度で遅延時間を制御できる。また、本実施例で使用している複数のトランジスタは、それぞれが等差級数的な遅延時間を有するように構成することが可能である。ここでいう等差級数的な遅延時間とは、一つのトランジスタによる遅延時間が等しいことをいう。更に、本実施例で使用している複数のトランジスタは、それぞれが等比級数的な遅延時間を有するように構成することも可能である。ここでいう等比級数的な遅延時間とは、個々のトランジスタによる遅延時間の比が等しいことをいう。
【００４９】
図２において、本発明の可変遅延回路は、入力端子Ｐ８から出力端子Ｐ９までの伝達経路と、その伝達経路に並列接続された単一の遅延回路群５６から構成され、遅延回路群５６を制御することによって、遅延時間を制御する。尚、本実施例では、五段構成の遅延回路群５６を有しているが、この段数に限定されるものではない。
【００５０】
図２に示す遅延回路群５６は、伝達経路に対してソース側を接続し、ドレイン側に第二の遅延回路５２を接続し、ゲート側に外からの制御信号を入力するＳＷ端子Ｐ１０を接続したトランジスタＴＲ６から構成される第一の遅延回路５１と、ソース側に第一の遅延回路５１を接続し、ドレイン側に第三の遅延回路５３を接続し、ゲート側に外からの制御信号を入力するＳＷ端子Ｐ１１を接続したトランジスタＴＲ７から構成される第二の遅延回路５２と、ソース側に第二の遅延回路５２を接続し、ドレイン側に第四の遅延回路５４を接続し、ゲート側に外からの制御信号を入力するＳＷ端子Ｐ１２を接続したトランジスタＴＲ８から構成される第三の遅延回路５３と、ソース側に第三の遅延回路５３を接続し、ドレイン側に第五の遅延回路５５を接続し、ゲート側に外からの制御信号を入力するＳＷ端子Ｐ１３を接続したトランジスタＴＲ９から構成される第四の遅延回路５４と、ソース側に第四の遅延回路５４を接続し、ドレイン側をオープンとし、ゲート側に外からの制御信号を入力するＳＷ端子Ｐ１４を接続したトランジスタＴＲ１０から構成される第五の遅延回路５５とを有し、図２の可変遅延回路は、各トランジスタ（ＴＲ６、ＴＲ７、ＴＲ８、ＴＲ９、ＴＲ１０）の内、少なくとも一つのトランジスタのゲート容量をゲート電圧の制御で入力端子Ｐ１０から入力端子Ｐ１４へ順に変化させることによって、伝達経路上の信号の遅延時間を設定する。
【００５１】
従って、図２の可変遅延回路は、回路規模を増大させることなく、各トランジスタのゲート容量の制御により高い精度で遅延時間を制御できる。
図３において、本発明の可変遅延回路は、入力端子Ｐ１５から出力端子Ｐ１６までの伝達経路と、その伝達経路に並列接続された複数の遅延回路群（第一の遅延回路群６１、第二の遅延回路群６２、第三の遅延回路群６３）から構成され、各遅延回路群を制御することによって遅延時間を制御する。尚、本実施例では、３段構成の遅延回路群を有しているが、この段数に限定されるものではない。
【００５２】
図３に示す各遅延回路群（第一の遅延回路群６１、第二の遅延回路群６２、第三の遅延回路群６３）は、図２で説明したような遅延回路群５６と同様の構成とし、図３の可変遅延回路は、各トランジスタ（ＴＲ１１からＴＲ１９）の内、少なくとも一つのトランジスタのゲート容量をゲート電圧の制御で入力端子Ｐ１７から入力端子Ｐ１９、入力端子Ｐ２０から入力端子Ｐ２２、入力端子Ｐ２３から入力端子Ｐ２５へ順に変化させることによって伝達経路上の信号の遅延時間を設定する。
【００５３】
従って、図３の可変遅延回路は、回路規模を増大させることなく、各トランジスタのゲート容量の制御により高い精度で遅延時間を制御できる。
図４において、本発明の可変遅延回路は、入力端子Ｐ１７から出力端子Ｐ１８までの伝達経路の負荷として機能する遅延回路（第一の遅延回路７１、第二の遅延回路７２、第三の遅延回路７３、第四の遅延回路７４）を複数個並列に接続した構成とし、各遅延回路の内、いずれか一つを選択することによって遅延時間を制御する。尚、本実施例では、４段構成の遅延回路を有しているが、この段数に限定されるものではない。
【００５４】
図４に示す各遅延回路（第一の遅延回路７１、第二の遅延回路７２、第三の遅延回路７３）は、それぞれの信号経路に並列接続された遅延回路毎に容量の異なるキャパシタ（Ｃ１、Ｃ２、Ｃ３、Ｃ４）と、それぞれの信号経路に直列接続されたスイッチ（ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４）を有し、図４の可変遅延回路は、ＳＷ端子（Ｐ１９、Ｐ２０、Ｐ２１、Ｐ２２）から入力される外部からの選択信号によって、各遅延回路の内、少なくとも一つの遅延回路を選択することによって伝達経路上の信号の遅延時間を設定する。
【００５５】
従って、図４の可変遅延回路は、回路規模を増大させることなく、異なる電気容量を有するキャパシタから構成される各遅延回路の内、少なくとも一つの遅延回路を選択することによって高い精度で遅延時間を制御できる。
図５は、本発明の可変遅延回路（図１、図２、図３、図４）を利用したＤＬＬ回路の一実施例を示す。
【００５６】
図５において、ＤＬＬ回路１６は、第一の可変遅延回路１と第二の可変遅延回路２と第一の遅延制御回路３と第二の遅延制御回路４と第一の位相比較回路５と第二の位相比較回路６とタイミング発生回路７と第一のシフト信号生成回路８と第二のシフト信号生成回路９と分周回路１０と段数設定回路１１と段数検出回路１２とから構成され、入力回路１５からの入力クロック信号に対する所定の位相関係を有する出力クロック信号を出力回路１４から出力するようにＤＬＬ回路１６により遅延時間を付加する。
【００５７】
第一の可変遅延回路１は、図３４に示すような従来の可変遅延回路と同様に、例えば、２００ｐｓ単位のステップを刻む低い精度の遅延時間を制御し、内部の遅延回路の段数によって遅延時間を設定する機能を有する。
第二の可変遅延回路２は、例えば、図１に示すような本発明の可変遅延回路で構成され、第一の可変遅延回路１よりも小さい間隔でステップを刻む高い精度の遅延時間を制御し、内部のトランジスタのゲート容量をゲート電圧の制御で変化させることによって遅延時間を設定する機能を有する。尚、第二の可変遅延回路２は、図２、図３、図４に示す本発明の可変遅延回路に置き換えられる。
【００５８】
第一の遅延制御回路３は、第一の可変遅延回路１の遅延回路の段数を、例えば、２００ｐｓ程度の低い精度で決定し、入力クロック信号に対する所定の位相関係を有するクロック信号を出力するように制御する機能を有する。
第二の遅延制御回路４は、第一の可変遅延回路１の出力した精度の低いクロック信号に対して、第二の可変遅延回路２の遅延回路の遅延時間を第一の可変遅延回路１より高い精度で決定し、入力クロック信号に対する所定の位相関係を有する出力クロック信号を出力するように制御する機能を有する。
【００５９】
第一の位相比較回路５は、第一の可変遅延回路１の低い精度で、入力クロック信号を所定の分周率で分周したリファレンス用の信号と、入力クロック信号を所定の分周率で分周した信号に入力回路１５とＤＬＬ回路１６と出力回路１４の回路遅延を付加した信号とを位相比較して、出力クロック信号の位相差を検出する機能を有する。
【００６０】
第二の位相比較回路６は、第二の可変遅延回路１の高い精度で、入力クロック信号を所定の分周率で分周したリファレンス用の信号と、入力クロック信号を所定の分周率で分周した信号に入力回路１５とＤＬＬ回路１６と出力回路１４の回路遅延を付加した信号とを位相比較して、出力クロック信号の位相差を検出する機能を有する。
【００６１】
タイミング発生回路７は、第一の位相比較回路５と第二の位相比較回路６の位相比較結果の書き込み用タイミングと、第一の可変遅延回路１と第二の可変遅延回路２の変更を許可するイネーブル信号を生成する機能を有する。
第一のシフト信号生成回路８は、第一の位相比較回路５で検出した位相差に基づいて、第一の遅延制御回路３に対して第一の可変遅延回路１の段数の増加、減少を指示する機能を有する。
【００６２】
第二のシフト信号生成回路９は、第二の位相比較回路６で検出した位相差に基づいて、第二の遅延制御回路４に対して第二の可変遅延回路２の遅延時間の増加、減少を指示する機能を有する。
分周回路１０は、入力クロック信号を分周し、周波数によって位相比較を実行するタイミングを生成する機能を有する。
【００６３】
段数設定回路１１は、第二の可変遅延回路２に対して、任意のｎ段を通過した入力クロック信号の遅延時間と、ｎ＋１段を通過した入力クロック信号の遅延時間とを繰り返し比較し、第一の可変遅延回路を１段通過した遅延時間が、第二の可変遅延回路のｎ段の遅延時間とｎ＋１段の遅延時間との間になるように段数ｎを決定する機能を有する。
【００６４】
段数検出回路１２は、第二の可変遅延回路内の遅延回路の段数を検出し、段数が最大値、及び最小値であればその検出結果を通知する機能を有する。
上記のように構成されるＤＬＬ回路１６が、電源立ち上げ時、入力回路１５からの入力クロック信号に対して遅延時間を付加する処理動作を説明する。
図５に示す回路に電源が供給されると、ＤＬＬ回路１６は、予め求められている、例えば、入力回路１５の回路遅延時間ｔｉｎと第一の可変遅延回路１の回路遅延時間ｔ１と第二の可変遅延回路２の回路遅延時間ｔ２と出力回路１４の回路遅延時間ｔｏｕｔに基づいて、第一の可変遅延回路１の段数を所定の段数に設定する。従って、電源立ち上げ時、第一の位相比較回路５による第一の可変遅延回路１の段数の増加、または、減少の繰り返し回数を少なくできる。尚、ここでいう所定の段数とは、入力クロック信号に対して所定の位相関係を有する出力クロック信号を出力するように、ｔｉｎとｔ１とｔ２とｔｏｕｔの合計に第一の可変遅延回路１の遅延時間Ｔを加算したときの第一の可変遅延回路１の遅延回路の段数を示す。また、第一の可変遅延回路１の遅延回路１段分の遅延時間は、予め外部からのコマンドによって設定されているものとする。
【００６５】
外部クロック信号を受信した入力回路１５は、その外部クロック信号に回路遅延ｔｉｎを付加した入力クロック信号をＤＬＬ回路１６に対して供給する。
入力クロック信号を受信したＤＬＬ回路１６内の分周回路１０は、入力クロック信号と同様の周波数を有する信号１０ａを第一の可変遅延回路１に供給し（便宜上、分周回路１０の遅延を無視する）、第一の可変遅延回路１は、第二の可変遅延回路２に対してｔ１とＴの遅延時間を付加したクロック信号として１ａを供給する。
【００６６】
クロック信号１ａを受信した第二の可変遅延回路２は、出力回路１４に対してｔ２を付加したクロック信号として２ａを供給する。尚、電源立ち上げ時の第二の可変遅延回路２内の遅延回路の段数は０段とし、回路遅延時間ｔ２以外の遅延時間は付加されない。
クロック２ａを受信した出力回路１４は、クロック信号２ａに対してｔｏｕｔを付加し、出力クロック信号を出力する。上記の処理によりＤＬＬ回路１６は、入力クロック信号に対してｔ１とＴとｔ２の遅延時間を付加することが可能となる。
【００６７】
尚、電源立ち上げ時は、第二の可変遅延回路２の最大段数ｎが決められていないので、段数設定回路１１が所定の判断に基づいて、最大段数ｎを決定する処理を行う。最大段数ｎを決定する処理方法において、段数設定回路１１は、第二の可変遅延回路２の任意のｘ段を通過したときの遅延時間を求め、次に、ｘ＋１段を通過したときの遅延時間を求める処理を実行する。段数設定回路１１は、先に設定されている第一の可変遅延回路１の１段分の遅延時間が、第二の可変遅延回路２のｘ段分の遅延時間以上、ｘ＋１段分の遅延時間未満かどうかを判定し、条件を満たしているようなｘの値を検出すると、そのｘを最大段数ｎと決定する。条件が満たされない場合は、条件が満たされるまで上記の判定を繰り返す。段数設定回路１１は、最大段数ｎが決定するとその段数ｎを第二の可変遅延回路２に通知する。
【００６８】
上記処理によって、ＤＬＬ回路１６は、第二の可変遅延回路２の最大段数を自動的に決定することができる。
一方、図５のように構成されるＤＬＬ回路１６が、入力回路１５からの入力クロック信号に対して所定の位相関係を有する出力クロック信号を出力する位相設定処理動作を図７に基づいて説明する。尚、図７のｒｅｆ信号は、分周回路１０から出力するリファレンス用の信号のことを示し、ｉｎ信号は、ダミー回路１３から出力する信号のことを示す。
【００６９】
分周回路１０は、クロック信号１０ａの出力と同時に、入力クロック信号を分周したクロック信号１０ｂを第一の可変遅延回路１に出力し、更に、入力クロック信号を分周した信号１０ｃを位相比較時のリファレンス用の信号として、第一の位相比較回路５と第二の位相比較回路６とタイミング発生回路７に対して出力する（Ｓ１）。尚、電源立ち上げ時、分周回路１０は、分周率を低く設定して位相比較する回数を増やす処理を実行する。従って、ＤＬＬ回路１６は、電源立ち上げ時の第一の可変遅延回路１と第二の可変遅延回路２の段数の初期値を高速に設定できる。
【００７０】
クロック信号１０ｂを受信した第一の可変遅延回路１は、クロック信号１０ｂに対してクロック信号１０ａと同様にｔ１とＴとを付加し、クロック信号１ｂを出力し、クロック信号１ｂを受信した第二の可変遅延回路２は、クロック信号１ｂに対してクロック信号１０ａと同様にｔ２を付加し、クロック信号２ｂをダミー回路１３に対して出力する。更に、入力回路１５のｔｉｎと出力回路１４のｔｏｕｔを加算した遅延時間と同様の遅延時間を有するダミー回路１３は、クロック信号２ｂにｔｉｎとｔｏｕｔを付加し、位相比較の対象となる信号１３ａを出力する（Ｓ１）。
【００７１】
分周回路１０からのリファレンス用の信号１０ｃとダミー回路１３からの比較の対象となる信号１３ａを受信した第一の位相比較回路５は、入力クロック信号の立ち上がりタイミングで、それらのクロック信号の位相を比較する処理を実行する（Ｓ２）。尚、第一の位相比較回路５が位相比較処理を実行している間、及び第一の可変遅延回路１の段数を設定している間は、第二の位相比較回路６は、動作を停止して消費電流を削減している。
【００７２】
第一の位相比較回路５による位相比較の結果、信号１０ｃと信号１３ａに位相差がないと判断した場合（Ｓ２、ｊｕｓｔ）、第一の位相比較回路５は、位相を比較する処理を終了し、次に、第二の位相比較回路６が、信号１０ｃと信号１３ａの位相を比較する処理を実行する（Ｓ７）。
第一の位相比較回路５による位相比較の結果、信号１３ａより信号１０ｃが進んでいると判断した場合（Ｓ２、＋１）、第一の位相比較回路５は、第一のシフト信号生成回路８に対して、タイミング発生回路７の生成するタイミングで、クロック信号１０ａの方が進んでいることを通知する。通知を受信した第一のシフト信号生成回路８は、第一の位相比較回路５で検出した位相差に基づいて、第一の遅延制御回路３に対して、所定のタイミングで第一の可変遅延回路１の遅延回路の段数を１段増加する指示を通知する。前記所定のタイミングとは、比較の対象となるステップ２の入力クロック信号の立ち上がりの、次の立ち上がりが第二の可変遅延回路２から出力されるタイミングを意味する。従って、ＤＬＬ回路１６は、入力クロック信号が第一の可変遅延回路１、及び第二の可変遅延回路２を通過中の場合に、第一の可変遅延回路１の段数の増加、減少を防ぐことができる。
【００７３】
通知を受信した第一の遅延制御回路３は、第一の可変遅延回路１の遅延回路の段数を、例えば、２００ｐｓ程度の低い精度で１段増加し、入力クロック信号に対する所定の位相関係を有するクロック信号を出力するように制御する（Ｓ３）。そのとき、第二の遅延制御回路４は、第二の可変遅延回路２の段数を０段（最小段）に設定する（Ｓ４）。
【００７４】
第一の位相比較回路５は、分周回路１０からの次の比較タイミングで、再度リファレンス用の信号１０ｃとダミー回路１３からの比較の対象となる信号１３ａを受信し（Ｓ１）、位相の比較を実行する（Ｓ２）。
第一の位相比較回路５は、信号１０ｃと信号１３ａに位相差がないと判断するまで、ステップ１からステップ４の処理を繰り返し実行し、位相差がないと判断した場合（Ｓ２、ｊｕｓｔ）、位相を比較する処理を終了し、第二の位相比較回路が信号１０ｃと信号１３ａの位相を比較する処理を実行する（Ｓ７）。
【００７５】
第一の位相比較回路５による位相比較の結果、信号１０ｃより信号１３ａが進んでいると判断した場合（Ｓ２、−１）、第一の位相比較回路５は、第一のシフト信号生成回路８に対して、タイミング発生回路７の生成するタイミングで、信号１３ａの方が進んでいることを通知する。通知を受信した第一のシフト信号生成回路８は、第一の位相比較回路５で検出した位相差に基づいて、第一の遅延制御回路３に対して、第一の可変遅延回路１の遅延回路の段数を１段減少する指示を通知する。通知を受信した第一の遅延制御回路３は、第一の可変遅延回路１の遅延回路の段数を、例えば、２００ｐｓ程度の低い精度で１段減少し、入力クロック信号に対する所定の位相関係を有するクロック信号を出力するように制御する（Ｓ５）。そのとき、第二の遅延制御回路４は、第二の可変遅延回路２の段数をｎ段（最大段）に設定する（Ｓ６）。
【００７６】
第二の位相比較回路５は、分周回路１０からの次の比較タイミングで、再度リファレンス用の信号１０ｃとダミー回路１３からの比較の対象となる信号１３ａを受信し（Ｓ１）、位相の比較を実行する（Ｓ２）。
第一の位相比較回路５は、信号１０ｃと信号１３ａに位相差がないと判断するまで、ステップ１とステップ２とステップ５とステップ６の処理を繰り返し実行し、位相差がないと判断した場合（Ｓ２、ｊｕｓｔ）、位相を比較する処理を終了し、第二の位相比較回路６が信号１０ｃと信号１３ａの位相を比較する処理を実行する（Ｓ７）。
【００７７】
尚、第一の位相比較回路５、第一のシフト信号生成回路８、第一の遅延制御回路３、第一の可変遅延回路１による位相設定処理において、第一の位相比較回路５の精度は、第一の可変遅延回路１の１段分の遅延時間より大きく設定されている。その理由を図９の位相設定処理を示す図により説明する。
例えば、図９（ａ）のように第一の可変遅延回路１の１段分の遅延時間と第二の可変遅延回路の１段分の遅延時間が設定され、第一の可変遅延回路１の遅延回路がｋ段目に設定されている状態で、外部クロック信号と出力クロック信号との位相が同期している状況とする。
【００７８】
図７のステップ２の第一の位相比較回路５による位相比較において、第一の位相比較回路５は、図９（ｂ）が示すように、信号１０ｃのタイミングに対する信号１３ａのタイミングがＴ（ｒ１）からＴ（ｒ２）の範囲内である場合、遅延時間の増加、減少の必要がないｊｕｓｔの判定ができる。信号１０ｃのタイミングに対する信号１３ａのタイミングがＴ（ｒ１）より遅い場合、遅延時間の増加が必要となる＋１の判定をする。信号１０ｃのタイミングに対する信号１３ａのタイミングがＴ（ｒ２）より早い場合、遅延時間の減少が必要となる−１の判定をする。
【００７９】
上記で説明した状況で第一の位相比較回路５の精度が、第一の可変遅延回路１の１段分の遅延時間より小さく設定された場合において、信号１０ｃに対する信号１３ａの位相差が図９（ａ）のような場合、第一の遅延制御回路３は、第一の位相比較回路５の判定結果＋１に基づいて、第一の可変遅延回路１の遅延時間を１段分増加させる制御を実行する。ところが、次の位相設定のタイミングにおいて、第一の遅延制御回路３は、第一の位相比較回路５の判定結果−１に基づいて、第一の可変遅延回路１の遅延時間を１段分減少させる制御を実行する。
【００８０】
このように第一の位相比較回路５の精度が、第一の可変遅延回路１の１段分の遅延時間より小さく設定された場合、いつまでも第一の可変遅延回路１の段数が振動して決定しないことがある。
一方、第一の位相比較回路５の精度が、第一の可変遅延回路１の１段分の遅延時間より大きく設定された場合において、信号１０ｃに対する信号１３ａの位相差が図９（ａ）のような場合、第一の遅延制御回路３は、第一の位相比較回路５の判定結果＋１に基づいて、第一の可変遅延回路１の遅延時間を１段分増加させる制御を実行する。
【００８１】
このように第一の位相比較回路５の精度が、第一の可変遅延回路１の１段分の遅延時間より大きく設定された場合、第一の可変遅延回路１の段数は、振動することなく決定する。従って、第一の位相比較回路５の精度は、第一の可変遅延回路１の１段分の遅延時間より大きく設定しなければならない。
また、第一の位相比較回路５の精度を第一の可変遅延回路１の１段分の遅延時間より大きく設定した場合、図９（ａ）の斜線部のように、信号１０ｃに対してｋ段の遅延時間を保持するか、ｋ＋１として１段分の遅延時間を増加させるか重なり合うエリアが発生する。この場合、第一の位相比較回路５は、判定基準となる位置を、信号１０ｃに対して、前後に、第一の可変遅延回路１の１段分の遅延時間の約半分の位置とする。
【００８２】
上記、第一の位相比較回路５、第一のシフト信号生成回路８、第一の遅延制御回路３、第一の可変遅延回路１による位相設定処理によって、第一の可変遅延回路１の位相設定後、第二の位相比較回路６は、分周回路１０からの信号１０ｃと、ダミー回路１３からの信号１３ａを受信すると、入力クロック信号の立ち上がりタイミングで、信号１０ｃと信号１３ａの位相比較処理を、第一の位相比較回路５による位相比較処理より高い精度で実行する（Ｓ７）。
【００８３】
ステップ７の処理における第二の位相比較回路６による位相比較の結果、第二の位相比較回路６が信号１０ｃと信号１３ａに位相差がないと判断した場合（Ｓ７、ｊｕｓｔ）、ＤＬＬ回路１６は、位相設定処理を終了して第一の可変遅延回路１と第２の可変遅延回路２を固定し、第一の位相比較回路５と第二の位相比較回路６は、次の位相比較のタイミング（Ｓ１）まで待機する。尚、信号１０ｃと信号１３ａに位相差がないと判断した時点では、ＤＬＬ回路１６は、入力クロック信号に対して所定の位相関係を有する出力クロック信号を出力している。
【００８４】
ステップ７の処理における第二の位相比較回路６による位相比較の結果、第二の位相比較回路６が信号１３ａより信号１０ｃが進んでいると判断した場合（Ｓ７、＋１）、タイミング発生回路７は、段数検出回路１２の検出結果に基づいて、第二の可変遅延回路２の段数を１段増加させる前に、第一の可変遅延回路１の桁上げが伴う繰り上がり処理が発生するかどうかを判断する（Ｓ８）。段数検出回路１２では、現在の第二の可変遅延回路２の段数を検出し、その段数をタイミング発生回路７に通知している。タイミング発生回路７の判断では、例えば、第二の位相比較回路６が信号１３ａより信号１０ｃが進んでいると判断し、且つ第二の可変遅延回路２の段数が所定の段数、例えば、最大段のとき繰り上がり処理が発生し、それ以外のときは繰り上がり処理が発生しない。
タイミング発生回路７の判断により、繰り上がり処理が発生しなかった場合（Ｓ８、ＮＯ）、第二の位相比較回路６は、第二のシフト信号生成回路９に対して、タイミング発生回路７の生成するタイミングで信号１０ｃの方が進んでいることを通知する。通知を受信した第二のシフト信号生成回路９は、第二の位相比較回路６で検出した位相差に基づいて、第二の遅延制御回路４に対して、所定のタイミングで第二の可変遅延回路２の遅延回路の段数を１段増加する指示を通知する。前記所定のタイミングとは、比較の対象となるステップ２の入力クロック信号の立ち上がりタイミングの、次の立ち上がりタイミングが第二の可変遅延回路２から出力されるタイミングとする。従って、ＤＬＬ回路１６は、入力クロック信号が第二の可変遅延回路２を通過中の場合に、第一の可変遅延回路１の段数の増加、減少を防ぐことができる。
【００８５】
通知を受信した第二の遅延制御回路４は、第二の可変遅延回路２の遅延回路の段数を、第一の可変遅延回路１より高い精度で１段増加し、入力クロック信号に対する所定の位相関係を有するクロック信号２ａを出力するように制御する（Ｓ９）。
第二の位相比較回路６と第一の位相比較回路５は、分周回路１０からの次の比較タイミングで、再度分周回路１０からの信号１０ｃとダミー回路１３からの信号１３ａを受信し（Ｓ１）、第一の位相比較回路５は、それらの信号の位相比較を実行する（Ｓ２）。
【００８６】
ＤＬＬ回路１６は、ステップ１とステップ２とステップ７からステップ９の処理を順に繰り返し実行し、第一の位相比較回路５が、信号１０ｃと信号１３ａに位相差がないと判断し（Ｓ２、ｊｕｓｔ）、更に、第二の位相比較回路６が信号１０ｃと信号１３ａに位相差がないと判断するまで（Ｓ７、ｊｕｓｔ）、第二の可変遅延回路２の段数を１段分ずつ増加する。
【００８７】
第二の可変遅延回路２の段数を１段分ずつ増加し、第一の位相比較回路５が信号１０ｃと信号１３ａに位相差がないと判断し（Ｓ２、ｊｕｓｔ）、更に、第二の位相比較回路６が信号１０ｃと信号１３ａに位相差がないと判断した場合（Ｓ７、ｊｕｓｔ）、ＤＬＬ回路１６は、位相設定処理を終了して第一の可変遅延回路１と第二の可変遅延回路２の遅延時間を固定し、第一の位相比較回路５と第二の位相比較回路６は、次の位相比較のタイミングまで待機する。尚、信号１０ｃと信号１３ａに位相差がないと判断した時点では、ＤＬＬ回路１６は、入力クロック信号に対して所定の位相関係を有する出力クロック信号を出力している。
【００８８】
一方、ステップ８の処理において、タイミング発生回路７の判断により繰り上がり処理が発生した場合（Ｓ８、ＹＥＳ）、第二の位相比較回路６は、第一のシフト信号生成回路８に対して、タイミング発生回路７の生成するタイミングで、繰り上がり処理があることを通知する。通知を受信した第一のシフト信号生成回路８は、第一の遅延制御回路３に対して、第一の可変遅延回路１の遅延回路の段数を１段増加する指示を通知する。通知を受信した第一の遅延制御回路３は、第一の可変遅延回路１の遅延回路の段数を１段増加する制御を実行する（Ｓ１０）。そのとき、第二の遅延制御回路４は、第二の可変遅延回路２の段数を０段（最小段）に設定する（Ｓ１１）。従って、本発明のＤＬＬ回路１６は、第一の可変遅延回路１の繰り上げ処理がある場合でも、第二の可変遅延回路２の１段分の遅延時間単位の位相設定が可能となる。
【００８９】
第二の位相比較回路６と第一の位相比較回路５は、分周回路１０からの次の比較タイミングで、再度分周回路１０からの信号１０ｃとダミー回路１３からの信号１３ａを受信し（Ｓ１）、第一の位相比較回路５は、それらの信号の位相比較を実行する（Ｓ２）。
ＤＬＬ回路１６は、ステップ１とステップ２とステップ７からステップ９の処理を順に繰り返し実行し、第一の位相比較回路５が、信号１０ｃと信号１３ａに位相差がないと判断し（Ｓ２、ｊｕｓｔ）、更に、第二の位相比較回路６が信号１０ｃと信号１３ａに位相差がないと判断するまで（Ｓ７、ｊｕｓｔ）、第二の可変遅延回路２の段数を１段分ずつ増加する。
【００９０】
第二の可変遅延回路２の段数を１段分ずつ増加し、第一の位相比較回路５が信号１０ｃと信号１３ａに位相差がないと判断し（Ｓ２、ｊｕｓｔ）、更に、第二の位相比較回路６が信号１０ｃと信号１３ａに位相差がないと判断した場合（Ｓ７、ｊｕｓｔ）、ＤＬＬ回路１６は、位相設定処理を終了して第一の可変遅延回路１と第二の可変遅延回路２の遅延時間を固定し、第一の位相比較回路５と第二の位相比較回路６は、次の位相比較のタイミングまで待機する。尚、信号１０ｃと信号１３ａに位相差がないと判断した時点では、ＤＬＬ回路１６は、入力クロック信号に対して所定の位相関係を有する出力クロック信号を出力している。
【００９１】
ステップ７の処理における第二の位相比較回路６による位相比較の結果、第二の位相比較回路６が信号１０ｃより信号１３ａが進んでいると判断した場合（Ｓ７、−１）、タイミング発生回路７は、段数検出回路１２の検出結果に基づいて、第二の可変遅延回路２の段数を１段減少させる前に、第一の可変遅延回路１の桁下げが伴う繰り下がり処理が発生するかどうかを判断する（Ｓ１２）。段数検出回路１２では、現在の第二の可変遅延回路２の段数を検出し、その段数をタイミング発生回路７に通知している。タイミング発生回路７の判断では、第二の位相比較回路６が信号１０ｃより信号１３ａが進んでいると判断し、且つ第二の可変遅延回路２の段数が所定の段数、例えば、最小段のとき繰り下がり処理が発生し、それ以外のときは繰り下がり処理が発生しない。
【００９２】
タイミング発生回路７の判断により、繰り下がり処理が発生しなかった場合（Ｓ１２、ＮＯ）、第二の位相比較回路６は、第二のシフト信号生成回路９に対して、タイミング発生回路７の生成するタイミングで信号１３ａの方が進んでいることを通知する。通知を受信した第二のシフト信号生成回路９は、第二の位相比較回路６で検出した位相差に基づいて、第二の遅延制御回路４に対して、所定のタイミングで第二の可変遅延回路２の遅延回路の段数を１段増加する指示を通知する。前記所定のタイミングとは、比較の対象となるステップ２の入力クロック信号の立ち上がりの、次の立ち上がりが第二の可変遅延回路２から出力されるタイミングを意味する。従って、ＤＬＬ回路１６は、入力クロック信号が第一の可変遅延回路１、及び第二の可変遅延回路２を通過中の場合に、第二の可変遅延回路２の段数の増加、減少を防ぐことができる。
【００９３】
通知を受信した第二の遅延制御回路４は、第二の可変遅延回路２の遅延回路の段数を、第一の可変遅延回路１より高い精度で１段減少し、入力クロック信号に対する所定の位相関係を有するクロック信号２ａを出力するように制御する（Ｓ１３）。
第二の位相比較回路６と第一の位相比較回路５は、分周回路１０からの次の比較タイミングで、再度分周回路１０からの信号１０ｃとダミー回路１３からの信号１３ａを受信し（Ｓ１）、第一の位相比較回路５は、それらの信号の位相比較を実行する（Ｓ２）。
【００９４】
ＤＬＬ回路１６は、ステップ１とステップ２とステップ７とステップ１２とステップ１３の処理を順に繰り返し実行し、第一の位相比較回路５が信号１０ｃと信号１３ａに位相差がないと判断し（Ｓ２、ｊｕｓｔ）、更に、第二の位相比較回路６が信号１０ｃと信号１３ａに位相差がないと判断するまで（Ｓ７、ｊｕｓｔ）、第二の可変遅延回路２の段数を１段分ずつ減少する。
【００９５】
第二の可変遅延回路２の段数を１段分ずつ減少し、第一の位相比較回路５が信号１０ｃと信号１３ａに位相差がないと判断し（Ｓ２、ｊｕｓｔ）、更に、第二の位相比較回路６が信号１０ｃと信号１３ａに位相差がないと判断した場合（Ｓ７、ｊｕｓｔ）、ＤＬＬ回路１６は、位相設定処理を終了して第一の可変遅延回路１と第二の可変遅延回路２の遅延時間を固定し、第一の位相比較回路５と第二の位相比較回路６は、次の位相比較のタイミングまで待機する。尚、信号１０ｃと信号１３ａに位相差がないと判断した時点では、ＤＬＬ回路１６は、入力クロック信号に対して所定の位相関係を有する出力クロック信号を出力している。
【００９６】
一方、ステップ１２の処理において、タイミング発生回路７の判断により繰り下がり処理が発生した場合（Ｓ１２、ＹＥＳ）、第二の位相比較回路６は、第一のシフト信号生成回路８に対して、タイミング発生回路７の生成するタイミングで、繰り下がり処理があることを通知する。通知を受信した第一のシフト信号生成回路８は、第一の遅延制御回路３に対して、第一の可変遅延回路１の遅延回路の段数を１段減少する指示を通知する。通知を受信した第一の遅延制御回路３は、第一の可変遅延回路１の遅延回路の段数を１段減少する制御を実行する。（Ｓ１４）。そのとき、第二の遅延制御回路４は、第二の可変遅延回路２の段数をｎ段（最大段）に設定する（Ｓ１５）。従って、本発明のＤＬＬ回路１６は、第一の可変遅延回路１の繰り下げ処理がある場合でも、第二の可変遅延回路２の１段分の遅延時間単位の位相設定が可能となる。
【００９７】
第二の位相比較回路６と第一の位相比較回路５は、分周回路１０からの次の比較タイミングで、再度分周回路１０からの信号１０ｃとダミー回路１３からの信号１３ａを受信し（Ｓ１）、第一の位相比較回路５は、それらの信号の位相比較を実行する（Ｓ２）。
ＤＬＬ回路１６は、ステップ１とステップ２とステップ７とステップ１２とステップ１３の処理を繰り返し実行し、第一の位相比較回路５が信号１０ｃと信号１３ａに位相差がないと判断し（Ｓ２、ｊｕｓｔ）、更に、第二の位相比較回路６が信号１０ｃと信号１３ａに位相差がないと判断するまで（Ｓ７、ｊｕｓｔ）、第二の可変遅延回路２の段数を１段分ずつ減少する。
【００９８】
第二の可変遅延回路２の段数を１段分ずつ減少し、第一の位相比較回路５が信号１０ｃと信号１３ａに位相差がないと判断し（Ｓ２、ｊｕｓｔ）、更に、第二の位相比較回路６が信号１０ｃと信号１３ａに位相差がないと判断した場合（Ｓ７、ｊｕｓｔ）、ＤＬＬ回路１６は、位相設定処理を終了して第一の可変遅延回路１と第二の可変遅延回路２の遅延時間を固定し、第一の位相比較回路５と第二の位相比較回路６は、次の位相比較のタイミングまで待機する。尚、信号１０ｃと信号１３ａに位相差がないと判断した時点では、ＤＬＬ回路１６は、入力クロック信号に対して所定の位相関係を有する出力クロック信号を出力している。
【００９９】
尚、ＤＬＬ回路１６の動作において、分周回路１０は、第一の位相比較回路５と第二の位相比較回路６にて、遅延時間の増加、減少の必要がないと判定された場合、信号１０ｃと信号１３ａの分周率を上げて位相を比較する回数を減らす制御を行う。また、分周回路１０は、第一の位相比較回路５にて、遅延時間の増加、減少の必要があると判定された場合、及び第二の位相比較回路６にて、遅延時間の増加、減少の必要がある判定され、更に、連続して同一方向に複数回遅延時間を増加、減少の必要があると判定された場合、信号１０ｃと信号１３ａの分周率を下げて位相を比較する回数を増やす制御を行う。このとき、連続した同一方向の遅延時間の増加、または、減少の回数は、ＤＬＬ回路１６の外から設定可能とする。上記の制御を行うことによって、ＤＬＬ回路１６は、位相を比較する回数が減り、消費電流を削減できる。
【０１００】
また、第二の位相比較回路６は、判定基準となる位置を、信号１０ｃに対して、前後に、第一の可変遅延回路１の１段分の遅延時間の半分の位置とする。
次に、図５に示すようなＤＬＬ回路１６における位相設定処理を、図１０の位相設定処理を示す図に基づいて、より具体的に説明する。
ＤＬＬ回路１６は、例えば、図１０（ａ）のように第一の可変遅延回路１の１段分の遅延時間と第二の可変遅延回路２の１段分の遅延時間が設定されているものとする。更に、第一の可変遅延回路１の遅延回路がｋ段目に設定され、第二の可変遅延回路２が０段目（最小段）設定されている状態で、外部クロック信号と出力クロック信号との位相が同期している状況とする。尚、以降の説明では、第一の可変遅延回路１と第二の可変遅延回路２の段数を座標形式（第一の可変遅延回路１の段数、第二の可変遅延回路２の段数）で示す。
【０１０１】
図７のステップ２とステップ７の位相比較において、第一の位相比較回路５と第二の位相比較回路６は、信号１０ｃに対する、信号１３ａの位相差を検出する。
図１０（ｂ）が示すように、第一の位相比較回路５の位相比較による位相差がＴ（ｒ１）からＴ（ｒ２）の範囲内であり、且つ第二の位相比較回路６の位相比較による位相差がＴ（ｆ１）からＴ（ｆ２）の範囲内である場合、第一の位相比較回路５と第二の位相比較回路６は、共にｊｕｓｔと判定し、第一の可変遅延回路１と第二の可変遅延回路２の段数は、増加、減少の必要がない。
【０１０２】
また、第一の位相比較回路５の位相比較による位相差がＴ（ｒ１）からＴ（ｒ２）の範囲内であり、且つ第二の位相比較回路６の位相比較による位相差がＴ（ｆ２）からＴ（ｒ２）の範囲内である場合、第二の位相比較回路６は、−１と判定し、第二の可変遅延回路２は、遅延回路の段数を１段減少させる。
また、第一の位相比較回路５の位相比較による位相差がＴ（ｒ１）からＴ（ｒ２）の範囲内であり、且つ第二の位相比較回路６の位相比較による位相差がＴ（ｒ１）からＴ（ｆ１）の範囲内である場合、第二の位相比較回路６は、＋１と判定し、第二の可変遅延回路２は、遅延回路の段数を１段増加させる。
【０１０３】
また、第一の位相比較回路５の位相比較による位相差がＴ（ｒ２）以上の場合、第一の位相比較回路５は、−１と判定し、第一の可変遅延回路１は、遅延回路の段数を１段減少させる。
また、第一の位相比較回路５の位相比較による位相差がＴ（ｒ１）以下の場合、第一の位相比較回路５は、＋１と判定し、第一の可変遅延回路１は、遅延回路の段数を１段増加させる。
【０１０４】
上記で説明した状況で信号１０ｃに対する信号１３ａの位相差が図１０（ａ）の▲１▼のような場合、ステップ２における第一の位相比較回路５の位相比較の判定はｊｕｓｔとなるが、ステップ７における第二の位相比較回路６の位相比較の判定は＋１となり、ＤＬＬ回路１６は、図７に示す位相設定処理を３回繰り返し実行し、第一の遅延制御回路３と第二の遅延制御回路４は、第一の可変遅延回路１と第二の可変遅延回路２の段数を（ｋ、０）から（ｋ、３）に設定する制御を実行する。
【０１０５】
従って、第一の可変遅延回路１と第二の可変遅延回路２の段数は、（ｋ、０）→（ｋ、１）→（ｋ、２）→（ｋ、３）と遷移する。
一方、上記で説明した状況で信号１０ｃに対する信号１３ａの位相差が図１０（ａ）の▲２▼のような場合、ステップ２における第一の位相比較回路５の位相比較の判定は＋１となり、第一の遅延制御回路３は、第一の可変遅延回路１の段数を（ｋ、０）から（ｋ＋１、０）に設定する制御を実行する。次にステップ２における第一の位相比較回路５の位相比較の判定はｊｕｓｔとなるが、ステップ７における第二の位相比較回路６の位相比較の判定は−１となる。ここで、第二の位相比較回路６の位相比較の判定が−１、且つ第二の可変遅延回路２の段数が０段（最小段）となるため繰り下がり処理が発生し、第一の遅延制御回路３と第二の遅延制御回路４は、第一の可変遅延回路１と第二の可変遅延回路２の段数を（ｋ＋１、０）から（ｋ、６）に設定する制御を実行する。更に、ＤＬＬ回路１６は、図７に示す位相設定処理を２回繰り返し実行し、第一の遅延制御回路３と第二の遅延制御回路４は、第一の可変遅延回路１と第二の可変遅延回路２の段数を（ｋ、６）から（ｋ、４）に設定する制御を実行する。
【０１０６】
従って、第一の可変遅延回路１と第二の可変遅延回路２の段数は、（ｋ、０）→（ｋ＋１、０）→（ｋ、６）→（ｋ、５）→（ｋ、４）と遷移する。
尚、図５に示すＤＬＬ回路１６では、第一の可変遅延回路１、第二の可変遅延回路２の順に遅延時間を負荷している。そこで、例えば、第二の可変遅延回路２、第一の可変遅延回路１の順に遅延時間を負荷するＤＬＬ回路１４１の例を図４３に示す。
【０１０７】
図４３において、ＤＬＬ回路１４１は、第一の可変遅延回路１と第二の可変遅延回路２と第一の遅延制御回路３と第二の遅延制御回路４と第一の位相比較回路５と第二の位相比較回路６とタイミング発生回路７と第一のシフト信号生成回路８と第二のシフト信号生成回路９と分周回路１０と段数設定回路１１と段数検出回路１２とから構成され、入力回路１５からの入力クロック信号に対する所定の位相関係を有する出力クロック信号を出力回路１４から出力するように、ＤＬＬ回路１４１の第二の可変遅延回路２、第一の可変遅延回路１の順に遅延時間を付加する。尚、ＤＬＬ回路１４１を構成する各回路は、図５において説明した各回路と同様の機能を有するため同一の符号を付して説明を省略する。また、電源立ち上げ時の処理動作、及び入力クロック信号に対して所定の位相関係を有する出力クロック信号を出力する位相設定処理動作に関しても図５のＤＬＬ回路１６の処理動作と同様のため説明を省略する。
【０１０８】
図６は、本発明の可変遅延回路を利用したＤＬＬ回路の一実施例を示す。
図６において、ＤＬＬ回路１９は、第一の可変遅延回路１と第二の可変遅延回路２と第一の遅延制御回路３と第二の遅延制御回路４と第一の位相比較回路５と第二の位相比較回路６とタイミング発生回路７と第一のシフト信号生成回路８と第二のシフト信号生成回路９と分周回路１８と段数設定回路１１と段数検出回路１２と分周制御回路１７とから構成され、入力回路１５からの入力クロック信号に対する所定の位相関係を有する出力クロック信号を出力回路１４から出力するようにＤＬＬ回路１９により遅延時間を付加する。尚、図５を用いて説明したＤＬＬ回路１６と同一の構成については、同一の符号を付して説明を省略する。
【０１０９】
分周回路１８は、入力クロック信号を分周し、周波数によって位相比較を実行するタイミングを生成する機能を有する。
分周制御回路１７は、第三の位相比較回路として、分周回路１８からのクロック信号とダミー回路１３からのクロック信号との位相比較を独立して実行し、所定の条件に基づいて、分周回路１８に対して分周率の変更を指示することにより、第一の位相比較回路５と第二の位相比較回路６との位相比較回数を増加、減少させる機能を有する。
【０１１０】
上記のように構成されるＤＬＬ回路１９が、電源立ち上げ時、入力回路１５からの入力クロック信号に対して遅延時間を付加する処理動作を説明する。
図６に示す回路に電源が供給されると、ＤＬＬ回路１９は、予め求められている、例えば、入力回路１５の回路遅延時間ｔｉｎと第一の可変遅延回路１の回路遅延時間ｔ１と第二の可変遅延回路２の回路遅延時間ｔ２と出力回路１４の回路遅延時間ｔｏｕｔに基づいて、第一の可変遅延回路１の段数を所定の段数に設定する。従って、電源立ち上げ時、第一の位相比較回路５による第一の可変遅延回路１の段数の増加、または、減少の繰り返し回数を少なくできる。尚、ここでいう所定の段数とは、入力クロック信号に対して所定の位相関係を有する出力クロック信号を出力するように、ｔｉｎとｔ１とｔ２とｔｏｕｔの合計に第一の可変遅延回路１の遅延時間Ｔを加算したときの第一の可変遅延回路１の遅延回路の段数を示す。また、第一の可変遅延回路１の遅延回路１段分の遅延時間は、予め外部からのコマンドによって設定されているものとする。
【０１１１】
外部クロック信号を受信した入力回路１５は、その外部クロック信号に回路遅延ｔｉｎを付加した入力クロック信号をＤＬＬ回路１９に対して供給する。
入力クロック信号を受信したＤＬＬ回路１９内の分周回路１８は、入力クロック信号と同様の周波数を有する１０ａを第一の可変遅延回路１に供給し（便宜上、分周回路１８の遅延を無視する）、第一の可変遅延回路１は、第二の可変遅延回路２に対してｔ１とＴの遅延時間を付加したクロック信号として１ａを供給する。
【０１１２】
クロック信号１ａを受信した第二の可変遅延回路２は、出力回路１４に対してｔ２を付加したクロック信号として２ａを供給する。尚、電源立ち上げ時の第二の可変遅延回路２内の遅延回路の段数は０段とし、ここでは、回路遅延時間ｔ２以外の遅延時間は付加されない。
クロック２ａを受信した出力回路１４は、クロック信号２ａに対してｔｏｕｔを付加し、出力クロック信号を出力する。上記処理によりＤＬＬ回路１６は、入力クロック信号に対してｔ１とＴとｔ２の遅延時間を付加することが可能となる。
【０１１３】
尚、電源立ち上げ時は、第二の可変遅延回路２の最大段数ｎが決められていないので、段数設定回路１１が所定の判断に基づいて、最大段数ｎを決定する処理を行う。最大段数ｎを決定する処理方法において、段数設定回路１１は、第二の可変遅延回路２の任意のｘ段を通過したときの遅延時間を求め、次に、ｘ＋１段を通過したときの遅延時間を求める処理を実行する。段数設定回路１１は、先に設定されている第一の可変遅延回路１の１段分の遅延時間が、第二の可変遅延時間のｘ段分の遅延時間以上、ｘ＋１段分の遅延時間未満かどうかを判定し、条件を満たしているようなｘの値を検出すると、そのｘを最大段数ｎと決定する。条件が満たされない場合は、条件が満たされるまで上記の判定を繰り返す。段数設定回路１１は、最大段数ｎが決定するとその段数ｎを第二の可変遅延回路２に通知する。
【０１１４】
上記処理によって、ＤＬＬ回路１９は、第二の可変遅延回路２の最大段数を自動的に決定することができる。
一方、図６のように構成されるＤＬＬ回路１９が、入力回路１５からの入力クロック信号に対して所定の位相関係を有する出力クロック信号を出力する位相設定処理動作を図８に基づいて説明する。尚、図８のｒｅｆ信号は、分周回路１８から出力するリファレンス用の信号のことを示し、ｉｎ信号は、ダミー回路１３から出力する信号のことを示す。
【０１１５】
分周回路１８は、クロック信号１０ａの出力と同時に、分周制御回路１７の指示により入力クロック信号を分周したクロック信号１０ｂを第一の可変遅延回路１に出力し、更に、同じく分周制御回路１７の指示により入力クロック信号を分周した信号１０ｃを位相比較時のリファレンス用の信号として、第一の位相比較回路５と第二の位相比較回路６とタイミング発生回路７と分周制御回路１７に対して出力する（Ｓ２１）。尚、電源立ち上げ時、分周回路１８は、分周制御回路１７の指示により、分周率を低く設定して位相比較する回数を増やす制御を行い（Ｓ２１、短周期）、高速に位相を設定するモード（以後、短周期モードという）で動作する（Ｓ２２）。また、分周回路１８は、分周制御回路１７にて、第一の可変遅延回路１と第二の可変遅延回路２の遅延時間の増加、減少の必要がないと判定された場合、分周制御回路１７の指示により、信号１０ｃと信号１３ａの分周率を高く設定して位相比較する回数を減らす制御を行い（Ｓ２１、長周期）、小電力モード（以後、長周期モードという）で動作する（Ｓ２３）。また、分周回路１８は、分周制御回路１７にて、第一の可変遅延回路１の遅延時間の増加、減少の必要があると判定された場合、及び第二の可変遅延回路２の遅延時間の増加、減少の必要がある判定され、更に、連続して同一方向に複数回遅延時間を増加、減少の必要があると判定された場合、分周制御回路１７の指示により、信号１０ｃと信号１３ａの分周率を低く設定して位相比較する回数を増やす制御を行い（Ｓ２１、短周期）、短周期モードで動作する（Ｓ２２）。このとき、連続した同一方向の遅延時間の増加、または、減少の回数は、ＤＬＬ回路１９の外からコマンドにて設定可能とする。上記の制御を行うことによって、ＤＬＬ回路１９は、位相を比較する回数が減り、消費電流を削減できる。
【０１１６】
クロック信号１０ｂを受信した第一の可変遅延回路１は、クロック信号１０ｂに対してクロック信号１０ａと同様にｔ１とＴとを付加し、クロック信号１ｂを出力し、クロック信号１ｂを受信した第二の可変遅延回路２は、クロック信号１ｂに対してクロック信号１０ａと同様にｔ２を付加し、クロック信号２ｂをダミー回路１３に対して出力する。更に、入力回路１５のｔｉｎと出力回路１４のｔｏｕｔを加算した遅延時間と同様の遅延時間を有するダミー回路１３は、クロック信号２ｂにｔｉｎとｔｏｕｔを付加し、位相比較の対象となる信号１３ａを出力する。
【０１１７】
分周回路１８からのリファレンス用の信号１０ｃとダミー回路１３からの比較の対象となる信号１３ａを受信した第一の位相比較回路５は（Ｓ２４）、入力クロック信号の立ち上がりタイミングで、それらのクロック信号の位相を比較する処理を実行する（Ｓ２５）。尚、第一の位相比較回路５が位相比較処理を実行している間、及び第一の可変遅延回路１の段数を設定している間は、第二の位相比較回路６は、動作を停止して消費電流を削減している。また、電源立ち上げ時、分周回路１８は、分周率を低く設定して位相比較する回数を増やす処理を実行する。従って、ＤＬＬ回路１９は、電源立ち上げ時の第一の可変遅延回路１と第二の可変遅延回路２の段数の初期値を高速に設定できる。
【０１１８】
第一の位相比較回路５による位相比較の結果、信号１０ｃと信号１３ａに位相差がないと判断した場合（Ｓ２５、ｊｕｓｔ）、第一の位相比較回路５は、位相を比較する処理を終了し、次に、第二の位相比較回路６が信号１０ｃと信号１３ａの位相を比較する処理を実行する（Ｓ３２）。
第一の位相比較回路５による位相比較の結果、信号１３ａより信号１０ｃが進んでいると判断した場合（Ｓ２５、＋１）、第一の位相比較回路５は、第一のシフト信号生成回路８に対して、タイミング発生回路７の生成するタイミングで、クロック信号１０ａの方が進んでいることを通知する。通知を受信した第一のシフト信号生成回路８は、第一の位相比較回路５で検出した位相差に基づいて、第一の遅延制御回路３に対して、所定のタイミングで第一の可変遅延回路１の遅延回路の段数を１段増加する指示を通知する。前記所定のタイミングとは、比較の対象となるステップ２４の入力クロック信号の立ち上がりの、次の立ち上がりが第二の可変遅延回路２から出力されるタイミングを意味する。従って、ＤＬＬ回路１９は、入力クロック信号が第一の可変遅延回路１、及び第二の可変遅延回路２を通過中の場合に、第一の可変遅延回路１の段数の増加、減少を防ぐことができる。
【０１１９】
通知を受信した第一の遅延制御回路３は、第一の可変遅延回路１の遅延回路の段数を、例えば、２００ｐｓ程度の低い精度で１段増加し、入力クロック信号に対する所定の位相関係を有するクロック信号を出力するように制御する（Ｓ２６）。そのとき、第二の遅延制御回路４は、第二の可変遅延回路２の段数を０段（最小段）に設定する（Ｓ２７）。ここで、分周回路１８の動作が長分周モードの場合、分周制御回路１７が第一の可変遅延回路１の遅延時間の増加の必要があると判定しているので、分周制御回路１７は、分周回路１８に対して短周期モードで動作するように指示する（Ｓ２８）。
【０１２０】
第一の位相比較回路５は、短周期モードで動作している分周回路１８からの次の比較タイミングで（Ｓ２１、Ｓ２２）、再度リファレンス用の信号１０ｃとダミー回路１３からの比較の対象となる信号１３ａを受信し（Ｓ２４）、位相の比較を実行する（Ｓ２５）。
第一の位相比較回路５は、信号１０ｃと信号１３ａに位相差がないと判断するまで、ステップ２１からステップ２８の処理を繰り返し実行し、位相差がないと判断した場合（Ｓ２５、ｊｕｓｔ）、位相を比較する処理を終了し、第二の位相比較回路が信号１０ｃと信号１３ａの位相を比較する処理を実行する（Ｓ３２）。
【０１２１】
第一の位相比較回路５による位相比較の結果、信号１０ｃより信号１３ａが進んでいると判断した場合（Ｓ２５、−１）、第一の位相比較回路５は、第一のシフト信号生成回路８に対して、タイミング発生回路７の生成するタイミングで、信号１３ａの方が進んでいることを通知する。通知を受信した第一のシフト信号生成回路８は、第一の位相比較回路５で検出した位相差に基づいて、第一の遅延制御回路３に対して、第一の可変遅延回路１の遅延回路の段数を１段減少する指示を通知する。通知を受信した第一の遅延制御回路３は、第一の可変遅延回路１の遅延回路の段数を、例えば、２００ｐｓ程度の低い精度で１段減少し、入力クロック信号に対する所定の位相関係を有するクロック信号を出力するように制御する（Ｓ２９）。そのとき、第二の遅延制御回路４は、第二の可変遅延回路２の段数をｎ段（最大段）に設定する（Ｓ３０）。ここで、分周回路１８の動作が長分周モードの場合、分周制御回路１７が第一の可変遅延回路１の遅延時間の増加の必要があると判定しているので、分周制御回路１７は、分周回路１８に対して、短周期モードで動作するように指示する（Ｓ３１）。
【０１２２】
第二の位相比較回路５は、短周期モードで動作している分周回路１８からの次の比較タイミングで（Ｓ２１、Ｓ２２）、再度リファレンス用の信号１０ｃとダミー回路１３からの比較の対象となる信号１３ａを受信し（Ｓ２４）、位相の比較を実行する（Ｓ２５）。
第一の位相比較回路５は、信号１０ｃと信号１３ａに位相差がないと判断するまで、ステップ２１からステップ２５とステップ２９からステップ３１の処理を繰り返し実行し、位相差がないと判断した場合（Ｓ２５、ｊｕｓｔ）、位相を比較する処理を終了し、第二の位相比較回路６が信号１０ｃと信号１３ａの位相を比較する処理を実行する（Ｓ３２）。
【０１２３】
尚、第一の位相比較回路５、第一のシフト信号生成回路８、第一の遅延制御回路３、第一の可変遅延回路１による位相設定処理において、第一の位相比較回路５の精度は、第一の可変遅延回路１の１段分の遅延時間より大きく設定されている。その理由を図９の位相設定処理を示す図により説明する。
例えば、図９（ａ）のように第一の可変遅延回路１の１段分の遅延時間と第二の可変遅延回路の１段分の遅延時間が設定され、第一の可変遅延回路１の遅延回路がｋ段目に設定されている状態で、外部クロック信号と出力クロック信号との位相が同期している状況とする。
【０１２４】
図７のステップ２の第一の位相比較回路５による位相比較において、第一の位相比較回路５は、図９（ｂ）が示すように、信号１０ｃのタイミングに対する信号１３ａのタイミングがＴ（ｒ１）からＴ（ｒ２）の範囲内である場合、遅延時間の増加、減少の必要がないｊｕｓｔの判定ができる。信号１０ｃのタイミングに対する信号１３ａのタイミングがＴ（ｒ１）より遅い場合、遅延時間の増加が必要となる＋１の判定をする。信号１０ｃのタイミングに対する信号１３ａのタイミングがＴ（ｒ２）より早い場合、遅延時間の減少が必要となる−１の判定をする。
【０１２５】
上記で説明した状況で第一の位相比較回路５の精度が、第一の可変遅延回路１の１段分の遅延時間より小さく設定された場合において、信号１０ｃに対する信号１３ａの位相差が図９（ａ）のような場合、第一の遅延制御回路３は、第一の位相比較回路５の判定結果＋１に基づいて、第一の可変遅延回路１の遅延時間を１段分増加させる制御を実行する。ところが、次の位相設定のタイミングにおいて、第一の遅延制御回路３は、第一の位相比較回路５の判定結果−１に基づいて、第一の可変遅延回路１の遅延時間を１段分減少させる制御を実行する。
【０１２６】
このように第一の位相比較回路５の精度が、第一の可変遅延回路１の１段分の遅延時間より小さく設定された場合、いつまでも第一の可変遅延回路１の段数が振動して決定しないことがある。
一方、第一の位相比較回路５の精度が、第一の可変遅延回路１の１段分の遅延時間より大きく設定された場合において、信号１０ｃに対する信号１３ａの位相差が図９（ａ）のような場合、第一の遅延制御回路３は、第一の位相比較回路５の判定結果＋１に基づいて、第一の可変遅延回路１の遅延時間を１段分増加させる制御を実行する。
【０１２７】
このように第一の位相比較回路５の精度が、第一の可変遅延回路１の１段分の遅延時間より大きく設定された場合、第一の可変遅延回路１の段数は、振動することなく決定する。従って、第一の位相比較回路５の精度は、第一の可変遅延回路１の１段分の遅延時間より大きく設定しなければならない。
また、第一の位相比較回路５の精度を第一の可変遅延回路１の１段分の遅延時間より大きく設定した場合、図９（ａ）の斜線部のように、信号１０ｃに対してｋ段の遅延時間を保持するか、ｋ＋１として１段分の遅延時間を増加させるか重なり合うエリアが発生する。この場合、第一の位相比較回路５は、判定基準となる位置を、信号１０ｃに対して、前後に、第一の可変遅延回路１の１段分の遅延時間の半分の位置とする。
【０１２８】
上記、第一の位相比較回路５、第一のシフト信号生成回路８、第一の遅延制御回路３、第一の可変遅延回路１による位相設定処理によって、第一の可変遅延回路１の位相設定後、第二の位相比較回路６は、分周回路１８からの信号１０ｃと、ダミー回路１３からの信号１３ａを受信すると、入力クロック信号の立ち上がりタイミングで、信号１０ｃと信号１３ａの位相比較処理を、第一の位相比較回路５による位相比較処理より高い精度で実行する。（Ｓ３２）
ステップ３２の処理における第二の位相比較回路６による位相比較の結果、第二の位相比較回路６が信号１０ｃと信号１３ａに位相差がないと判断した場合（Ｓ３２、ｊｕｓｔ）、ＤＬＬ回路１９は、位相設定処理を終了して第一の可変遅延回路１と第２の可変遅延回路２を固定し、分周制御回路１７は、分周回路１８の動作を長周期モードに設定し（Ｓ３３）、第一の位相比較回路５と第二の位相比較回路６は、次の位相比較のタイミングまで待機する。尚、信号１０ｃと信号１３ａに位相差がないと判断した時点では、ＤＬＬ回路１６は、入力クロック信号に対して所定の位相関係を有する出力クロック信号を出力している。
【０１２９】
ステップ３２の処理における第二の位相比較回路６による位相比較の結果、第二の位相比較回路６が信号１３ａより信号１０ｃが進んでいると判断した場合（Ｓ３２、＋１）、タイミング発生回路７は、段数検出回路１２の検出結果に基づいて、第二の可変遅延回路２の段数を１段増加させる前に、第一の可変遅延回路１の桁上げが伴う繰り上がり処理が発生するかどうかを判断する（Ｓ３４）。段数検出回路１２では、現在の第二の可変遅延回路２の段数を検出し、その段数をタイミング発生回路７に通知している。タイミング発生回路７の判断では、例えば、第二の位相比較回路６が信号１３ａより信号１０ｃが進んでいると判断し、且つ第二の可変遅延回路２の段数が最大段のとき、繰り上がり処理が発生し、それ以外のときは繰り上がり処理が発生しない。
【０１３０】
タイミング発生回路７の判断により、繰り上がり処理が発生しなかった場合（Ｓ３４、ＮＯ）、第二の位相比較回路６は、第二のシフト信号生成回路９に対して、タイミング発生回路７の生成するタイミングで信号１０ｃの方が進んでいることを通知する。通知を受信した第二のシフト信号生成回路９は、第二の位相比較回路６で検出した位相差に基づいて、第二の遅延制御回路４に対して、所定のタイミングで第二の可変遅延回路２の遅延回路の段数を１段増加する指示を通知する。前記所定のタイミングとは、比較の対象となるステップ２４の入力クロック信号の立ち上がりの、次の立ち上がりが第二の可変遅延回路２から出力されるタイミングを意味する。従って、ＤＬＬ回路１９は、入力クロック信号が第一の可変遅延回路１、及び第二の可変遅延回路２を通過中の場合に、第二の可変遅延回路２の段数の増加、減少を防ぐことができる。
【０１３１】
通知を受信した第二の遅延制御回路４は、第二の可変遅延回路２の遅延回路の段数を、第一の可変遅延回路１より高い精度で１段増加し、入力クロック信号に対する所定の位相関係を有するクロック信号２ａを出力するように制御する（Ｓ３５）。
第二の位相比較回路６と第一の位相比較回路５は、短分周モードで動作している分周回路１８から（Ｓ２１、Ｓ２２）の次の比較タイミングで、再度分周回路１８からの信号１０ｃとダミー回路１３からの信号１３ａを受信し（Ｓ２４）、第一の位相比較回路５は、それらの信号の位相比較を実行する（Ｓ２５）。
【０１３２】
ＤＬＬ回路１９は、ステップ２１からステップ２５とステップ３２からステップ３５の処理を順に繰り返し実行し、第一の位相比較回路５が信号１０ｃと信号１３ａに位相差がないと判断し（Ｓ２５、ｊｕｓｔ）、更に、第二の位相比較回路６が信号１０ｃと信号１３ａに位相差がないと判断するまで（Ｓ３２、ｊｕｓｔ）、第二の可変遅延回路２の段数を１段分ずつ増加する。
【０１３３】
第二の可変遅延回路２の段数を１段分ずつ増加し、第一の位相比較回路５が信号１０ｃと信号１３ａに位相差がないと判断し（Ｓ２５、ｊｕｓｔ）、更に、第二の位相比較回路６が信号１０ｃと信号１３ａに位相差がないと判断した場合（Ｓ３２、ｊｕｓｔ）、ＤＬＬ回路１９は、位相設定処理を終了して第一の可変遅延回路１と第二の可変遅延回路２の遅延時間を固定し、分周制御回路１７は、分周回路１８の動作を長周期モードに設定し（Ｓ３３）、第一の位相比較回路５と第二の位相比較回路６は、次の位相比較のタイミングまで待機する。尚、信号１０ｃと信号１３ａに位相差がないと判断した時点では、ＤＬＬ回路１６は、入力クロック信号に対して所定の位相関係を有する出力クロック信号を出力している。
【０１３４】
一方、ステップ３４の処理において、タイミング発生回路７の判断により繰り上がり処理が発生した場合（Ｓ３４、ＹＥＳ）、第二の位相比較回路６は、第一のシフト信号生成回路８に対して、タイミング発生回路７の生成するタイミングで、繰り上がり処理があることを通知する。通知を受信した第一のシフト信号生成回路８は、第一の遅延制御回路３に対して、第一の可変遅延回路１の遅延回路の段数を１段増加する指示を通知する。通知を受信した第一の遅延制御回路３は、第一の可変遅延回路１の遅延回路の段数を１段増加する制御を実行する（Ｓ３６）。そのとき、第二の遅延制御回路４は、第二の可変遅延回路２の段数を０段（最小段）に設定する（Ｓ３７）。従って、本発明のＤＬＬ回路１９は、第一の可変遅延回路１の繰り上げ処理がある場合でも、第二の可変遅延回路２の１段分の遅延時間単位の位相設定が可能となる。
【０１３５】
第二の位相比較回路６と第一の位相比較回路５は、短分周モードで動作している分周回路１８からの次の比較タイミングで（Ｓ２１、Ｓ２２）、再度分周回路１８からの信号１０ｃとダミー回路１３からの信号１３ａを受信し（Ｓ２４）、第一の位相比較回路５は、それらの信号の位相比較を実行する（Ｓ２５）。
ＤＬＬ回路１９は、ステップ２１からステップ２５とステップ３２とステップ３４とステップ３５の処理を順に繰り返し実行し、第一の位相比較回路５が信号１０ｃと信号１３ａに位相差がないと判断し（Ｓ２５、ｊｕｓｔ）、更に、第二の位相比較回路６が信号１０ｃと信号１３ａに位相差がないと判断するまで（Ｓ３２、ｊｕｓｔ）、第二の可変遅延回路２の段数を１段分ずつ増加する。
【０１３６】
第二の可変遅延回路２の段数を１段分ずつ増加し、第一の位相比較回路５が信号１０ｃと信号１３ａに位相差がないと判断し（Ｓ２５、ｊｕｓｔ）、更に、第二の位相比較回路６が信号１０ｃと信号１３ａに位相差がないと判断した場合（Ｓ３２、ｊｕｓｔ）、ＤＬＬ回路１９は、位相設定処理を終了して第一の可変遅延回路１と第二の可変遅延回路２の遅延時間を固定し、分周制御回路１７は、分周回路１８の動作を長周期モードに設定し（Ｓ３３）、第一の位相比較回路５と第二の位相比較回路６は、次の位相比較のタイミングまで待機する。尚、信号１０ｃと信号１３ａに位相差がないと判断した時点では、ＤＬＬ回路１６は、入力クロック信号に対して所定の位相関係を有する出力クロック信号を出力している。
【０１３７】
ステップ３２の処理における第二の位相比較回路６による位相比較の結果、第二の位相比較回路６が信号１０ｃより信号１３ａが進んでいると判断した場合（Ｓ３２、−１）、タイミング発生回路７は、段数検出回路１２の検出結果に基づいて、第二の可変遅延回路２の段数を１段減少させる前に、第一の可変遅延回路１の桁下げが伴う繰り下がり処理が発生するかどうかを判断する（Ｓ３８）。段数検出回路１２では、現在の第二の可変遅延回路２の段数を検出し、その段数をタイミング発生回路７に通知している。タイミング発生回路７の判断では、第二の位相比較回路６が信号１０ｃより信号１３ａが進んでいると判断し、且つ第二の可変遅延回路２の段数が最小段のとき繰り下がり処理が発生し、それ以外のときは繰り下がり処理が発生しない。
【０１３８】
タイミング発生回路７の判断により、繰り下がり処理が発生しなかった場合（Ｓ３８、ＮＯ）、第二の位相比較回路６は、第二のシフト信号生成回路９に対して、タイミング発生回路７の生成するタイミングで信号１３ａの方が進んでいることを通知する。通知を受信した第二のシフト信号生成回路９は、第二の位相比較回路６で検出した位相差に基づいて、第二の遅延制御回路４に対して、所定のタイミングで第二の可変遅延回路２の遅延回路の段数を１段増加する指示を通知する。前記所定のタイミングとは、比較の対象となるステップ２４の入力クロック信号の立ち上がりタイミングの、次の立ち上がりタイミングが第二の可変遅延回路２から出力されるタイミングを意味する。従って、ＤＬＬ回路１６は、入力クロック信号が第一の可変遅延回路１、及び第二の可変遅延回路２を通過中の場合に、第二の可変遅延回路２の段数の増加、減少を防ぐことができる。
【０１３９】
通知を受信した第二の遅延制御回路４は、第二の可変遅延回路２の遅延回路の段数を、第一の可変遅延回路１より高い精度で１段減少し、入力クロック信号に対する所定の位相関係を有するクロック信号２ａを出力するように制御する（Ｓ３９）。
第二の位相比較回路６と第一の位相比較回路５は、短分周モードで動作している分周回路１８からの次の比較タイミングで（Ｓ２１、Ｓ２２）、再度分周回路１８からの信号１０ｃとダミー回路１３からの信号１３ａを受信し（Ｓ２４）、第一の位相比較回路５は、それらの信号の位相比較を実行する（Ｓ２５）。
【０１４０】
ＤＬＬ回路１９は、ステップ２１からステップ２５とステップ３２とステップ３８とステップ３９の処理を順に繰り返し実行し、第一の位相比較回路５が信号１０ｃと信号１３ａに位相差がないと判断し（Ｓ２５、ｊｕｓｔ）、更に、第二の位相比較回路６が信号１０ｃと信号１３ａに位相差がないと判断するまで（Ｓ３２、ｊｕｓｔ）、第二の可変遅延回路２の段数を１段分ずつ減少する。
【０１４１】
第二の可変遅延回路２の段数を１段分ずつ減少し、第一の位相比較回路５が信号１０ｃと信号１３ａに位相差がないと判断し（Ｓ２５、ｊｕｓｔ）、更に、第二の位相比較回路６が信号１０ｃと信号１３ａに位相差がないと判断した場合（Ｓ３２、ｊｕｓｔ）、ＤＬＬ回路１９は、位相設定処理を終了して第一の可変遅延回路１と第二の可変遅延回路２の遅延時間を固定し、分周制御回路１７は、分周回路１８の動作を長周期モードに設定し（Ｓ３３）、第一の位相比較回路５と第二の位相比較回路６は、次の位相比較のタイミングまで待機する。尚、信号１０ｃと信号１３ａに位相差がないと判断した時点では、ＤＬＬ回路１６は、入力クロック信号に対して所定の位相関係を有する出力クロック信号を出力している。
【０１４２】
一方、ステップ３８の処理において、タイミング発生回路７の判断により繰り下がり処理が発生した場合（Ｓ３８、ＹＥＳ）、第二の位相比較回路６は、第一のシフト信号生成回路８に対して、タイミング発生回路７の生成するタイミングで、繰り下がり処理があることを通知する。通知を受信した第一のシフト信号生成回路８は、第一の遅延制御回路３に対して、第一の可変遅延回路１の遅延回路の段数を１段減少する指示を通知する。通知を受信した第一の遅延制御回路３は、第一の可変遅延回路１の遅延回路の段数を１段減少する制御を実行する。（Ｓ４０）。そのとき、第二の遅延制御回路４は、第二の可変遅延回路２の段数をｎ段（最大段）に設定する（Ｓ４１）。従って、本発明のＤＬＬ回路１９は、第一の可変遅延回路１の繰り下げ処理がある場合でも、第二の可変遅延回路２の１段分の遅延時間単位の位相設定が可能となる。
【０１４３】
第二の位相比較回路６と第一の位相比較回路５は、短分周モードで動作している分周回路１８からの次の比較タイミングで（Ｓ２１、Ｓ２２）、再度分周回路１８からの信号１０ｃとダミー回路１３からの信号１３ａを受信し（Ｓ２４）、第一の位相比較回路５は、それらの信号の位相比較を実行する（Ｓ２５）。
ＤＬＬ回路１９は、ステップ２１からステップ２５とステップ３２とステップ３８とステップ３９の処理を繰り返し実行し、第一の位相比較回路５が信号１０ｃと信号１３ａに位相差がないと判断し（Ｓ２５、ｊｕｓｔ）、更に、第二の位相比較回路６が信号１０ｃと信号１３ａに位相差がないと判断するまで（Ｓ３２、ｊｕｓｔ）、第二の可変遅延回路２の段数を１段分ずつ減少する。
【０１４４】
第二の可変遅延回路２の段数を１段分ずつ減少し、第一の位相比較回路５が信号１０ｃと信号１３ａに位相差がないと判断し（Ｓ２５、ｊｕｓｔ）、更に、第二の位相比較回路６が信号１０ｃと信号１３ａに位相差がないと判断した場合（Ｓ３２、ｊｕｓｔ）、ＤＬＬ回路１９は、位相設定処理を終了して第一の可変遅延回路１と第二の可変遅延回路２の遅延時間を固定し、分周制御回路１７は、分周回路１８の動作を長周期モードに設定し（Ｓ３３）、第一の位相比較回路５と第二の位相比較回路６は、次の位相比較のタイミングまで待機する。尚、信号１０ｃと信号１３ａに位相差がないと判断した時点では、ＤＬＬ回路１６は、入力クロック信号に対して所定の位相関係を有する出力クロック信号を出力している。また、第二の位相比較回路６は、判定基準となる位置を、信号１０ｃに対して、前後に、第一の可変遅延回路１の１段分の遅延時間の半分の位置とする。
【０１４５】
次に、図５に示すようなＤＬＬ回路１９における位相設定処理を、図１０の位相設定処理を示す図に基づいて、より具体的に説明する。
ＤＬＬ回路１９は、例えば、図１０（ａ）のように第一の可変遅延回路１の１段分の遅延時間と第二の可変遅延回路の１段分の遅延時間が設定されているものとする。更に、第一の可変遅延回路１の遅延回路がｋ段目に設定され、第二の可変遅延回路２が０段目（最小段）設定されている状態で、外部クロック信号と出力クロック信号との位相が同期している状況とする。尚、以降の説明では、第一の可変遅延回路１と第二の可変遅延回路２の段数を座標形式（第一の可変遅延回路１の段数、第二の可変遅延回路２の段数）で示す。
【０１４６】
図８のステップ２５とステップ３２の位相比較において、第一の位相比較回路５と第二の位相比較回路６は、信号１０ｃに対する信号１３ａの位相差を検出する。
図１０（ｂ）が示すように、第一の位相比較回路５の位相比較による位相差がＴ（ｒ１）からＴ（ｒ２）の範囲内であり、且つ第二の位相比較回路６の位相比較による位相差がＴ（ｆ１）からＴ（ｆ２）の範囲内である場合、第一の位相比較回路５と第二の位相比較回路６は、共にｊｕｓｔと判定し、第一の可変遅延回路１と第二の可変遅延回路２の段数は、増加、減少の必要がない。
【０１４７】
また、第一の位相比較回路５の位相比較による位相差がＴ（ｒ１）からＴ（ｒ２）の範囲内であり、且つ第二の位相比較回路６の位相比較による位相差がＴ（ｆ２）からＴ（ｒ２）の範囲内である場合、第二の位相比較回路６は、−１と判定し、第二の可変遅延回路２は、遅延回路の段数を１段減少させる。
また、第一の位相比較回路５の位相比較による位相差がＴ（ｒ１）からＴ（ｒ２）の範囲内であり、且つ第二の位相比較回路６の位相比較による位相差がＴ（ｒ１）からＴ（ｆ１）の範囲内である場合、第二の位相比較回路６は、＋１と判定し、第二の可変遅延回路２は、遅延回路の段数を１段増加させる。
【０１４８】
また、第一の位相比較回路５の位相比較による位相差がＴ（ｒ２）以上の場合、第一の位相比較回路５は、−１と判定し、第一の可変遅延回路１は、遅延回路の段数を１段減少させる。
また、第一の位相比較回路５の位相比較による位相差がＴ（ｒ１）以下の場合、第一の位相比較回路５は、＋１と判定し、第一の可変遅延回路１は、遅延回路の段数を１段増加させる。
【０１４９】
上記で説明した状況で信号１０ｃに対する信号１３ａの位相差が図１０（ａ）の▲１▼のような場合、ステップ２における第一の位相比較回路５の位相比較の判定はｊｕｓｔとなるが、ステップ７における第二の位相比較回路６の位相比較の判定は＋１となり、ＤＬＬ回路１９は、図８に示す位相設定処理を３回繰り返し実行し、第一の遅延制御回路３と第二の遅延制御回路４は、第一の可変遅延回路１と第二の可変遅延回路２の段数を（ｋ、０）から（ｋ、３）に設定する制御を実行する。
【０１５０】
従って、第一の可変遅延回路１と第二の可変遅延回路２の段数は、（ｋ、０）→（ｋ、１）→（ｋ、２）→（ｋ、３）と遷移する。
一方、上記で説明した状況で信号１０ｃに対する信号１３ａの位相差が図１０（ａ）の▲２▼のような場合、ステップ２における第一の位相比較回路５の位相比較の判定は＋１となり、第一の遅延制御回路３は、第一の可変遅延回路１の段数を（ｋ、０）から（ｋ＋１、０）に設定する制御を実行する。次にステップ２５における第一の位相比較回路５の位相比較の判定はｊｕｓｔとなるが、ステップ３２における第二の位相比較回路６の位相比較の判定は−１となる。ここで、第二の位相比較回路６の位相比較の判定が−１、且つ第二の可変遅延回路２の段数が０段（最小段）となるため繰り下がり処理が発生し、第一の遅延制御回路３と第二の遅延制御回路４は、第一の可変遅延回路１と第二の可変遅延回路２の段数を（ｋ＋１、０）から（ｋ、６）に設定する制御を実行する。更に、ＤＬＬ回路１９は、図３２に示す位相設定処理を２回繰り返し実行し、第一の遅延制御回路３と第二の遅延制御回路４は、第一の可変遅延回路１と第二の可変遅延回路２の段数を（ｋ、６）から（ｋ、４）に設定する制御を実行する。
【０１５１】
従って、第一の可変遅延回路１と第二の可変遅延回路２の段数は、（ｋ、０）→（ｋ＋１、０）→（ｋ、６）→（ｋ、５）→（ｋ、４）と遷移する。
尚、図６に示すＤＬＬ回路１９では、第一の可変遅延回路１、第二の可変遅延回路２の順に遅延時間を負荷している。そこで、例えば、第二の可変遅延回路２、第一の可変遅延回路１の順に遅延時間を負荷するＤＬＬ回路１４２の例を図４４に示す。
【０１５２】
図４４において、ＤＬＬ回路１４２は、第一の可変遅延回路１と第二の可変遅延回路２と第一の遅延制御回路３と第二の遅延制御回路４と第一の位相比較回路５と第二の位相比較回路６とタイミング発生回路７と第一のシフト信号生成回路８と第二のシフト信号生成回路９と段数設定回路１１と段数検出回路１２と分周制御回路１７と分周回路１８とから構成され、入力回路１５からの入力クロック信号に対する所定の位相関係を有する出力クロック信号を出力回路１４から出力するように、ＤＬＬ回路１４２の第二の可変遅延回路２、第一の可変遅延回路１の順に遅延時間を付加する。尚、ＤＬＬ回路１４２を構成する各回路は、図６において説明した各回路と同様の機能を有するため同一の符号を付して説明を省略する。また、電源立ち上げ時の処理動作、及び入力クロック信号に対して所定の位相関係を有する出力クロック信号を出力する位相設定処理動作に関しても図６のＤＬＬ回路１９の処理動作と同様のため説明を省略する。
【０１５３】
図１１は、本発明の可変遅延回路を利用した半導体集積回路装置の一実施例を示す。
図１１において、半導体集積回路装置は、第一の遅延部２１と第二の遅延部２２と第一の制御部２３と第二の制御部２４と第一の位相比較部２５と第二の位相比較部２６とタイミング発生部２７と位相制御部２８と第一のシフト信号生成部２９と第二のシフト信号生成部３０と段数検出部３１と段数設定部３２と入力バッファ３３と分周器３４と出力バッファ３５とダミー遅延部３６から構成され、入力バッファ３３に入力した外部クロック信号と位相同期した出力クロック信号を出力バッファ３５から出力するように半導体集積回路装置により遅延時間を設定する。
【０１５４】
第一の遅延部２１は、第一の可変遅延回路として、例えば、２００ｐｓ単位のステップを刻む低い精度の遅延時間を制御し、内部の遅延回路の段数によって遅延時間を設定する機能を有する。
第二の遅延部２２は、第二の可変遅延回路として、例えば、図１に示すような本発明の可変遅延回路で構成され、第一の可変遅延回路１よりも小さい間隔でステップを刻む高い精度の遅延時間を制御し、内部のトランジスタのゲート容量をゲート電圧の制御で変化させることによって遅延時間を設定する機能を有する。尚、第二の遅延部２２は、図２、図３、図４に示す本発明の可変遅延回路に置き換えられる。
【０１５５】
第一の制御部２３は、第一の遅延制御回路として、第一の遅延部２１の遅延回路の段数を、例えば、２００ｐｓ程度の低い精度で決定し、入力クロック信号に対する所定の位相関係を有するクロック信号を出力するように制御する機能を有する。
第二の制御部２４は、第二の遅延制御回路として、第一の遅延部２１の出力した精度の低いクロック信号に対して、第二の遅延部２２の遅延回路の遅延時間を第一の遅延部２１より高い精度で決定し、入力クロック信号に対する所定の位相関係を有するクロック信号を出力するように制御する機能を有する。
【０１５６】
第一の位相比較部２５は、第一の位相比較回路の一部として、第一の遅延部２１の低い精度で、入力クロック信号を所定の分周率で分周したリファレンス用の信号と、入力バッファ３３と第一の遅延部２１と第２の遅延部２２と出力バッファ３５の回路遅延と、その間の配線遅延を加算した遅延時間を付加した信号とを位相比較して、外部クロック信号と出力クロック信号の位相差を検出する機能を有する。
【０１５７】
第二の位相比較部２６は、第二の位相比較回路として、第二の遅延回路１の高い精度で、入力クロック信号を所定の分周率で分周したリファレンス用の信号と、入力バッファ３３と第一の遅延部２１と第２の遅延部２２と出力バッファ３５の回路遅延と、その間の配線遅延を加算した遅延時間を付加した信号とを位相比較して、外部クロック信号と出力クロック信号の位相差を検出する機能を有する。
【０１５８】
タイミング発生部２７は、タイミング発生回路として、第一の位相比較部２５と第二の位相比較部２６の位相比較結果の書き込み用タイミングと、第一の遅延部２１と第二の遅延部２２の変更を許可するイネーブル信号を生成する機能を有する。
位相制御部２８は、第一の位相比較回路の一部として、位相設定時の繰り上がり処理、及び繰り下がり処理の制御を行う機能を有する。
【０１５９】
第一のシフト信号生成部２９は、第一のシフト信号生成回路として、第一の位相比較部２５で検出した位相差に基づいて、第一の制御部２３に対して第一の遅延部２１の段数の増加、減少を指示する機能を有する。
第二のシフト信号生成部３０は、第二のシフト信号生成回路として、第二の位相比較部２６で検出した位相差に基づいて、第二の制御部２４に対して第二の遅延部２２の遅延時間の増加、減少を指示する機能を有する。
【０１６０】
段数設定部３２は、段数設定回路として、第二の遅延部２２の最大段数ｎを決定する機能を有する。
段数検出部３１は、段数検出回路として、第二の遅延部２２の遅延回路の段数を検出し、段数が最大値、及び最小値であればその検出結果を通知する機能を有する。
【０１６１】
分周器３４は、分周回路として、入力クロック信号を分周し、周波数によって位相比較を実行するタイミングを生成する機能を有する。
ダミー遅延部３６は、入力する信号に対して、入力バッファ３３と出力バッファ３５の回路遅延と、その回路間の配線遅延を付加する機能を有する。
上記のように構成される半導体集積回路装置が、電源立ち上げ時、外部クロック信号に同期した出力クロック信号を出力する処理動作を説明する。
【０１６２】
図１１に示す回路に電源が供給されると、半導体集積回路装置は、予め求められている、例えば、入力バッファ３３の回路遅延時間ｔｉｎと第一の遅延部２１の回路遅延時間ｔ１と第二の遅延部２２の回路遅延時間ｔ２と出力バッファ３５の回路遅延時間ｔｏｕｔと入力から出力までの配線遅延時間ｐに基づいて、第一の遅延部２１の段数を所定の段数に設定する。従って、電源立ち上げ時、第一の位相比較部２５による第一の遅延部２１の段数の増加、または、減少の繰り返し回数を少なくできる。尚、ここでいう所定の段数とは、外部クロック信号に対して１周期遅れのクロックが出力クロック信号として出力されるように、ｔｉｎとｔ１とｔ２とｔｏｕｔとｐの合計に第一の遅延部２１の遅延時間Ｔを加算したときの第一の遅延部２１の遅延回路の段数を示す。また、第一の遅延部２１の遅延回路１段分の遅延時間は、予め外部からのコマンドによって設定されているものとする。
【０１６３】
外部クロック信号を受信した入力バッファ３３は、その外部クロック信号に回路遅延ｔｉｎを付加した入力クロック信号を分周器３４に対して供給する。
入力クロック信号を受信した分周器３４は、入力クロック信号と同様の周波数を有するクロック信号３４ｃを第一の遅延部２１に供給し（便宜上、分周器３４の遅延を無視する）、第一の遅延部２１は、第二の遅延部２２に対してｔ１とＴの遅延時間を付加したクロック信号としてクロック信号２１ａを供給する。
【０１６４】
クロック信号２１ａを受信した第二の遅延部２２は、出力バッファ３５に対してｔ２を付加したクロック信号として２２ａを供給する。尚、電源立ち上げ時の第二の遅延部２２内の遅延回路の段数は０段とし、ここでは、回路遅延時間ｔ２以外の遅延時間は付加されない。
クロック信号２２ａを受信した出力バッファ３５は、クロック信号２２ａに対してｔｏｕｔを付加し、外部クロック信号と１周期遅れで位相同期する出力クロック信号を出力する。
【０１６５】
尚、電源立ち上げ時は、第二の遅延部２２の最大段数ｎが決められていないので、段数設定部３２が所定の判断に基づいて、最大段数ｎを決定する処理を行う。最大段数ｎを決定する処理方法において、段数設定部３２は、第二の遅延部２２の任意のｘ段を通過したときの遅延時間を求め、次に、ｘ＋１段を通過したときの遅延時間を求める処理を実行する。段数設定部３２は、先に設定されている第一の遅延部２１の１段分の遅延時間が、第二の遅延部２２のｘ段分の遅延時間以上、ｘ＋１段分の遅延時間未満かどうかを判定し、条件を満たしているようなｘの値を検出すると、そのｘを最大段数ｎと決定する。条件が満たされない場合は、条件が満たされるまで上記の判定を繰り返す。段数設定部３２は、最大段数ｎが決定するとその段数ｎを信号３２ａ、３２ｂで第二の遅延部２２と段数検出部３１に通知する。
【０１６６】
上記処理によって、本発明の集積回路装置は、第二の遅延部２２の最大段数を自動的に決定することができる。
一方、図１１のように構成される半導体集積回路装置が、外部クロック信号に同期した出力クロック信号を出力する処理動作を図７の位相設定処理の動作フローと、図１３、図１４、図１５、図１６、図１７、図１８、図１９、図２０の位相設定処理のタイムチャートに基づいて説明する。尚、図７のｒｅｆ信号は、入力バッファ３３から出力するリファレンス用の信号のことを示し、ｉｎ信号は、ダミー遅延部３６から出力する信号のことを示す。
【０１６７】
外部クロック信号が入力バッファ３３に回路遅延時間ｔｉｎを付加され、入力クロック信号として分周器３４に供給されると、分周器３４は、クロック信号３４ｃの出力と同時に、入力クロック信号を分周した信号３４ｂを第一の遅延部２１に出力し、更に、入力クロック信号を分周した信号３４ａを位相比較時のリファレンス用の信号として、第一の位相比較部２５と第二の位相比較部２６とタイミング発生部２７に対して出力する（Ｓ１）。尚、電源立ち上げ時、分周器３４は、分周率を低く設定して位相比較する回数を増やす処理を実行する。従って、本発明の半導体集積回路装置は、電源立ち上げ時の第一の遅延部２１と第二の遅延部２２の段数の初期値を高速に設定できる。
【０１６８】
信号３４ｂを受信した第一の遅延部２１は、信号３４ｂに対してクロック信号３４ｃと同様にｔ１とＴとを付加し、信号２１ｂを出力し、信号２１ｂを受信した第二の遅延部２２は、信号２１ｂに対してクロック信号３４ｃと同様にｔ２を付加し、信号２２ｂをダミー遅延部３６に対して出力する。更に、入力バッファ３３のｔｉｎと出力バッファ３５のｔｏｕｔと外部クロック信号の入力から出力クロック信号の出力までの配線遅延ｐを加算した遅延時間と同様の遅延時間を有するダミー回路１３は、信号２２ｂにｔｉｎとｔｏｕｔとｐを付加し、位相比較の対象となる信号３６ａを出力する（Ｓ１）。
【０１６９】
分周器３４からのリファレンス用の信号３４ａと、ダミー遅延部３６からの比較の対象となる信号３６ａを受信した第一の位相比較部２５は、例えば、図１３に示すような入力クロック信号の立ち上がりタイミングで、信号３４ａと信号３６ａのクロック信号の位相を比較する処理を実行する（Ｓ２）。尚、図１４、図１５、図１６、図１７、図１８、図１９、図２０においても同様の動作をする。また、第一の位相比較部２５が位相比較処理を実行している間、及び第一の遅延部２１の段数を設定している間は、第二の位相比較部２６は動作を停止して消費電流を削減している。
【０１７０】
第一の位相比較部２５による位相比較の結果、信号３６ａと信号３４ａに位相差がないと判断した場合（Ｓ２、ｊｕｓｔ）の信号の流れを図１１と図１３に基づいて説明する。
第一の位相比較部２５は、タイミング発生部２７が発生する信号２７ｃのタイミングで位相制御部２８に対して、位相差の情報として信号２５ａから２５ｄを出力する。信号２５ａから２５ｄを受信した位相制御部２８は、位相差がないという信号として２８ｅをＨレベルに設定し、更に位相差がないという情報として信号２８ａから２８ｄを出力する。信号２８ｅを受信したタイミング発生部２７は、第一のシフト信号生成部２９を動作させる信号である信号２７ｂをディセーブル（Ｌレベル）とし、第一のシフト信号生成部２９を動作させない。従って、第一の制御部２３は、第一の遅延部２１を設定する制御を行わないため、第一の遅延部２１の段数を示す信号２３ａは、例えば、ｋ段目の値を保持し、第一の遅延部２１の遅延設定処理を終了する。次に、第二の位相比較部２６が、信号３４ａと信号３６ａの位相を比較する処理を実行する（Ｓ７）。
【０１７１】
第一の位相比較部２５による位相比較の結果、信号３６ａより信号３４ａが進んでいると判断した場合（Ｓ２、＋１）の信号の流れを図１１と図１４に基づいて説明する。
第一の位相比較部２５は、タイミング発生部２７が発生する信号２７ｃのタイミングで位相制御部２８に対して、位相差の情報として信号２５ａから信号２５ｄを出力する。信号２５ａから信号２５ｄを受信した位相制御部２８は、第一の遅延部２１の遅延回路の段数を設定を要求する信号として２８ｅをＬレベルに設定し、更に、タイミング発生２７が生成する信号２７ｄのタイミングで、信号３６ａより信号３４ａが進んでいるという情報として信号２８ａから２８ｄを出力する。信号２８ｅを受信したタイミング発生部２７は、比較の対象となる入力クロック信号の立ち上がりの、次の立ち上がりが第二の遅延部２２から出力されるタイミングで、第一のシフト信号生成部２９を動作させる信号である信号２７ｂをイネーブル（Ｈレベル）とし、第一のシフト信号生成部２９に動作する許可を与える。第一のシフト信号生成部２９は、第一の遅延部２１の段数を＋１シフトする情報として信号２９ａから２９ｄを第一の制御部２３に対して出力し、信号２９ａから２９ｄを受信した第一の制御部２３は、例えば、ｋ段目に設定されている第一の遅延部２１をｋ＋１段目に設定する制御として信号２３ａを出力し、第一の遅延部２１の遅延回路は、ｋ＋１段目に設定される（Ｓ３）。
【０１７２】
更に、第一のシフト信号生成部２９は、第二の遅延部２２の遅延回路の段数を０段（最小段）に設定することを指示する信号として、信号２９ｅを出力し、第二の制御部２４は、第二の遅延部２２を０段目に設定する制御として信号２４ａを出力し、第二の遅延部２１の遅延回路は、０段目に設定される（Ｓ４）。
第一の位相比較部２５は、分周器３４からの次の比較タイミングで、再度リファレンス用の信号３４ａとダミー遅延部３６からの比較の対象となる信号３６ａを受信し（Ｓ１）、位相の比較を実行する（Ｓ２）。
【０１７３】
第一の位相比較部２５は、信号３４ａと信号３６ａに位相差がないと判断するまで、ステップ１からステップ４の処理を繰り返し実行し、位相差がないと判断した場合（Ｓ２、ｊｕｓｔ）、位相を比較する処理を終了し、第二の位相比較部２６が信号３４ａと信号３６ａの位相を比較する処理を実行する（Ｓ７）。
第一の位相比較部２５による位相比較の結果、信号３４ａより信号３６ａが進んでいると判断した場合（Ｓ２、−１）の信号の流れを図１１と図１５に基づいて説明する。
【０１７４】
第一の位相比較部２５は、タイミング発生部２７が発生する信号２７ｃのタイミングで位相制御部２８に対して、位相差の情報として信号２５ａから信号２５ｄを出力する。信号２５ａから信号２５ｄを受信した位相制御部２８は、第一の遅延部２１の遅延回路の段数を設定を要求する信号として２８ｅをＬレベルに設定し、更に、タイミング発生２７が生成する信号２７ｄのタイミングで、信号３４ａより信号３６ａが進んでいるという情報として信号２８ａから２８ｄを出力する。信号２８ｅを受信したタイミング発生部２７は、比較の対象となる入力クロック信号の立ち上がりの、次の立ち上がりが第二の遅延部２２から出力されるタイミングで、第一のシフト信号生成部２９を動作させる信号である信号２７ｂをイネーブル（Ｈレベル）とし、第一のシフト信号生成部２９に動作する許可を与える。第一のシフト信号生成部２９は、第一の遅延部２１の段数を−１シフトする情報として信号２９ａから２９ｄを第一の制御部２３に対して出力し、信号２９ａから２９ｄを受信した第一の制御部２３は、例えば、図１５のようにｋ段目に設定されている第一の遅延部２１をｋ−１段目に設定する制御として信号２３ａを出力し、第一の遅延部２１の遅延回路は、ｋ−１段目に設定される（Ｓ５）。
【０１７５】
更に、第一のシフト信号生成部２９は、第二の遅延部２２の遅延回路の段数をｎ段（最大段）に設定することを指示する信号として、信号２９ｅを出力し、第二の制御部２４は、第二の遅延部２２をｎ段目に設定する制御として信号２４ａを出力し、第二の遅延部２１の遅延回路は、ｎ段目に設定される（Ｓ６）。
第二の位相比較部２５は、分周器３４からの次の比較タイミングで、再度リファレンス用の信号３４ａとダミー遅延部３６からの比較の対象となる信号３６ａを受信し（Ｓ１）、位相の比較を実行する（Ｓ２）。
【０１７６】
第一の位相比較部２５は、信号３４ａと信号３６ａに位相差がないと判断するまで、ステップ１とステップ２とステップ５とステップ６の処理を繰り返し実行し、位相差がないと判断した場合（Ｓ２、ｊｕｓｔ）、位相を比較する処理を終了し、第二の位相比較部２６が信号３４ａと信号３６ａの位相を比較する処理を実行する（Ｓ７）。
【０１７７】
尚、第一の位相比較部２５、第一のシフト信号生成部２９、第一の制御部２３、第一の遅延部２１による位相設定処理において、第一の位相比較部２５の精度は、第一の遅延部２１の１段分の遅延時間より大きく設定されている。その理由は、ＤＬＬ回路１６の実施例と同様のため説明を省略する。
また、第一の位相比較部２５の精度を第一の遅延部２１の１段分の遅延時間より大きく設定した場合、図９（ａ）の斜線部のように、信号３４ａに対してｋ段の遅延時間を保持するか、ｋ＋１として１段分の遅延時間を増加させるか重なり合うエリアが発生する。この場合、第一の位相比較部２５は、判定基準となる位置を、信号３４ａに対して、前後に、第一の遅延部２１の１段分の遅延時間の半分の位置とする。
【０１７８】
上記、第一の位相比較部２５、位相制御部２８、第一のシフト信号生成部２９、第一の制御部２３、第一の遅延部２１による位相設定処理によって、第一の遅延部２１の位相設定後、第二の位相比較部２６は、分周器３４からの信号３４ａと、ダミー遅延部３６からの信号３６ａを受信すると、入力クロック信号の立ち上がりタイミングで、信号３４ａと信号３６ａの位相比較処理を、第一の位相比較部２５による位相比較処理より高い精度で実行する（Ｓ７）。
【０１７９】
ステップ７の処理における第二の位相比較部２６による位相比較の結果、第二の位相比較部２６が信号３４ａと信号３６ａに位相差がないと判断した場合（Ｓ７、ｊｕｓｔ）の信号の流れを図１１と図１６に基づいて説明する。
第二の位相比較部２６は、タイミング発生部２７が発生する信号２７ｃのタイミングで第二のシフト信号生成部３０に対して、位相差がないという情報として信号２６ａから２６ｄを出力する。更に、第二の位相比較部２６は、位相差がないという信号として２６ｆをＨレベルに設定する。信号２６ｆを受信したタイミング発生部２７は、第二のシフト信号生成部３０を動作させる信号である信号２７ａをディセーブル（Ｌレベル）とし、第二のシフト信号生成部３０を動作させない。従って、第二の制御部２４は、第二の遅延部２２を設定する制御を行わないため、第二の遅延部２２の段数を示す信号２４ａは、例えば、ｘ段目の値を保持し、第二の遅延部２２の遅延設定処理を終了し、第一の位相比較部２５と第二の位相比較部２６は、次の位相比較のタイミングまで待機する。尚、信号３４ａと信号３６ａに位相差がないと判断した時点では、外部クロック信号の位相と出力クロック信号の位相は同期している。
【０１８０】
ステップ７の処理における第二の位相比較部２６による位相比較の結果、第二の位相比較部２６が信号３６ａより信号３４ａが進んでいると判断した場合（Ｓ７、＋１）、第二の位相比較部２６は、タイミング発生部２７が発生する信号２７ｃのタイミングで第二のシフト信号生成部３０に対して、信号３６ａより信号３４ａが進んでいるという情報として信号２６ａから信号２６ｄを出力する。更に、第二のシフト信号生成部３０は、タイミング発生部２７に対して、第一の遅延部２１の遅延回路の段数を設定を要求する信号として２６ｆをＬレベルに設定し、位相制御部２８に対して、第二の遅延部２２の遅延時間が短いことを通知する信号として２６ｅをＨレベルに設定する。ここで、位相制御部２８は、繰り上がり処理が発生するかどうかを判断する（Ｓ８）。繰り上がり処理が発生する条件は、第二の遅延部２２の段数を示す信号３１ａがｎ段（最大段）を示し、信号２６ｅが遅延時間が短いことを通知したときである。
【０１８１】
位相制御部２８の判断により、繰り上がり処理が発生しなかった場合（Ｓ８、ＮＯ）の信号の流れを図１１と図１７に基づいて説明する。
図１７の場合、信号２６ｅは、遅延時間が短いことを通知しているが、第二の遅延部２２の段数を示す信号３１ａが最大段ではないため、繰り上がり処理は発生しない。そこで、位相制御部２８は、第一の遅延部２１の遅延回路の段数を設定を要求しない信号として２８ｅをＨレベルに設定する。
【０１８２】
信号２８ｅと信号２６ｆを受信したタイミング発生部２７は、比較の対象となる入力クロック信号の立ち上がりの、次の立ち上がりが第二の遅延部２２から出力されるタイミングで、第二のシフト信号生成部３０を動作させる信号である信号２７ａをイネーブル（Ｈレベル）とし、第二のシフト信号生成部３０に動作する許可を与える。第二のシフト信号生成部３０は、第二の遅延部２２の段数を＋１シフトする情報として信号３０ａから３０ｄを第二の制御部２４に対して出力し、信号３０ａから３０ｄを受信した第二の制御部２４は、例えば、ｘ段目に設定されている第二の遅延部２２をｘ＋１段目に設定する制御として信号２４ａを出力し、第二の遅延部２２の遅延回路は、第一の遅延部２１より高い精度で１段増加し、ｘ＋１段目に設定される（Ｓ９）。
【０１８３】
第二の位相比較部２６と第一の位相比較部２５は、分周器３４からの次の比較タイミングで、再度分周器３４からの信号３４ａとダミー遅延部３６からの信号３６ａを受信し（Ｓ１）、第一の位相比較部２５は、それらの信号の位相比較を実行する（Ｓ２）。
図１１の半導体集積回路装置は、ステップ１とステップ２とステップ７からステップ９の処理を順に繰り返し実行し、第一の位相比較部２５が、信号３４ａと信号３６ａに位相差がないと判断し（Ｓ２、ｊｕｓｔ）、更に、第二の位相比較部２６が信号３４ａと信号３６ａに位相差がないと判断するまで（Ｓ７、ｊｕｓｔ）、第二の遅延部２２の段数を１段分ずつ増加する。
【０１８４】
第二の遅延部２２の段数を１段分ずつ増加し、第一の位相比較部２５が信号３４ａと信号３６ａに位相差がないと判断し（Ｓ２、ｊｕｓｔ）、更に、第二の位相比較部２６が信号３４ａと信号３６ａに位相差がないと判断した場合（Ｓ７、ｊｕｓｔ）、図１１の半導体集積回路装置は、位相設定処理を終了して第一の遅延部２１と第二の遅延部２２の遅延時間を固定し、第一の位相比較部２５と第二の位相比較部２６は、次の位相比較のタイミングまで待機する。尚、信号３４ａと信号３６ａに位相差がないと判断した時点では、外部クロック信号の位相と、出力バッファ３５から出力する出力クロック信号の位相は同期している。
【０１８５】
一方、ステップ８の処理において、位相制御部２８の判断により繰り上がり処理が発生した場合（Ｓ８、ＹＥＳ）の信号の流れを図１１と図１８に基づいて説明する。
図１８の場合、信号２６ｅが遅延時間が短いことを通知し、第二の遅延部２２の段数を示す信号３１ａが最大段のため、繰り上がり処理が発生する。そこで、位相制御部２８は、第一の遅延部２１の遅延回路の段数を設定を要求する信号として２８ｅをＬレベルに設定し、更に、タイミング発生２７が生成する信号２７ｄのタイミングで、信号３６ａより信号３４ａが進んでいるという情報として信号２８ａから２８ｄを出力する。
【０１８６】
信号２８ｅと信号２６ｆを受信したタイミング発生部２７は、比較の対象となる入力クロック信号の立ち上がりの、次の立ち上がりが第二の遅延部２２から出力されるタイミングで、第二のシフト信号生成部３０を動作させる信号である信号２７ａをディセーブル（Ｌレベル）とし、第一のシフト信号生成部２９を動作させる信号である信号２７ｂをイネーブル（Ｈレベル）とし、第一のシフト信号生成部２９に動作する許可を与え、第二のシフト信号生成部３０に動作する許可を与えない。
【０１８７】
第一のシフト信号生成部２９は、第一の遅延部２１の段数を＋１シフトする情報として信号２９ａから２９ｄを第一の制御部２３に対して出力し、信号２９ａから２９ｄを受信した第一の制御部２３は、例えば、ｋ段目に設定されている第一の遅延部２１をｋ＋１段目に設定する制御として信号２３ａを出力し、第一の遅延部２１の遅延回路は、ｋ＋１段目に設定される（Ｓ１０）。
【０１８８】
更に、第一のシフト信号生成部２９は、第二の遅延部２２の遅延回路の段数を０段（最小段）に設定することを指示する信号として、信号２９ｅを出力し、第二の制御部２４は、第二の遅延部２２を０段目に設定する制御として信号２４ａを出力し、第二の遅延部２１の遅延回路は、０段目に設定される（Ｓ１１）。従って、本発明の半導体集積回路装置は、第一の遅延部２１の繰り上げ処理がある場合でも第二の遅延部２２の１段分の遅延時間単位の位相設定が可能となる。
【０１８９】
第二の位相比較部２６と第一の位相比較部２５は、分周器３４からの次の比較タイミングで、再度分周器３４からの信号３４ａとダミー遅延部３６からの信号３６ａを受信し（Ｓ１）、第一の位相比較部２５は、それらの信号の位相比較を実行する（Ｓ２）。
図１１の半導体集積回路装置は、ステップ１とステップ２とステップ７からステップ９の処理を順に繰り返し実行し、第一の位相比較部２５が、信号３４ａと信号３６ａに位相差がないと判断し（Ｓ２、ｊｕｓｔ）、更に、第二の位相比較部２６が信号３４ａと信号３６ａに位相差がないと判断するまで（Ｓ７、ｊｕｓｔ）、第二の遅延部２２の段数を１段分ずつ増加する。
【０１９０】
第二の遅延部２２の段数を１段分ずつ増加し、第一の位相比較部２５が信号３４ａと信号３６ａに位相差がないと判断し（Ｓ２、ｊｕｓｔ）、更に、第二の位相比較部２６が信号３４ａと信号３６ａに位相差がないと判断した場合（Ｓ７、ｊｕｓｔ）、図１１の半導体集積回路装置は、位相設定処理を終了して第一の遅延部２１と第二の遅延部２２の遅延時間を固定し、第一の位相比較部２５と第二の位相比較部２６は、次の位相比較のタイミングまで待機する。尚、信号３４ａと信号３６ａに位相差がないと判断した時点では、外部クロック信号の位相と、出力バッファ３５から出力する出力クロック信号の位相は同期している。
【０１９１】
ステップ７の処理における第二の位相比較部２６による位相比較の結果、第二の位相比較部２６が信号３４ａより信号３６ａが進んでいると判断した場合（Ｓ７、−１）、第二の位相比較部２６は、タイミング発生部２７が発生する信号２７ｃのタイミングで第二のシフト信号生成部３０に対して、信号３４ａより信号３６ａが進んでいるという情報として信号２６ａから信号２６ｄを出力する。更に、第二のシフト信号生成部３０は、タイミング発生部２７に対して、第一の遅延部２１の遅延回路の段数を設定を要求する信号として２６ｆをＬレベルに設定し、位相制御部２８に対して、第二の遅延部２２の遅延時間が長いことを通知する信号として２６ｅをＨレベルに設定する。ここで、位相制御部２８は、繰り下がり処理が発生するかどうかを判断する（Ｓ１２）。繰り下がり処理が発生する条件は、第二の遅延部２２の段数を示す信号３１ａが０段（最小段）を示し、信号２６ｅが遅延時間が長いことを通知したときである。この場合、信号２６ｅは、遅延時間が長いことを通知しているが、第二の遅延部２２の段数を示す信号３１ａが最小段ではないため、繰り下がり処理は発生しない。
【０１９２】
位相制御部２８の判断により、繰り下がり処理が発生しなかった場合（Ｓ１２、ＮＯ）の信号の流れを図１１と図１９に基づいて説明する。
図１９の場合、信号２６ｅは、遅延時間が短いことを通知しているが、第二の遅延部２２の段数を示す信号３１ａが最小段ではないため、繰り下がり処理は発生しない。そこで、位相制御部２８は、第一の遅延部２１の遅延回路の段数を設定を要求しない信号として２８ｅをＨレベルに設定する。
【０１９３】
信号２８ｅと信号２６ｆを受信したタイミング発生部２７は、比較の対象となる入力クロック信号の立ち上がりの、次の立ち上がりが第二の遅延部２２から出力されるタイミングで、第二のシフト信号生成部２９を動作させる信号である信号２７ａをイネーブル（Ｈレベル）とし、第二のシフト信号生成部３０に動作する許可を与える。第二のシフト信号生成部３０は、第二の遅延部２２の段数を−１シフトする情報として信号３０ａから３０ｄを第二の制御部２４に対して出力し、信号３０ａから３０ｄを受信した第二の制御部２４は、例えば、ｘ段目に設定されている第二の遅延部２２をｘ−１段目に設定する制御として信号２４ａを出力し、第二の遅延部２２の遅延回路は、第一の遅延部２１より高い精度で１段減少し、ｘ−１段目に設定される（Ｓ１３）。
【０１９４】
第二の位相比較部２６と第一の位相比較部２５は、分周器３４からの次の比較タイミングで、再度分周器３４からの信号３４ａとダミー遅延部３６からの信号３６ａを受信し（Ｓ１）、第一の位相比較部２５は、それらの信号の位相比較を実行する（Ｓ２）。
図１１の半導体集積回路装置は、ステップ１とステップ２とステップ７とステップ１２とステップ１３の処理を順に繰り返し実行し、第一の位相比較部２５が信号３４ａと信号３６ａに位相差がないと判断し（Ｓ２、ｊｕｓｔ）、更に、第二の位相比較部２６が信号３４ａと信号３６ａに位相差がないと判断するまで（Ｓ７、ｊｕｓｔ）、第二の遅延部２２の段数を１段分ずつ減少する。
【０１９５】
第二の遅延部２２の段数を１段分ずつ減少し、第一の位相比較部２５が信号３４ａと信号３６ａに位相差がないと判断し（Ｓ２、ｊｕｓｔ）、更に、第二の位相比較部２６が信号３４ａと信号３６ａに位相差がないと判断した場合（Ｓ７、ｊｕｓｔ）、図１１の半導体集積回路装置は、位相設定処理を終了して第一の遅延部２１と第二の遅延部２２の遅延時間を固定し、第一の位相比較部２５と第二の位相比較部２６は、次の位相比較のタイミングまで待機する。尚、信号３４ａと信号３６ａに位相差がないと判断した時点では、外部クロック信号の位相と、出力バッファ３６から出力する出力クロック信号の位相は同期している。
【０１９６】
一方、ステップ１２の処理において、位相制御部２８の判断により繰り下がり処理が発生した場合（Ｓ１２、ＹＥＳ）の信号の流れを図１１と図２０に基づいて説明する。
図２０の場合、信号２６ｅが遅延時間が長いことを通知し、第二の遅延部２２の段数を示す信号３１ａが最小段のため、繰り下がり処理が発生する。そこで、位相制御部２８は、第一の遅延部２１の遅延回路の段数を設定を要求する信号として２８ｅをＬレベルに設定し、更に、タイミング発生２７が生成する信号２７ｄのタイミングで、信号３６ａより信号３４ａが進んでいるという情報として信号２８ａから２８ｄを出力する。
【０１９７】
信号２８ｅと信号２６ｆを受信したタイミング発生部２７は、比較の対象となる入力クロック信号の立ち上がりの、次の立ち上がりが第二の遅延部２２から出力されるタイミングで、第二のシフト信号生成部３０を動作させる信号である信号２７ａをディセーブル（Ｌレベル）とし、第一のシフト信号生成部２９を動作させる信号である信号２７ｂをイネーブル（Ｈレベル）とし、第一のシフト信号生成部２９に動作する許可を与え、第二のシフト信号生成部３０に動作する許可を与えない。
【０１９８】
第一のシフト信号生成部２９は、第一の遅延部２１の段数を−１シフトする情報として信号２９ａから２９ｄを第一の制御部２３に対して出力し、信号２９ａから２９ｄを受信した第一の制御部２３は、例えば、ｋ段目に設定されている第一の遅延部２１をｋ−１段目に設定する制御として信号２３ａを出力し、第一の遅延部２１の遅延回路は、ｋ−１段目に設定される（Ｓ１４）。
【０１９９】
更に、第一のシフト信号生成部２９は、第二の遅延部２２の遅延回路の段数をｎ段（最大段）に設定することを指示する信号として、信号２９ｅを出力し、第二の制御部２４は、第二の遅延部２２をｎ段目に設定する制御として信号２４ａを出力し、第二の遅延部２１の遅延回路は、ｎ段目に設定される（Ｓ１５）。従って、本発明の半導体集積回路装置は、第一の遅延部２１の繰り下げ処理がある場合でも第二の遅延部２２の１段分の遅延時間単位の位相設定が可能となる。
【０２００】
第二の位相比較部２６と第一の位相比較部２５は、分周器３４からの次の比較タイミングで、再度分周器３４からの信号３４ａとダミー遅延部３６からの信号３６ａを受信し（Ｓ１）、第一の位相比較部２５は、それらの信号の位相比較を実行する（Ｓ２）。
図１１の半導体集積回路装置は、ステップ１とステップ２とステップ７とステップ１２とステップ１３の処理を繰り返し実行し、第一の位相比較部２５が信号３４ａと信号３６ａに位相差がないと判断し（Ｓ２、ｊｕｓｔ）、更に、第二の位相比較部２６が信号３４ａと信号３６ａに位相差がないと判断するまで（Ｓ７、ｊｕｓｔ）、第二の遅延部２２の段数を１段分ずつ減少する。
【０２０１】
第二の遅延部２２の段数を１段分ずつ減少し、第一の位相比較部２５が信号３４ａと信号３６ａに位相差がないと判断し（Ｓ２、ｊｕｓｔ）、更に、第二の位相比較部２６が信号３４ａと信号３６ａに位相差がないと判断した場合（Ｓ７、ｊｕｓｔ）、図１１の半導体集積回路装置は、位相設定処理を終了して第一の遅延部２１と第二の遅延部２２の遅延時間を固定し、第一の位相比較部２５と第二の位相比較部２６は、次の位相比較のタイミングまで待機する。尚、信号３４ａと信号３６ａに位相差がないと判断した時点では、外部クロック信号の位相と、出力バッファ３５から出力する出力クロック信号の位相は同期している。
【０２０２】
尚、図１１の半導体集積回路装置の動作において、分周器３４は、第一の位相比較部２５と第二の位相比較部２６にて、遅延時間の増加、減少の必要がないと判定された場合、信号３４ａと信号３６ａの分周率を上げて位相を比較する回数を減らす制御を行う。また、分周器３４は、第一の位相比較部２５にて、遅延時間の増加、減少の必要があると判定された場合、及び第二の位相比較部２６にて、遅延時間の増加、減少の必要がある判定され、更に、連続して同一方向に複数回遅延時間を増加、減少の必要があると判定された場合、信号３４ａと信号３６ａの分周率を下げて位相を比較する回数を増やす制御を行う。このとき、連続した同一方向の遅延時間の増加、または、減少の回数は、半導体集積回路装置の外からコマンドにて設定可能とする。上記の制御を行うことによって、本発明の半導体集積回路装置は、位相を比較する回数が減り、消費電流を削減できる。
【０２０３】
また、第二の位相比較部２６は、判定基準となる位置を、信号３４ａに対して、前後に、第一の遅延部２１の１段分の遅延時間の半分の位置とする。
次に、図１１に示すような半導体集積回路装置における位相設定処理を、図１０の位相設定処理を示す図に基づいて、より具体的に説明する。
図１１の半導体集積回路装置は、例えば、図１０（ａ）のように第一の遅延部２１の１段分の遅延時間と第二の遅延部２２の１段分の遅延時間が設定されているものとする。更に、第一の遅延部２１の遅延回路がｋ段目に設定され、第二の遅延部２２が０段目（最小段）設定されている状態で、外部クロック信号と出力クロック信号との位相が同期している状況とする。尚、以降の説明では、第一の遅延部２１と第二の遅延部２２の段数を座標形式（第一の遅延部２１の段数、第二の遅延部２２の段数）で示す。
【０２０４】
図７のステップ２とステップ７の位相比較において、第一の位相比較部２５と第二の位相比較部２６は、信号３４ａに対する信号３６ａの位相差を検出する。
図１０（ｂ）が示すように、第一の位相比較部２５の位相比較による位相差がＴ（ｒ１）からＴ（ｒ２）の範囲内であり、且つ第二の位相比較部２６の位相比較による位相差がＴ（ｆ１）からＴ（ｆ２）の範囲内である場合、第一の位相比較部２５と第二の位相比較部２６は、共にｊｕｓｔと判定し、第一の遅延部２１と第二の遅延部２２の段数は、増加、減少の必要がない。
【０２０５】
また、第一の位相比較部２５の位相比較による位相差がＴ（ｒ１）からＴ（ｒ２）の範囲内であり、且つ第二の位相比較部２６の位相比較による位相差がＴ（ｆ２）からＴ（ｒ２）の範囲内である場合、第二の位相比較部２６は、−１と判定し、第二の遅延部２２は、遅延回路の段数を１段減少させる。
また、第一の位相比較部２５の位相比較による位相差がＴ（ｒ１）からＴ（ｒ２）の範囲内であり、且つ第二の位相比較部２６の位相比較による位相差がＴ（ｒ１）からＴ（ｆ１）の範囲内である場合、第二の位相比較部２６は、＋１と判定し、第二の遅延部２２は、遅延回路の段数を１段増加させる。
【０２０６】
また、第一の位相比較部２５の位相比較による位相差がＴ（ｒ２）以上の場合、第一の位相比較部２５は、−１と判定し、第一の遅延部２１は、遅延回路の段数を１段減少させる。
また、第一の位相比較部２５の位相比較による位相差がＴ（ｒ１）以下の場合、第一の位相比較部２５は、＋１と判定し、第一の遅延部２１は、遅延回路の段数を１段増加させる。
【０２０７】
上記で説明した状況で信号３４ａに対する信号３６ｂの位相差が図１０（ａ）の▲１▼のような場合、ステップ２における第一の位相比較部２５の位相比較の判定はｊｕｓｔとなるが、ステップ７における第二の位相比較部２６の位相比較の判定は＋１となり、半導体集積回路装置は、図７に示す位相設定処理を３回繰り返し実行し、第一の制御部２３と第二の制御部２４は、第一の遅延部２１と第二の遅延部２２の段数を（ｋ、０）から（ｋ、３）に設定する制御を実行する。
【０２０８】
従って、第一の遅延部２１と第二の遅延部２２の段数は、（ｋ、０）→（ｋ、１）→（ｋ、２）→（ｋ、３）と遷移する。
一方、上記で説明した状況で信号３４ａに対する信号３６ａの位相差が図１０（ａ）の▲２▼のような場合、ステップ２における第一の位相比較部２５の位相比較の判定は＋１となり、第一の制御部２３は、第一の遅延部２１の段数を（ｋ、０）から（ｋ＋１、０）に設定する制御を実行する。次にステップ２における第一の位相比較部２５の位相比較の判定はｊｕｓｔとなるが、ステップ７における第二の位相比較部２６の位相比較の判定は−１となる。ここで、第二の位相比較部２６の位相比較の判定が−１、且つ第二の遅延部２２の段数が０段（最小段）となるため繰り下がり処理が発生し、第一の制御部２３と第二の制御部２４は、第一の遅延部２１と第二の遅延部２２の段数を（ｋ＋１、０）から（ｋ、６）に設定する制御を実行する。更に、半導体集積回路装置は、図７に示す位相設定処理を２回繰り返し実行し、第一の制御部２３と第二の制御部２４は、第一の遅延部２１と第二の遅延部２２の段数を（ｋ、６）から（ｋ、４）に設定する制御を実行する。
【０２０９】
従って、第一の遅延部２１と第二の遅延部２２の段数は、（ｋ、０）→（ｋ＋１、０）→（ｋ、６）→（ｋ、５）→（ｋ、４）と遷移する。
尚、図１１に示す半導体集積回路装置では、第一の遅延部２１、第二の遅延部２２の順に遅延時間を負荷しているが、例えば、第二の遅延部２２、第一の遅延部２１の順に遅延時間を負荷することも可能である。その場合、半導体集積回路装置は、入力バッファ３３からの入力クロック信号に対する所定の位相関係を有する出力クロック信号を出力バッファ３５から出力するように、第二の遅延部２２、第一の遅延部２１の順に遅延時間を付加する。また、電源立ち上げ時の処理動作、及び入力クロック信号に対して所定の位相関係を有する出力クロック信号を出力する位相設定処理動作に関しては、図１１の半導体集積回路装置の処理動作と同様のため説明を省略する。
【０２１０】
図１２は、本発明の可変遅延回路を利用した半導体集積回路装置の一実施例を示す。
図１２において、半導体集積回路装置は、第一の遅延部２１と第二の遅延部２２とと第一の制御部２３と第二の制御部２４と第一の位相比較部２５と第二の位相比較部２６とタイミング発生部２７と位相制御部２８と第一のシフト信号生成部２９と第二のシフト信号生成部３０と段数検出部３１と段数設定部３２と入力バッファ３３と分周器３８と出力バッファ３５とダミー遅延部３６と分周制御部３７とから構成され、入力バッファ３３に入力した外部クロック信号と位相同期した出力クロック信号を出力バッファ３５から出力するように半導体集積回路装置により遅延時間を設定する。尚、図１１を用いて説明した半導体集積回装置と同一の構成については、同一の符号を付して説明を省略する。
【０２１１】
分周器３８は、入力クロック信号を分周し、周波数によって位相比較を実行するタイミングを生成する機能を有する。する機能を有する。
分周制御部３７は、第三の位相比較回路として、分周器３８からの信号とダミー遅延部３６からの信号との位相比較を独立して実行し、所定の条件に基づいて、分周器３８に対して分周率の変更を指示することにより、第一の位相比較部２５と第二の位相比較部２６との位相比較回数を増加、減少させる機能を有する。
【０２１２】
上記のように構成される半導体集積回路装置が、電源立ち上げ時、外部クロック信号に同期した出力クロック信号を出力する処理動作を説明する。
図１２に示す回路に電源が供給されると、半導体集積回路装置は、予め求められている、例えば、入力バッファ３３の回路遅延時間ｔｉｎと第一の遅延部２１の回路遅延時間ｔ１と第二の遅延部２２の回路遅延時間ｔ２と出力バッファ３５の回路遅延時間ｔｏｕｔと入力から出力までの配線遅延時間ｐに基づいて、第一の遅延部２１の段数を所定の段数に設定する。従って、電源立ち上げ時、第一の位相比較部２５による第一の遅延部２１の段数の増加、または、減少の繰り返し回数を少なくできる。尚、ここでいう所定の段数とは、外部クロック信号に対して１周期遅れのクロックが出力クロック信号として出力されるように、ｔｉｎとｔ１とｔ２とｔｏｕｔとｐの合計に第一の遅延部２１の遅延時間Ｔを加算したときの第一の遅延部２１の遅延回路の段数を示す。また、第一の遅延部２１の遅延回路１段分の遅延時間は、予め外部からのコマンドによって設定されているものとする。
【０２１３】
外部クロック信号を受信した入力バッファ３３は、その外部クロック信号に回路遅延ｔｉｎを付加した入力クロック信号を分周器３８に対して供給する。
入力クロック信号を受信した分周器３８は、入力クロック信号と同様の周波数を有するクロック信号３４ｃを第一の遅延分２１に供給し（便宜上、分周器３８の遅延を無視する）、第一の遅延部２１は、第二の遅延部２２に対してｔ１とＴの遅延時間を付加したクロック信号として２１ａを供給する。
【０２１４】
クロック信号２１ａを受信した第二の遅延部２２は、出力バッファ３５に対してｔ２を付加したクロック信号として２２ａを供給する。尚、電源立ち上げ時の第二の遅延部２２内の遅延回路の段数は０段とし、ここでは、回路遅延時間ｔ２以外の遅延時間は付加されない。
クロック信号２２ａを受信した出力バッファ３５は、クロック信号２２ａに対してｔｏｕｔを付加し、外部クロック信号と１周期遅れで位相同期する出力クロック信号を出力する。
【０２１５】
尚、電源立ち上げ時は、第二の遅延部２２の最大段数ｎが決められていないので、段数設定部３２が所定の判断に基づいて、最大段数ｎを決定する処理を行う。最大段数ｎを決定する処理方法は、図１１で説明した処理方法と同様のため、説明を省略する。
一方、図１２のように構成される半導体集積回路装置が、外部クロック信号に同期した出力クロック信号を出力する処理動作を図８の位相設定処理の動作フロー、図１３、図１４、図１５、図１６、図１７、図１８、図１９、図２０の位相設定処理のタイムチャート基づいて説明する。尚、図８のｒｅｆ信号は、入力バッファ３３から出力するリファレンス用の信号のことを示し、ｉｎ信号は、ダミー遅延部３６から出力する信号のことを示す。
【０２１６】
分周器３８は、クロック信号３４ｃの出力と同時に、分周制御部３７が出力する信号３７ａの指示により入力クロック信号を分周した信号３４ｂを第一の遅延部２１に出力し、更に、同じく分周制御回路１７が出力する信号３７ａの指示により入力クロック信号を分周したクロック信号３４ａを位相比較時のリファレンス用の信号として、第一の位相比較部２５と第二の位相比較部２６とタイミング発生部２７に対して出力する（Ｓ２１）。尚、電源立ち上げ時、分周器３８は、分周制御部３７が出力する信号３７ａの指示により、分周率を低く設定して位相比較する回数を増やす制御を行い（Ｓ２１、短周期）、高速に位相を設定するモード（以後、短周期モードという）で動作する（Ｓ２２）。また、分周器３８は、分周制御部３７にて、第一の遅延部２１と第二の遅延部２２の遅延時間の増加、減少の必要がないと判定された場合、分周制御部３７が出力する信号３７ａの指示により、信号３４ａと信号３６ａの分周率を高く設定して位相比較する回数を減らす制御を行い（Ｓ２１、長周期）、小電力モード（以後、長周期モードという）で動作する（Ｓ２３）。また、分周器３８は、分周制御部３７にて、第一の遅延部２１の遅延時間の増加、減少の必要があると判定された場合、及び第二の遅延部２２の遅延時間の増加、減少の必要がある判定され、更に、連続して同一方向に複数回遅延時間を増加、減少の必要があると判定された場合、分周制御部３７が出力する信号３７ａの指示により、信号３４ａと信号３６ａの分周率を低く設定して位相比較する回数を増やす制御を行い（Ｓ２１、短周期）、短周期モードで動作する（Ｓ２２）。このとき、連続した同一方向の遅延時間の増加、または、減少の回数は、半導体集積回路装置の外からコマンドにて設定可能とする。上記の制御を行うことによって、本発明の半導体集積回路装置は、位相を比較する回数が減り、消費電流を削減できる。
【０２１７】
信号３４ｂを受信した第一の遅延部２１は、信号３４ｂに対してクロック信号３４ｃと同様にｔ１とＴとを付加し、信号２１ｂを出力し、信号２１ｂを受信した第二の遅延部２２は、信号２１ｂに対してクロック信号３４ｃと同様にｔ２を付加し、信号２２ｂをダミー遅延部３６に対して出力する。更に、入力バッファ３３のｔｉｎと出力バッファ３６のｔｏｕｔを加算した遅延時間と同様の遅延時間を有するダミー遅延部３６は、信号２２ｂにｔｉｎとｔｏｕｔと外部クロック信号が出力クロック信号として出力するまでの配線遅延時間ｐを付加し、位相比較の対象となる信号３６ａを出力する。
【０２１８】
分周器３８からのリファレンス用の信号３４ａと、ダミー遅延部３６からの比較の対象となる信号３６ａを受信した第一の位相比較部２５は（Ｓ２４）、例えば、図１３に示すような入力クロック信号の立ち上がりタイミングで、信号３４ａと信号３６ａの位相を比較する処理を実行する（Ｓ２５）。尚、図１４、図１５、図１６、図１７、図１８、図１９、図２０においても同様の動作をする。また、第一の位相比較部２５が位相比較処理を実行している間、及び第一の遅延部２１の段数を設定している間は、第二の位相比較部２６は、動作を停止して消費電流を削減している。
【０２１９】
また、電源立ち上げ時、分周器３８は、分周率を低く設定して位相比較する回数を増やす処理を実行する。従って、本発明の半導体集積回路装置は、電源立ち上げ時の第一の遅延部２１と第二の遅延部２２の段数の初期値を高速に設定できる。
第一の位相比較部２５による位相比較の結果、信号３４ａと信号３６ａに位相差がないと判断した場合（Ｓ２５、ｊｕｓｔ）の信号の流れを図１２と図１３に基づいて説明する。
【０２２０】
第一の位相比較部２５は、タイミング発生部２７が発生する信号２７ｃのタイミングで位相制御部２８に対して、位相差の情報として信号２５ａから２５ｄを出力する。信号２５ａから２５ｄを受信した位相制御部２８は、位相差がないという信号として２８ｅをＨレベルに設定し、更に位相差がないという情報として信号２８ａから２８ｄを出力する。信号２８ｅを受信したタイミング発生部２７は、第一のシフト信号生成部２９を動作させる信号である信号２７ｂをディセーブル（Ｌレベル）とし、第一のシフト信号生成部２９を動作させない。従って、第一の制御部２３は、第一の遅延部２１を設定する制御を行わないため、第一の遅延部２１の段数を示す信号２３ａは、例えば、ｋ段目の値を保持し、第一の遅延部２１の遅延設定処理を終了する。次に、第二の位相比較部２６が、信号３４ａと信号３６ａの位相を比較する処理を実行する（Ｓ３２）。
【０２２１】
第一の位相比較部２５による位相比較の結果、信号３６ａより信号３４ａが進んでいると判断した場合（Ｓ３２、＋１）の信号の流れを図１２と図１４に基づいて説明する。
第一の位相比較部２５は、タイミング発生部２７が発生する信号２７ｃのタイミングで位相制御部２８に対して、位相差の情報として信号２５ａから信号２５ｄを出力する。信号２５ａから信号２５ｄを受信した位相制御部２８は、第一の遅延部２１の遅延回路の段数を設定を要求する信号として２８ｅをＬレベルに設定し、更に、タイミング発生２７が生成する信号２７ｄのタイミングで、信号３６ａより信号３４ａが進んでいるという情報として信号２８ａから２８ｄを出力する。信号２８ｅを受信したタイミング発生部２７は、比較の対象となる入力クロック信号の立ち上がりの、次の立ち上がりが第二の遅延部２２から出力されるタイミングで、第一のシフト信号生成部２９を動作させる信号である信号２７ｂをイネーブル（Ｈレベル）とし、第一のシフト信号生成部２９に動作する許可を与える。第一のシフト信号生成部２９は、第一の遅延部２１の段数を＋１シフトする情報として信号２９ａから２９ｄを第一の制御部２３に対して出力し、信号２９ａから２９ｄを受信した第一の制御部２３は、例えば、ｋ段目に設定されている第一の遅延部２１をｋ＋１段目に設定する制御として信号２３ａを出力し、第一の遅延部２１の遅延回路は、ｋ＋１段目に設定される（Ｓ２６）。
【０２２２】
更に、第一のシフト信号生成部２９は、第二の遅延部２２の遅延回路の段数を０段（最小段）に設定することを指示する信号として、信号２９ｅを出力し、第二の制御部２４は、第二の遅延部２２を０段目に設定する制御として信号２４ａを出力し、第二の遅延部２１の遅延回路は、０段目に設定される（Ｓ２７）。
ここで、分周器３８の動作が長分周モードの場合、分周制御部３７は、信号３７ａによって分周器３８に対して短周期モードで動作するように指示する（Ｓ２８）。
【０２２３】
第一の位相比較部２５は、短周期モードで動作している分周器３８からの次の比較タイミングで（Ｓ２１、Ｓ２２）、再度リファレンス用の信号３４ａとダミー遅延部３６からの比較の対象となる信号３６ａを受信し（Ｓ２４）、位相の比較を実行する（Ｓ２５）。
第一の位相比較部２５は、信号３４ａと信号３６ａに位相差がないと判断するまで、ステップ２１からステップ２８の処理を繰り返し実行し、位相差がないと判断した場合（Ｓ２５、ｊｕｓｔ）、位相を比較する処理を終了し、第二の位相比較部２６が信号３４ａと信号３６ａの位相を比較する処理を実行する（Ｓ３２）。
【０２２４】
第一の位相比較部２５による位相比較の結果、信号３４ａより信号３６ａが進んでいると判断した場合（Ｓ２５、−１）の信号の流れを図１２と図１５に基づいて説明する。
第一の位相比較部２５は、タイミング発生部２７が発生する信号２７ｃのタイミングで位相制御部２８に対して、位相差の情報として信号２５ａから信号２５ｄを出力する。信号２５ａから信号２５ｄを受信した位相制御部２８は、第一の遅延部２１の遅延回路の段数を設定を要求する信号として２８ｅをＬレベルに設定し、更に、タイミング発生２７が生成する信号２７ｄのタイミングで、信号３４ａより信号３６ａが進んでいるという情報として信号２８ａから２８ｄを出力する。信号２８ｅを受信したタイミング発生部２７は、比較の対象となる入力クロック信号の立ち上がりの、次の立ち上がりが第二の遅延部２２から出力されるタイミングで、第一のシフト信号生成部２９を動作させる信号である信号２７ｂをイネーブル（Ｈレベル）とし、第一のシフト信号生成部２９に動作する許可を与える。第一のシフト信号生成部２９は、第一の遅延部２１の段数を−１シフトする情報として信号２９ａから２９ｄを第一の制御部２３に対して出力し、信号２９ａから２９ｄを受信した第一の制御部２３は、例えば、図１５のようにｋ段目に設定されている第一の遅延部２１をｋ−１段目に設定する制御として信号２３ａを出力し、第一の遅延部２１の遅延回路は、ｋ−１段目に設定される（Ｓ２９）。
【０２２５】
更に、第一のシフト信号生成部２９は、第二の遅延部２２の遅延回路の段数をｎ段（最大段）に設定することを指示する信号として、信号２９ｅを出力し、第二の制御部２４は、第二の遅延部２２をｎ段目に設定する制御として信号２４ａを出力し、第二の遅延部２１の遅延回路は、ｎ段目に設定される（Ｓ３０）。
ここで、分周器３８の動作が長分周モードの場合、分周制御部３７は、分周器３８に対して、短周期モードで動作するように指示する（Ｓ３１）。
【０２２６】
第二の位相比較部５は、短周期モードで動作している分周器３８からの次の比較タイミングで（Ｓ２１、Ｓ２２）、再度リファレンス用の信号３４ａとダミー遅延部３６からの比較の対象となる信号３６ａを受信し（Ｓ２４）、位相の比較を実行する（Ｓ２５）。
第一の位相比較部２５は、信号３４ａと信号３６ａに位相差がないと判断するまで、ステップ２１からステップ２５とステップ２９からステップ３１の処理を繰り返し実行し、位相差がないと判断した場合（Ｓ２５、ｊｕｓｔ）、位相を比較する処理を終了し、第二の位相比較部２６が信号３４ａと信号３６ａの位相を比較する処理を実行する（Ｓ３２）。
【０２２７】
尚、第一の位相比較部２５、第一のシフト信号生成部２９、第一の制御部２３、第一の遅延部２１による位相設定処理において、第一の位相比較部２５の精度は、第一の遅延部２１の１段分の遅延時間より大きく設定されている。その理由は、ＤＬＬ回路１６の実施例と同様のため説明を省略する。
また、第一の位相比較部２５の精度を第一の遅延部２１の１段分の遅延時間より大きく設定した場合、図９（ａ）の斜線部のように、信号３４ａに対してｋ段の遅延時間を保持するか、ｋ＋１として１段分の遅延時間を増加させるか重なり合うエリアが発生する。この場合、第一の位相比較部２５は、判定基準となる位置を、信号３４ａに対して、前後に、第一の遅延部２１の１段分の遅延時間の半分の位置とする。
【０２２８】
上記、第一の位相比較部２５、位相制御部２８、第一のシフト信号生成部２９、第一の制御部２３、第一の遅延部２１による位相設定処理によって、第一の遅延部２１の位相設定後、第二の位相比較部２６は、分周器３８からの信号３４ａと、ダミー遅延部３６からの信号３６ａを受信すると、入力クロック信号の立ち上がりタイミングで、信号３４ａと信号３６ａの位相比較処理を、第一の位相比較部２５による位相比較処理より高い精度で実行する（Ｓ３２）。
【０２２９】
ステップ３２の処理における第二の位相比較部２６による位相比較の結果、第二の位相比較部２６が信号３４ａと信号３６ａに位相差がないと判断した場合（Ｓ３２、ｊｕｓｔ）の信号の流れを図１２と図１６に基づいて説明する。
第二の位相比較部２６は、タイミング発生部２７が発生する信号２７ｃのタイミングで第二のシフト信号生成部３０に対して、位相差がないという情報として信号２６ａから２６ｄを出力する。更に、第二の位相比較部２６は、位相差がないという信号として２６ｆをＨレベルに設定する。信号２６ｆを受信したタイミング発生部２７は、第二のシフト信号生成部３０を動作させる信号である信号２７ａをディセーブル（Ｌレベル）とし、第二のシフト信号生成部３０を動作させない。従って、第二の制御部２４は、第二の遅延部２２を設定する制御を行わないため、第二の遅延部２２の段数を示す信号２４ａは、例えば、ｘ段目の値を保持し、第二の遅延部２２の遅延設定処理を終了する。
【０２３０】
ここで、分周制御部３７は、信号３７ａによって分周器３８の動作を長周期モードに設定し（Ｓ３３）、第一の位相比較部２５と第二の位相比較部２６は、次の位相比較のタイミングまで待機する。尚、信号３４ａと信号３６ａに位相差がないと判断した時点では、外部クロック信号の位相と、出力バッファ３５から出力する出力クロック信号の位相は同期している。
【０２３１】
ステップ３２の処理における第二の位相比較部２６による位相比較の結果、第二の位相比較部２６が信号３６ａより信号３４ａが進んでいると判断した場合（Ｓ３２、＋１）、第二の位相比較部２６は、タイミング発生部２７が発生する信号２７ｃのタイミングで第二のシフト信号生成部３０に対して、信号３６ａより信号３４ａが進んでいるという情報として信号２６ａから信号２６ｄを出力する。更に、第二のシフト信号生成部３０は、タイミング発生部２７に対して、第一の遅延部２１の遅延回路の段数を設定を要求する信号として２６ｆをＬレベルに設定し、位相制御部２８に対して、第二の遅延部２２の遅延時間が短いことを通知する信号として２６ｅをＨレベルに設定する。ここで、位相制御部２８は、繰り上がり処理が発生するかどうかを判断する（Ｓ３４）。繰り上がり処理が発生する条件は、第二の遅延部２２の段数を示す信号３１ａがｎ段（最大段）を示し、信号２６ｅが遅延時間が短いことを通知したときである。
【０２３２】
位相制御部２８の判断により、繰り上がり処理が発生しなかった場合（Ｓ３４、ＮＯ）の信号の流れを図１２と図１７に基づいて説明する。
図１７の場合、信号２６ｅは、遅延時間が短いことを通知しているが、第二の遅延部２２の段数を示す信号３１ａが最大段ではないため、繰り上がり処理は発生しない。そこで、位相制御部２８は、第一の遅延部２１の遅延回路の段数を設定を要求しない信号として２８ｅをＨレベルに設定する。
【０２３３】
信号２８ｅと信号２６ｆを受信したタイミング発生部２７は、比較の対象となる入力クロック信号の立ち上がりの、次の立ち上がりが第二の遅延部２２から出力されるタイミングで、第二のシフト信号生成部３０を動作させる信号である信号２７ａをイネーブル（Ｈレベル）とし、第二のシフト信号生成部３０に動作する許可を与える。第二のシフト信号生成部３０は、第二の遅延部２２の段数を＋１シフトする情報として信号３０ａから３０ｄを第二の制御部２４に対して出力し、信号３０ａから３０ｄを受信した第二の制御部２４は、例えば、ｘ段目に設定されている第二の遅延部２２をｘ＋１段目に設定する制御として信号２４ａを出力し、第二の遅延部２２の遅延回路は、第一の遅延部２１より高い精度で１段増加し、ｘ＋１段目に設定される（Ｓ３５）。
【０２３４】
第二の位相比較部２６と第一の位相比較部２５は、短分周モードで動作している分周器３８から（Ｓ２１、Ｓ２２）の次の比較タイミングで、再度分周器３８からの信号３４ａとダミー遅延部３６からの信号３６ａを受信し（Ｓ２４）、第一の位相比較部２５は、それらの信号の位相比較を実行する（Ｓ２５）。
図１２の半導体集積回路装置は、ステップ２１からステップ２５とステップ３２からステップ３５の処理を順に繰り返し実行し、第一の位相比較部２５が信号３４ａと信号３６ａに位相差がないと判断し（Ｓ２５、ｊｕｓｔ）、更に、第二の位相比較部２６が信号３４ａと信号３６ａに位相差がないと判断するまで（Ｓ３２、ｊｕｓｔ）、第二の遅延部２２の段数を１段分ずつ増加する。
【０２３５】
第二の遅延部２２の段数を１段分ずつ増加し、第一の位相比較部２５が信号３４ａと信号３６ａに位相差がないと判断し（Ｓ２５、ｊｕｓｔ）、更に、第二の位相比較部２６が信号３４ａと信号３６ａに位相差がないと判断した場合（Ｓ３２、ｊｕｓｔ）、図１２の半導体集積回路装置は、位相設定処理を終了して第一の遅延部２１と第二の遅延部２２の遅延時間を固定し、分周制御部３７は、信号３７ａによって分周器３８の動作を長周期モードに設定し（Ｓ３３）、第一の位相比較部２５と第二の位相比較部２６は、次の位相比較のタイミングまで待機する。尚、信号３４ａと信号３６ａに位相差がないと判断した時点では、外部クロック信号の位相と、出力バッファ３５から出力する出力クロック信号の位相は同期している。
【０２３６】
一方、ステップ３４の処理において、位相制御部２８の判断により繰り上がり処理が発生した場合（Ｓ３４、ＹＥＳ）の信号の流れを図１１と図１８に基づいて説明する。
図１８の場合、信号２６ｅが遅延時間が短いことを通知し、第二の遅延部２２の段数を示す信号３１ａが最大段のため、繰り上がり処理が発生する。そこで、位相制御部２８は、第一の遅延部２１の遅延回路の段数を設定を要求する信号として２８ｅをＬレベルに設定し、更に、タイミング発生２７が生成する信号２７ｄのタイミングで、信号３６ａより信号３４ａが進んでいるという情報として信号２８ａから２８ｄを出力する。
【０２３７】
信号２８ｅと信号２６ｆを受信したタイミング発生部２７は、比較の対象となる入力クロック信号の立ち上がりの、次の立ち上がりが第二の遅延部２２から出力されるタイミングで、第二のシフト信号生成部３０を動作させる信号である信号２７ａをディセーブル（Ｌレベル）とし、第一のシフト信号生成部２９を動作させる信号である信号２７ｂをイネーブル（Ｈレベル）とし、第一のシフト信号生成部２９に動作する許可を与え、第二のシフト信号生成部３０に動作する許可を与えない。
【０２３８】
第一のシフト信号生成部２９は、第一の遅延部２１の段数を＋１シフトする情報として信号２９ａから２９ｄを第一の制御部２３に対して出力し、信号２９ａから２９ｄを受信した第一の制御部２３は、例えば、ｋ段目に設定されている第一の遅延部２１をｋ＋１段目に設定する制御として信号２３ａを出力し、第一の遅延部２１の遅延回路は、ｋ＋１段目に設定される（Ｓ３６）。
【０２３９】
更に、第一のシフト信号生成部２９は、第二の遅延部２２の遅延回路の段数を０段（最小段）に設定することを指示する信号として、信号２９ｅを出力し、第二の制御部２４は、第二の遅延部２２を０段目に設定する制御として信号２４ａを出力し、第二の遅延部２１の遅延回路は、０段目に設定される（Ｓ３７）。従って、本発明の半導体集積回路装置は、第一の遅延部２１の繰り上げ処理がある場合でも第二の遅延部２２の１段分の遅延時間単位の位相設定が可能となる。
【０２４０】
第二の位相比較部２６と第一の位相比較部２５は、短分周モードで動作している分周器３８からの次の比較タイミングで（Ｓ２１、Ｓ２２）、再度分周器３８からの信号３４ａとダミー遅延部３６からの信号３６ａを受信し（Ｓ２４）、第一の位相比較部２５は、それらの信号の位相比較を実行する（Ｓ２５）。
図１２の半導体集積回路装置は、ステップ２１からステップ２５とステップ３２とステップ３４とステップ３５の処理を順に繰り返し実行し、第一の位相比較部２５が信号３４ａと信号３６ａに位相差がないと判断し（Ｓ２５、ｊｕｓｔ）、更に、第二の位相比較部２６が信号３４ａと信号３６ａに位相差がないと判断するまで（Ｓ３２、ｊｕｓｔ）、第二の遅延部２２の段数を１段分ずつ増加する。
【０２４１】
第二の遅延部２２の段数を１段分ずつ増加し、第一の位相比較部２５が信号３４ａと信号３６ａに位相差がないと判断し（Ｓ２５、ｊｕｓｔ）、更に、第二の位相比較部２６が信号３４ａと信号３６ａに位相差がないと判断した場合（Ｓ３２、ｊｕｓｔ）、図１２の半導体集積回路装置は、位相設定処理を終了して第一の遅延部２１と第二の遅延部２２の遅延時間を固定し、分周制御部３７は、信号３７ａによって分周器３８の動作を長周期モードに設定し（Ｓ３３）、第一の位相比較部２５と第二の位相比較部２６は、次の位相比較のタイミングまで待機する。尚、信号３４ａと信号３６ａに位相差がないと判断した時点では、外部クロック信号の位相と、出力バッファ３６から出力する出力クロック信号の位相は同期している。
【０２４２】
ステップ３２の処理における第二の位相比較部２６による位相比較の結果、第二の位相比較部２６が信号３４ａより信号３６ａが進んでいると判断した場合（Ｓ３２、−１）、第二の位相比較部２６は、タイミング発生部２７が発生する信号２７ｃのタイミングで第二のシフト信号生成部３０に対して、信号３４ａより信号３６ａが進んでいるという情報として信号２６ａから信号２６ｄを出力する。更に、第二のシフト信号生成部３０は、タイミング発生部２７に対して、第一の遅延部２１の遅延回路の段数を設定を要求する信号として２６ｆをＬレベルに設定し、位相制御部２８に対して、第二の遅延部２２の遅延時間が長いことを通知する信号として２６ｅをＨレベルに設定する。ここで、位相制御部２８は、繰り下がり処理が発生するかどうかを判断する（Ｓ３８）。繰り下がり処理が発生する条件は、第二の遅延部２２の段数を示す信号３１ａが０段（最小段）を示し、信号２６ｅが遅延時間が長いことを通知したときである。この場合、信号２６ｅは、遅延時間が長いことを通知しているが、第二の遅延部２２の段数を示す信号３１ａが最小段ではないため、繰り下がり処理は発生しない。
【０２４３】
位相制御部２８の判断により、繰り下がり処理が発生しなかった場合（Ｓ３８、ＮＯ）、の信号の流れを図１１と図１９に基づいて説明する。
図１９の場合、信号２６ｅは、遅延時間が短いことを通知しているが、第二の遅延部２２の段数を示す信号３１ａが最小段ではないため、繰り下がり処理は発生しない。そこで、位相制御部２８は、第一の遅延部２１の遅延回路の段数を設定を要求しない信号として２８ｅをＨレベルに設定する。
【０２４４】
信号２８ｅと信号２６ｆを受信したタイミング発生部２７は、比較の対象となる入力クロック信号の立ち上がりの、次の立ち上がりが第二の遅延部２２から出力されるタイミングで、第二のシフト信号生成部２９を動作させる信号である信号２７ａをイネーブル（Ｈレベル）とし、第二のシフト信号生成部３０に動作する許可を与える。第二のシフト信号生成部３０は、第二の遅延部２２の段数を−１シフトする情報として信号３０ａから３０ｄを第二の制御部２４に対して出力し、信号３０ａから３０ｄを受信した第二の制御部２４は、例えば、ｘ段目に設定されている第二の遅延部２２をｘ−１段目に設定する制御として信号２４ａを出力し、第二の遅延部２２の遅延回路は、第一の遅延部２１より高い精度で１段減少し、ｘ−１段目に設定される（Ｓ３９）。
【０２４５】
第二の位相比較部２６と第一の位相比較部２５は、短分周モードで動作している分周器３８からの次の比較タイミングで（Ｓ２１、Ｓ２２）、再度分周器３８からの信号３４ａとダミー遅延部３６からの信号３６ａを受信し（Ｓ２４）、第一の位相比較部２５は、それらの信号の位相比較を実行する（Ｓ２５）。
図１２の半導体集積回路装置は、ステップ２１からステップ２５とステップ３２とステップ３８とステップ３９の処理を順に繰り返し実行し、第一の位相比較部２５が信号３４ａと信号３６ａに位相差がないと判断し（Ｓ２５、ｊｕｓｔ）、更に、第二の位相比較部２６が信号３４ａと信号３６ａに位相差がないと判断するまで（Ｓ３２、ｊｕｓｔ）、第二の遅延部２２の段数を１段分ずつ減少する。
【０２４６】
第二の遅延部２２の段数を１段分ずつ減少し、第一の位相比較部２５が信号３４ａと信号３６ａに位相差がないと判断し（Ｓ２５、ｊｕｓｔ）、更に、第二の位相比較部２６が信号３４ａと信号３６ａに位相差がないと判断した場合（Ｓ３２、ｊｕｓｔ）、図１２の半導体集積回路装置は、位相設定処理を終了して第一の遅延部２１と第二の遅延部２２の遅延時間を固定し、分周制御部３７は、信号３７ａによって分周器３８の動作を長周期モードに設定し（Ｓ３３）、第一の位相比較部２５と第二の位相比較部２６は、次の位相比較のタイミングまで待機する。尚、信号３４ａと信号３６ａに位相差がないと判断した時点では、外部クロック信号の位相と、出力バッファ３６から出力する出力クロック信号の位相は同期している。
【０２４７】
一方、ステップ３８の処理において、位相制御部２８の判断により繰り下がり処理が発生した場合（Ｓ３８、ＹＥＳ）の信号の流れを図１１と図２０に基づいて説明する。
図２０の場合、信号２６ｅが遅延時間が長いことを通知し、第二の遅延部２２の段数を示す信号３１ａが最小段のため、繰り下がり処理が発生する。そこで、位相制御部２８は、第一の遅延部２１の遅延回路の段数を設定を要求する信号として２８ｅをＬレベルに設定し、更に、タイミング発生２７が生成する信号２７ｄのタイミングで、信号３６ａより信号３４ａが進んでいるという情報として信号２８ａから２８ｄを出力する。
【０２４８】
信号２８ｅと信号２６ｆを受信したタイミング発生部２７は、比較の対象となる入力クロック信号の立ち上がりの、次の立ち上がりが第二の遅延部２２から出力されるタイミングで、第二のシフト信号生成部３０を動作させる信号である信号２７ａをディセーブル（Ｌレベル）とし、第一のシフト信号生成部２９を動作させる信号である信号２７ｂをイネーブル（Ｈレベル）とし、第一のシフト信号生成部２９に動作する許可を与え、第二のシフト信号生成部３０に動作する許可を与えない。
【０２４９】
第一のシフト信号生成部２９は、第一の遅延部２１の段数を−１シフトする情報として信号２９ａから２９ｄを第一の制御部２３に対して出力し、信号２９ａから２９ｄを受信した第一の制御部２３は、例えば、ｋ段目に設定されている第一の遅延部２１をｋ−１段目に設定する制御として信号２３ａを出力し、第一の遅延部２１の遅延回路は、ｋ−１段目に設定される（Ｓ４０）。
【０２５０】
更に、第一のシフト信号生成部２９は、第二の遅延部２２の遅延回路の段数をｎ段（最大段）に設定することを指示する信号として、信号２９ｅを出力し、第二の制御部２４は、第二の遅延部２２をｎ段目に設定する制御として信号２４ａを出力し、第二の遅延部２１の遅延回路は、ｎ段目に設定される（Ｓ４１）。従って、本発明の半導体集積回路装置は、第一の遅延部２１の繰り下げ処理がある場合でも第二の遅延部２２の１段分の遅延時間単位の位相設定が可能となる。
【０２５１】
第二の位相比較部２６と第一の位相比較部２５は、短分周モードで動作している分周器３８からの次の比較タイミングで（Ｓ２１、Ｓ２２）、再度分周器３８からの信号３４ａとダミー遅延部３６からの信号３６ａを受信し（Ｓ２４）、第一の位相比較部２５は、それらの信号の位相比較を実行する（Ｓ２５）。
図１２の半導体集積回路装置は、ステップ２１からステップ２５とステップ３２とステップ３８とステップ３９の処理を繰り返し実行し、第一の位相比較部２５が信号３４ａと信号３６ａに位相差がないと判断し（Ｓ２５、ｊｕｓｔ）、更に、第二の位相比較部２６が信号３４ａと信号３６ａに位相差がないと判断するまで（Ｓ３２、ｊｕｓｔ）、第二の遅延部２２の段数を１段分ずつ減少する。
【０２５２】
第二の遅延部２２の段数を１段分ずつ減少し、第一の位相比較部２５が信号３４ａと信号３６ａに位相差がないと判断し（Ｓ２５、ｊｕｓｔ）、更に、第二の位相比較部２６が信号３４ａと信号３６ａに位相差がないと判断した場合（Ｓ３２、ｊｕｓｔ）、図１２の半導体集積回路装置は、位相設定処理を終了して第一の遅延部２１と第二の遅延部２２の遅延時間を固定し、分周制御部３７は、信号３７ａによって分周器３８の動作を長周期モードに設定し（Ｓ３３）、第一の位相比較部２５と第二の位相比較部２６は、次の位相比較のタイミングまで待機する。尚、信号３４ａと信号３６ａに位相差がないと判断した時点では、外部クロック信号の位相と、出力バッファ３６から出力する出力クロック信号の位相は同期している。また、第二の位相比較部２６は、判定基準となる位置を、信号３４ａに対して、前後に、第一の遅延部２１の１段分の遅延時間の半分の位置とする。
【０２５３】
図１０の位相設定処理を示す図による、図１２に示す半導体集積回路装置の位相設定処理の説明は、図１１の半導体集積回路装置の説明と同様のため説明を省略する。
尚、図１２に示す半導体集積回路装置では、第一の遅延部２１、第二の遅延部２２の順に遅延時間を負荷しているが、例えば、第二の遅延部２２、第一の遅延部２１の順に遅延時間を負荷することも可能である。その場合、半導体集積回路装置は、入力バッファ３３からの入力クロック信号に対する所定の位相関係を有する出力クロック信号を出力バッファ３５から出力するように、第二の遅延部２２、第一の遅延部２１の順に遅延時間を付加する。また、電源立ち上げ時の処理動作、及び入力クロック信号に対して所定の位相関係を有する出力クロック信号を出力する位相設定処理動作に関しては、図１２の半導体集積回路装置の処理動作と同様のため説明を省略する。
【０２５４】
図２１は、図１１、図１２における第一の遅延部２１の構成例を示す図である。
図２１において、第一の遅延部２１は、例えば、４段構成の遅延回路として、第一の遅延回路８１と、第二の遅延回路８２と、第三の遅延回路８３と、第四の遅延回路８４とから構成されている。尚、各ＳＷ端子（Ｐ３３、Ｐ３４、Ｐ３５、Ｐ３６）に入力する信号は、図１１、図１２の信号２３ａに対応し、入力端子Ｐ３１に入力する信号は、図１１、図１２の信号３４ｃに対応し、入力端子Ｐ３２に入力する信号は、図１１、図１２の信号３４ｂに対応し、更に、出力端子Ｐ３７から出力する信号は、図１１、図１２の信号２１ａに対応し、出力端子Ｐ３８から出力する信号は、図１１、図１２の信号２１ｂに対応する。
【０２５５】
上記の第一の遅延部２１において、第一の遅延回路８１は、ゲートＧ１とゲートＧ２とゲートＧ１２とゲートＧ１３で構成され、第二の遅延回路８２は、ゲートＧ３とゲートＧ４とゲートＧ５とゲートＧ１４とゲートＧ１５とゲートＧ１６で構成され、第三の遅延回路８３は、ゲートＧ６とゲートＧ７とゲートＧ８とゲートＧ１７とゲートＧ１８とゲートＧ１９で構成され、第四の遅延回路８４は、ゲートＧ９とゲートＧ１０とゲートＧ１１とゲートＧ２０とゲートＧ２１とゲートＧ２２で構成され、各ＳＷ端子（Ｐ３３、Ｐ３４、Ｐ３５、Ｐ３６））の内、いずれか一つの端子をＨ（Ｈｉｇｈ）レベルにすることによって、信号３４ｃと信号３４ｂに対して所定の遅延を付加した出力信号２１ａと２１ｂをそれぞれ出力端子Ｐ３７と出力端子Ｐ３８に出力することが可能となる。尚、図２１では、４段構成の遅延回路として説明しているが、第一の遅延部２１は、４段構成に限定されず、様々な段数を構成できる。
【０２５６】
第一の遅延回路８１の動作において、ゲートＧ１とゲートＧ１２は、ＳＷ端子Ｐ３３にＬ（Ｌｏｗ）レベルの信号を入力することによってマスクされ、もう一方の入力がＨレベル、Ｌレベルのどちらであっても、出力端子Ｐ３７と出力端子Ｐ３８に出力される出力信号は常にＬレベルである。一方、ゲートＧ１とゲートＧ１２は、ＳＷ端子Ｐ３３にＨレベルの信号を入力することによってマスクが解除され、もう一方の入力がＨレベル、Ｌレベルの順で変化すると、それに伴って出力端子Ｐ３７と出力端子Ｐ３８に出力される出力信号もＨレベル、Ｌレベルと変化する。そのため、ＳＷ端子Ｐ３３に入力する信号がＨレベルの場合、例えば、入力端子Ｐ３１から出力端子Ｐ３７までの遅延時間は２ゲート分となる。
【０２５７】
第二の遅延回路８２の動作において、ゲートＧ３とゲートＧ１４は、ＳＷ端子Ｐ３４にＬ（Ｌｏｗ）レベルの信号を入力することによってマスクされ、もう一方の入力がＨレベル、Ｌレベルのどちらであっても、出力端子Ｐ３７と出力端子Ｐ３８に出力される出力信号は常にＬレベルである。一方、ゲートＧ３とゲートＧ１４は、ＳＷ端子Ｐ３４にＨレベルの信号を入力することによってマスクが解除され、もう一方の入力がＨレベル、Ｌレベルの順で変化すると、それに伴って出力端子Ｐ３７と出力端子Ｐ３８に出力される出力信号もＨレベル、Ｌレベルと変化する。そのため、ＳＷ端子Ｐ３４に入力する信号がＨレベルの場合、例えば、入力端子Ｐ３１から出力端子Ｐ３７までの遅延時間は、４ゲート通過分となる。
【０２５８】
尚、第三の遅延回路８３、及び第四の遅延回路８４の動作における出力端子Ｐ３７と出力端子Ｐ３８の出力は、それぞれＳＷ端子Ｐ３５、ＳＷ端子Ｐ３６の設定によって、第二の遅延回路４２の動作における出力端子Ｐ３７と出力端子Ｐ３８の出力信号と同様のレベルで出力する。そのため、ＳＷ端子Ｐ３５に入力する信号がＨレベルの場合は、例えば、入力端子Ｐ３１から出力端子Ｐ３７までの遅延時間は６ゲート通過分となり、ＳＷ端子Ｐ３６に入力する信号がＨレベルの場合は、例えば、入力端子Ｐ３１から出力端子Ｐ３７までの遅延時間は８ゲート通過分となる。
【０２５９】
従って、４段の遅延回路で構成される第一の遅延部２１は、２ゲート通過分の遅延時間から８ゲート通過分の遅延時間を得ることができる。
図２２は、図１１、図１２における第一の制御部２３の構成例を示す図である。
図２２において、第一の制御部２３は、例えば、ゲートＧ３１からゲートＧ３８と、トランジスタＴＲ２１からトランジスタＴＲ２８で構成され、第一のシフト信号生成部２９からの位相の状態を示す情報に基づいて、第一の遅延部２１の段数の増加、及び減少を制御している。尚、入力端子Ｐ４２から入力端子Ｐ４５に入力する信号は、図１１、図１２の信号２９ａから２９ｄに対応し、更に、出力端子Ｐ４６から出力端子Ｐ５１に出力する信号は、図１１、図１２の信号２３ａに対応する。
【０２６０】
第一の制御部２３は、入力端子Ｐ４２、または、入力端子Ｐ４３に入力する信号２９ａ、２９ｂがＨレベルであれば、第一の遅延部２１の段数を１段増加し、入力端子Ｐ４４、または、入力端子Ｐ４５に入力する信号２９ｃ、２９ｄがＨレベルであれば、第一の遅延部２１の段数を１段減少するように制御する。尚、図２２では４段構成の回路として説明しているが、第一の遅延部２１は、４段構成に限定されず、第一の遅延部２１の段数に合わせて様々な段数を構成できる。
【０２６１】
図２３は、図１１、図１２における第一の位相比較部２５の構成例を示す図である。
図２３において、第一の位相比較部２５は、入力端子Ｐ５２に入力する信号に対して第一の遅延部２１の遅延回路１段分の半分の遅延時間を付加するダミー遅延部８５と、入力端子Ｐ５３に入力する信号に対して第一の遅延部２１の遅延回路１段分の遅延時間を付加するダミー遅延部８６と、ゲートＧ４１からゲートＧ４４で構成される。尚、入力端子Ｐ５２に入力する信号は、図１１、図１２の信号３６ａに対応し、入力端子Ｐ５３に入力する信号は、図１１、図１２の信号３４ａに対応し、入力端子Ｐ５４に入力する信号は、図１１、図１２の信号２７ｃに対応し、更に、各出力端子（Ｐ５５、Ｐ５６、Ｐ５７、Ｐ５８）から出力する信号は、図１１、図１２の信号２５ａから２５ｄに対応する。
【０２６２】
第一の位相比較部２５は、入力端子Ｐ５２から入力するダミー遅延部３６からの信号３６ａと、入力端子Ｐ５３から入力する分周器３４、または、分周器３８からの信号３４ａとを位相比較し、入力端子Ｐ５４から入力するタイミング発生部２７からの信号２７ｃがＬレベルからＨレベルに変化すると、位相制御部２８に対して、各出力端子（Ｐ５５、Ｐ５６、Ｐ５７、Ｐ５８）から位相の状態を示す所定の情報２５ａから２５ｄを出力する。ここでいう位相の状態は、出力端子Ｐ５５から順にＨレベル、Ｌレベル、Ｈレベル、Ｌレベルの場合、信号３４ａより信号３６ａの方が進んでいる状態を示し、出力端子Ｐ５５から順にＬレベル、Ｈレベル、Ｌレベル、Ｈレベルの場合、信号３６ａより信号３４ａの方が進んでいる状態を示し、出力端子Ｐ５５から順にＬレベル、Ｈレベル、Ｌレベル、Ｈレベルの場合、第一の位相比較部２５の精度で位相が同期していることを示す。
【０２６３】
入力端子Ｐ５２に入力する信号３６ａの立ち上がりと、入力端子Ｐ５３に入力する信号３４ａの立ち上がりに位相差がない場合、ダミー遅延部８５の出力信号と信号端子Ｐ５３に入力する信号３４ａは、ダミー遅延部８５の出力信号の方が第一の遅延部２１の１段分の半分の遅延時間だけ遅延し、ゲートＧ４１には先にＨレベルが入力され、更に、その時点では、ゲートＧ４３にはＬレベルが入力されている。そのため、ゲートＧ４３の出力はＨレベルを、ゲートＧ４１の出力はＬレベルを出力し、入力端子Ｐ５４に入力する信号２７ｃがＬレベルからＨレベルに変化するタイミングでゲートＧ４５はＬレベルを、ゲートＧ４６はＨレベルを出力する。一方、ダミー遅延部８５の出力信号とダミー遅延部８６の出力信号は、ダミー遅延部８６の出力信号の方が第一の遅延部２１の１段分の半分の遅延時間だけ遅延し、ゲートＧ４４には先にＨレベルが入力され、更に、その時点では、ゲートＧ４２にはＬレベルが入力されている。そのため、ゲートＧ４２の出力はＨレベルを、ゲートＧ４４の出力はＬレベルを出力し、入力端子Ｐ５４に入力する信号２７ｃがＬレベルからＨレベルに変化するタイミングでゲートＧ４７はＨレベルを、ゲートＧ４８はＬレベルを出力する。従って、入力端子Ｐ５２に入力する信号３６ａの立ち上がりと、入力端子Ｐ５３に入力する信号３４ａの立ち上がりに位相差がない場合、出力端子Ｐ５５から出力端子Ｐ５８の出力は、それぞれＬレベル、Ｈレベル、Ｈレベル、Ｌレベルとなる。
【０２６４】
同様にして、信号３４ａより信号３６ａの方が第一の遅延部２１の１段分の半分の遅延時間以上進んでいる場合、出力端子Ｐ５５から出力端子Ｐ５８の出力は、それぞれＨレベル、Ｌレベル、Ｈレベル、Ｌレベルとなり、信号３６ａより信号３４ａの方が第一の遅延部２１の１段分の半分の遅延時間以上進んでいる場合、出力端子Ｐ５５から出力端子Ｐ５８の出力は、それぞれＬレベル、Ｈレベル、Ｌレベル、Ｈレベルとなる。
【０２６５】
図２４は、図１１、図１２における位相制御部２８の構成例を示す図である。
図２４において、位相制御部２８は、ゲートＧ４９からゲートＧ５７で構成される。尚、入力端子Ｐ６０と入力端子Ｐ６３に入力する信号は、図１１、図１２の信号３１ａに対応し、入力端子Ｐ６１と入力信号Ｐ６２に入力する信号は、図１１、図１２の信号２６ｅに対応し、入力端子Ｐ６４に入力する信号は、図１１、図１２の信号２７ｄに対応し、入力端子Ｐ６５から入力端子Ｐ６８に入力する信号は、図１１、図１２の信号２５ａから２５ｄに対応し、更に、出力端子Ｐ６９、Ｐ７０、Ｐ７１、Ｐ７２から出力する信号は、図１１、図１２の信号２８ａから２８ｄに対応し、出力端子Ｐ５９から出力する信号は、図１１、図１２の信号２８ｅに対応する。
【０２６６】
位相制御部２８は、第一の位相比較部２５からの位相の状態を示す所定の情報２５ａから２５ｄを入力端子Ｐ６５から入力端子Ｐ６８で受信すると、第一の位相比較部２５からの位相の状態を示す情報２８ａから２８ｄを、第一のシフト信号生成部２９に対して送信する。また、第二の位相比較部２６による位相比較時、繰り上がり処理、及び繰り下がり処理がある場合は、タイミング発生部２７の生成するタイミングで、繰り上がり処理、及び繰り下がり処理の情報２８ａから２８ｄを、第一のシフト信号生成部２９に対して送信する。
【０２６７】
位相制御部２８の繰り上がり処理は、第二の遅延部２２の遅延回路が最大段のとき（入力信号Ｐ６０に入力する信号３１ａがＨレベル）、第二の位相比較部２６が更に遅延回路を１段分増やす方向に位相差を検出した場合（入力信号Ｐ６１に入力する信号２６ｅがＨレベル）に発生する。そのとき、ゲートＧ４９がＨレベルを出力し、タイミング生成部２７の生成するタイミングで（入力信号Ｐ６４に入力する信号２７ｄがＨレベル）、ゲートＧ５１がＬレベルを出力するため、出力信号Ｐ６９はＨレベルを、出力信号Ｐ７０はＬレベルを第一のシフト信号生成部２９に対して出力する。
【０２６８】
また、位相制御部２８の繰り下がり処理は、第二の遅延部２２の遅延回路が最小段のとき（入力信号Ｐ６３に入力する信号３１ａがＨレベル）、第二の位相比較部２６が更に遅延回路を１段分減らす方向に位相差を検出した場合（入力信号Ｐ６２に入力する信号２６ｅがＨレベル）に発生する。そのとき、ゲートＧ５０がＨレベルを出力し、タイミング生成部２７の生成するタイミングで（入力信号Ｐ６４に入力する信号２７ｄがＨレベル）、ゲートＧ５２がＬレベルを出力するため、出力信号Ｐ７１はＬレベルを、出力信号Ｐ７２はＨレベルを第一のシフト信号生成部２９に対して出力する。
【０２６９】
また、位相制御部２８は、第一の位相比較部２５による比較の結果、信号３４ａより信号３６ａの方が進んでいる場合（入力端子Ｐ６５から順にＨレベル、Ｌレベル、Ｈレベル、Ｌレベルの場合）、第一の位相比較部２５と同様に出力端子Ｐ６９から順にＨレベル、Ｌレベル、Ｈレベル、Ｌレベルを出力し、信号３６ａより信号３４ａの方が進んでいる場合も（入力端子Ｐ６５から順にＨレベル、Ｌレベル、Ｈレベル、Ｌレベルの場合）、第一の位相比較部２５と同様に出力端子Ｐ６９から順にＨレベル、Ｌレベル、Ｈレベル、Ｌレベルを出力し、第一の位相比較部２５の精度で位相が同期している場合も（入力端子Ｐ６５から順にＬレベル、Ｈレベル、Ｌレベル、Ｈレベルの場合）、第一の位相比較部２５と同様に出力端子Ｐ６９から順にＬレベル、Ｈレベル、Ｌレベル、Ｈレベルを出力する。
【０２７０】
図２５は、図１１、図１２における第一のシフト信号生成部２９の構成例を示す図である。
図２５において、第一のシフト信号生成部２９は、ゲートＧ５８からゲートＧ６６で構成され、位相制御部２８からの位相の状態を示す情報に基づいて、第一の制御部２３に対して、第一の遅延部２１の段数の増加、及び減少の制御を行うための情報を出力し、更に、第二の遅延部２２に対して、第二の遅延部２２の段数を最大段、及び最小段にするための情報を出力する。尚、入力端子Ｐ７３から入力端子Ｐ７６に入力する信号は、図１１、図１２の信号２８ａから２８ｄに対応し、入力端子Ｐ７７に入力する信号は、図１１、図１２の信号２７ｂに対応し、更に、出力端子Ｐ７８、Ｐ７９、Ｐ８０、Ｐ８１から出力する信号は、図１１、図１２の信号２９ａから２９ｄに対応し、出力端子Ｐ８２と出力端子Ｐ８３から出力する信号は、図１１、図１２の信号２９ｅに対応する。
【０２７１】
第一のシフト信号生成部２９は、入力端子Ｐ７７に入力するタイミング発生部２７からのイネーブル信号２７ｂがＬレベル（ディセーブル状態）からＨレベル（イネーブル状態）に変化する毎にゲートＧ５８の出力信号であるイネーブル信号ａとイネーブル信号ｂを交互にＨレベルにする。
そのため、第一のシフト信号生成部２９は、第一の位相比較部２５による比較の結果、信号３４ａより信号３６ａの方が進んでいる場合（入力端子Ｐ７３から順にＨレベル、Ｌレベル、Ｈレベル、Ｌレベルの場合）、または、信号３６ａより信号３４ａの方が進んでいる場合も（入力端子Ｐ７３から順にＨレベル、Ｌレベル、Ｈレベル、Ｌレベルの場合）に、ゲートＧ５９からゲートＧ６４の論理によって、出力端子Ｐ７８から出力端子Ｐ８１の内一つの出力がＨレベルになる。尚、第一の制御部２３は、出力端子Ｐ７８、または、出力端子Ｐ７９の出力がＨレベルであれば、第一の遅延部２１の段数を１段増加させ、出力端子Ｐ８０、または、出力端子Ｐ８１の出力がＨレベルであれば、第一の遅延部２１の段数を１段減少させる。
【０２７２】
また、ゲートＧ５９の出力がＨレベルのとき、入力端子Ｐ７７からのイネーブル信号２７ｂがＨレベルになると、第一の遅延部２１の段数が１段増加され、ゲートＧ６５はＨレベルとなり、第二の遅延部２２を最小段にする信号２９ｅを出力端子Ｐ８２から出力する。更に、ゲートＧ６０の出力がＨレベルのとき、入力端子Ｐ７７からのイネーブル信号２７ｂがＨレベルになると、第一の遅延部２１の段数が１段減少され、ゲートＧ６６はＨレベルとなり、第二の遅延部２２を最大段にする信号２９ｅを出力端子Ｐ８３から出力する。
【０２７３】
図２６は、図１１、図１２における第二の制御部２４と段数検出部３１の構成例を示す図である。
図２６において、第二の制御部２４は、例えば、第一の制御回路８７と第二の制御回路８８と第三の制御回路８９と第一の制御回路９０の４段で構成される。尚、入力端子Ｐ８４から入力端子Ｐ８７に入力する信号は、図１１、図１２の信号３０ａから３０ｄに対応し、入力端子Ｐ９２と入力端子Ｐ９３に入力する信号は、図１１、図１２の信号２９ｅに対応し、入力端子Ｐ８８から入力端子Ｐ９１に入力する信号は、図１１、図１２の信号３２ａに対応し、更に、出力端子Ｐ９４から出力端子Ｐ９７に出力する信号は、図１１、図１２の信号２４ａに対応する。
【０２７４】
第二の制御部２４は、入力端子Ｐ８４から入力端子Ｐ８７に入力する第二のシフト信号生成部３０からの位相の状態を示す情報３０ａから３０ｄ、または、入力端子Ｐ９２と入力端子Ｐ９３に入力する第一のシフト信号生成部２９からの第一の遅延部２１の段数の増加、及び減少の情報２９ｅに基づいて、第二の遅延部２２の段数の増加、及び減少を制御している。このとき、第二の制御部２４は、入力端子Ｐ８４と入力端子Ｐ８５の内、どちらかに入力する信号がＨレベルであれば、第二の遅延部２２の段数を１段分増加し、入力端子Ｐ８６と入力端子Ｐ８７の内、どちらかに入力する信号がＨレベルであれば、第二の遅延部２２の段数を１段分減少する制御を実行する。また、第二の制御部２４は、入力端子Ｐ９２に入力する信号がＬレベルであれば、第二の遅延部２２の段数を最大段に設定し、入力端子Ｐ９３に入力する信号がＨレベルであれば、第二の遅延部２２の段数を最小段に設定する制御を実行する。
【０２７５】
また、第二の制御部２４は、段数設定部３２からの第二の遅延部２２の最大段数を示す情報３２ａを入力端子Ｐ８８から入力端子Ｐ９１で受信する。段数設定部３２は、例えば、第二の制御部２４が図２６のように４段構成の場合、入力端子Ｐ８８から入力端子Ｐ９１に対して出力する信号の内、いずれか１本の信号をＨレベルとし（その他の信号はＬレベル）、第二の制御部２４に対して第二の遅延部２２の最大段数を示す信号を出力している。尚、図２２では、４段構成の回路として説明しているが、第一の遅延部２１は、４段構成に限定されず、第二の遅延部２２の段数に合わせて様々な段数を構成できる。
【０２７６】
図２６における各制御回路（第一の制御回路８７、第二の制御回路８８、第三の制御回路８９、第四の制御回路９０）は、図２７に示すようにゲートＧ６７、ゲートＧ６８、ゲートＧ６９とトランジスタＴＲ３７からトランジスタＴＲ４０のトランジスタから構成され、それぞれ第二の遅延部２２の各遅延回路のＳＷ端子に対応している。
【０２７７】
図２７において、各制御回路は、第一の遅延部の段数を増加する際、入力端子Ｐ１０６から第二の遅延部２２の段数を最小段に設定するＬレベルの信号を受信すると、ゲートＧ６８の出力がＨレベルを出力し、それに伴ってゲートＧ６９がＬレベルを出力し、各制御回路が対応している第二の遅延部２２の各ＳＷ端子に接続する出力端子Ｐ１０８を強制的にＬレベルにして出力する。
【０２７８】
更に、各制御回路は、第一の遅延部の段数を減少する際、入力端子Ｐ１０５から第二の遅延部２２の段数を最大段に設定するＨレベルの信号を受信すると、トランジスタＴＲ３７とトランジスタＴＲ３８がオンとなる。このとき、入力端子Ｐ１０７に入力する信号がＨレベルであれば、トランジスタＴＲ３９がオンとなり、それに伴ってゲートＧ６９がＨレベルを出力し、第二の遅延部２２のＳＷ端子に接続する出力端子Ｐ１０８を強制的にＨレベルにして出力する。一方、入力端子Ｐ１０７に入力する信号がＬレベルであれば、トランジスタＴＲ４０がオンとなり、ゲートＧ６８の出力がＨレベルを出力し、それに伴ってゲートＧ６９がＬレベルを出力し、第二の遅延部２２のＳＷ端子に接続する出力端子Ｐ１０８を強制的にＬレベルにして出力する。
【０２７９】
また、図２６において、段数検出部３１は、第二の遅延部２２の段数が最小段に設定されている場合、最小段に設定されていることを示す信号３１ａをＨレベルとし、出力端子Ｐ９８から位相制御部２８に対して出力する。更に、段数検出部３１は、第二の遅延部２２の段数が最大段に設定されている場合も、最大段に設定されていることを示す信号３１ａをＨレベルとし、出力端子Ｐ９９から位相制御部２８に対して出力する。尚、出力端子Ｐ９８と出力端子Ｐ９９に出力する信号は、図１１、図１２の信号３１ａに対応する。
【０２８０】
図２８は、図１１、図１２における第二の位相比較部２６の構成例を示す図である。
図２８において、第二の位相比較部２６は、入力端子Ｐ１１１に入力する信号３６ａに対して第二の遅延部２２の遅延回路１．５段分の遅延時間を付加するダミー遅延部９１と、入力端子Ｐ１１２に入力する信号３４ａに対して第二の遅延部２２の遅延回路２段分の遅延時間を付加するダミー遅延部９２と、入力端子Ｐ１１２に入力する信号３４ａに対して第二の遅延部２２の遅延回路１段分の遅延時間を付加するダミー遅延部９３と、ゲートＧ７２からゲートＧ８６で構成される。尚、入力端子Ｐ１１１に入力する信号は、図１１、図１２の信号３６ａに対応し、入力端子Ｐ１１２に入力する信号は、図１１、図１２の信号３４ａに対応し、入力端子Ｐ１１３に入力する信号は、図１１、図１２の信号２７ｃに対応し、更に、各出力端子（出力端子Ｐ１１４、Ｐ１１５、Ｐ１１６、Ｐ１１７）から出力する信号は、図１１、図１２の信号２６ａから２６ｄに対応し、出力端子Ｐ１１８から出力する信号は、図１１、図１２の信号２６ｅに対応し、出力端子Ｐ１１９から出力する信号は、図１１、図１２の信号２６ｆに対応し、出力端子Ｐ１２０から出力する信号は、図１１、図１２の信号２６ｅに対応する。
【０２８１】
第二の位相比較部２６は、入力端子Ｐ１１１から入力するダミー遅延部３６からの信号３６ａと、入力端子Ｐ１１２から入力する分周器３４、または、分周器３８からの信号３４ａとを位相比較し、入力端子Ｐ１１３から入力するタイミング発生部２７からの信号２７ｃがＬレベルからＨレベルに変化すると、第二のシフト信号生成部３０に対して、各出力端子（出力端子Ｐ１１４、Ｐ１１５、Ｐ１１６、Ｐ１１７）から位相の状態を示す所定の情報２６ａから２６ｄを出力する。ここでいう位相の状態は、出力端子Ｐ１１４から順にＨレベル、Ｌレベル、Ｈレベル、Ｌレベルの場合、信号３４ａより信号３６ａの方が進んでいる状態を示し、出力端子Ｐ１１４から順にＬレベル、Ｈレベル、Ｌレベル、Ｈレベルの場合、信号３６ａより信号３４ａの方が進んでいる状態を示し、出力端子Ｐ１１４から順にＬレベル、Ｈレベル、Ｌレベル、Ｈレベルの場合、第二の位相比較部２６の精度で位相が同期していることを示す。
【０２８２】
入力端子Ｐ１１１に入力する信号３６ａの立ち上がりと、入力端子Ｐ１１２に入力する信号３４ａの立ち上がりに位相差がない場合、ダミー遅延部９１の出力信号とダミー遅延部９２の出力信号は、ダミー遅延部９２の出力信号の方が第二の遅延部２２の１段分の半分の遅延時間だけ遅延し、ゲートＧ７４には先にＨレベルが入力され、更に、その時点では、ゲートＧ７２にはＬレベルが入力されている。そのため、ゲートＧ７４の出力はＬレベルを、ゲートＧ７２の出力はＨレベルを出力し、入力端子Ｐ１１３がＬレベルからＨレベルに変化するタイミングでゲートＧ７６はＬレベルを、ゲートＧ７７はＨレベルを出力する。一方、ダミー遅延部９１の出力信号とダミー遅延部９３の出力信号は、ダミー遅延部９１の出力信号の方が二のの遅延部２２の１段分の半分の遅延時間だけ遅延し、ゲートＧ７３には先にＨレベルが入力され、更に、その時点では、ゲートＧ７５にはＬレベルが入力されている。そのため、ゲートＧ７３の出力はＨレベルを、ゲートＧ７５の出力はＬレベルを出力し、入力端子Ｐ１１３がＬレベルからＨレベルに変化するタイミングでゲートＧ７８はＨレベルを、ゲートＧ７９はＬレベルを出力する。従って、入力端子Ｐ１１１に入力する信号３６ａの立ち上がりと、入力端子Ｐ１１２に入力する信号３４ａの立ち上がりに位相差がない場合、出力端子Ｐ１１４から出力端子Ｐ１１７の出力は、それぞれＬレベル、Ｈレベル、Ｈレベル、Ｌレベルとなる。
【０２８３】
同様にして、信号３４ａより信号３６ａの方が第二の遅延部２２の１段分の半分の遅延時間以上進んでいる場合、出力端子Ｐ１１４から出力端子Ｐ１１７の出力は、それぞれＨレベル、Ｌレベル、Ｈレベル、Ｌレベルとなり、信号３６ａより信号３４ａの方が第二の遅延部２２の１段分の半分の遅延時間以上進んでいる場合、出力端子Ｐ１１４から出力端子Ｐ１１７の出力は、それぞれＬレベル、Ｈレベル、Ｌレベル、Ｈレベルとなる。
【０２８４】
また、第二の位相比較部２６は、位相比較の結果、第二の遅延部２２の段数を１段増やす場合（出力端子Ｐ１１４と出力端子Ｐ１１６がＨレベルの場合）、ゲートＧ８４の出力をＨレベルとして出力端子Ｐ１１８からＨレベルの信号を出力し、第二の遅延部２２の段数を１段減らす場合（出力端子Ｐ１１５と出力端子Ｐ１１７がＨレベルの場合）、ゲートＧ８６の出力をＨレベルとして出力端子Ｐ１２０からＨレベルの信号を出力し、位相差がない場合（出力端子Ｐ１１４と出力端子Ｐ１１６がＨレベルの場合）、ゲートＧ８５の出力をＨレベルとして出力端子Ｐ１１９からＨレベルの信号を出力する。
【０２８５】
図２９は、図１１、図１２における第二のシフト信号生成部３０の構成例を示す図である。
図２９において、第二のシフト信号生成部３０は、ゲートＧ８７からゲートＧ９３で構成され、第二の位相比較部２６からの位相の状態を示す情報に基づいて、第二の制御部２４に対して、第二の遅延部２２の段数の増加、及び減少の制御を行うための情報を出力する。尚、入力端子Ｐ１２１から入力端子Ｐ１２４に入力する信号は、図１１、図１２の信号２６ａから２６ｄに対応し、入力端子Ｐ１２５に入力する信号は、図１１、図１２の信号２７ａに対応し、更に、出力端子Ｐ１２６、Ｐ１２７、Ｐ１２８、Ｐ１２９から出力する信号は、図１１、図１２の信号３０ａから３０ｄに対応する。
【０２８６】
第一のシフト信号生成部２９は、タイミング発生部２７からのイネーブル信号２７ａを入力する入力端子Ｐ１２５がＬレベル（ディセーブル状態）からＨレベル（イネーブル状態）に変化する毎にゲートＧ５８の出力信号であるイネーブル信号ｃとイネーブル信号ｄを交互にＨレベルにする。
そのため、第二のシフト信号生成部３０は、第二の位相比較部２６による比較の結果、信号３４ａより信号３６ａの方が進んでいる場合（入力端子Ｐ１２１から順にＨレベル、Ｌレベル、Ｈレベル、Ｌレベルの場合）、または、信号３６ａより信号３４ａの方が進んでいる場合も（入力端子Ｐ１２１から順にＨレベル、Ｌレベル、Ｈレベル、Ｌレベルの場合）に、ゲートＧ８８からゲートＧ９３の論理によって、出力端子Ｐ１２６から出力端子Ｐ１２９の内一つの出力がＨレベルになる。尚、第二の制御部２４は、出力端子Ｐ１２６、または、出力端子Ｐ１２７がＨレベルであれば、第二の遅延部２２の段数を１段増加させ、出力端子Ｐ１２８、または、出力端子Ｐ１２９がＨレベルであれば、第二の遅延部２２の段数を１段減少させる。
【０２８７】
図３０は、図１１、図１２におけるタイミング発生部２７の構成例を示す図である。
図３０において、タイミング発生部２７は、第一の位相比較部２５と第二の位相比較部２６の比較にかかる時間分の遅延時間を入力信号に付加するダミー遅延部９４と、Ｈレベルのパルス信号を生成するパルス発生部９５と、第一のシフト信号生成部２９に位相の状態を出力するタイミングを生成するダミー遅延部９６と、ゲートＧ１０１からゲートＧ１０９から構成される。尚、入力端子Ｐ１３１に入力する信号は、図１１、図１２の信号３６ａに対応し、入力端子Ｐ１３２に入力する信号は、図１１、図１２の信号３４ａに対応し、入力端子Ｐ１３３に入力する信号は、図１１、図１２の信号２８ｅに対応し、入力端子Ｐ１３４に入力する信号は、図１１、図１２の信号２６ｆに対応し、入力端子Ｐ１３５に入力する信号は、図１１、図１２の信号２２ａに対応し、更に、出力端子Ｐ１３６から出力する信号は、図１１、図１２の信号２７ｃに対応し、出力端子Ｐ１３７から出力する信号は、図１１、図１２の信号２７ｄに対応し、出力端子Ｐ１３８から出力する信号は、図１１、図１２の信号２７ｂに対応し、出力端子Ｐ１３９から出力する信号は、図１１、図１２の信号２７ａに対応する。
【０２８８】
タイミング発生部２７は、信号３６ａと信号３４ａを受信し、両方の信号がＨレベルのとき、ゲートＧ１０１は、Ｌレベルをダミー遅延部９４に対して出力する。ダミー遅延部９４では、Ｌレベルに変化するタイミングに第一の位相比較部２５と第二の位相比較部２６の比較にかかる時間分の遅延時間を付加して出力し、パルス発生部９５は、受信した信号の波頭でパルスをＨレベルの生成して出力端子Ｐ１３６に信号２７ｃを出力する。信号２７ｃのパルスによって、第一の位相比較部２５は、信号２５ａから信号２５ｄを位相制御部２８に対して出力し、第二の位相比較部２６は、第二のシフト信号生成部３０に対して信号２６ａから信号２６ｄを出力する。
【０２８９】
更に、同時に信号２７ｃを受信したダミー遅延部９６は、所定の遅延を付加して出力端子Ｐ１３６に信号２７ｄを出力する。信号２７ｄのパルスによって、位相制御部２８は、信号２８ａから信号２８ｄを位相制御部２８に対して出力する。
また、タイミング発生部２７は、第一の位相比較部２５による位相比較時、ゲートＧ１０１がＬレベルからＨレベルに変化し、位相比較部２８からの信号２８ｅがＬレベルの場合（第一の遅延部２１の段数の増加、または、減少が必要な場合）、ゲートＧ１０３は、Ｌレベルを出力し、ゲートＧ１０４とゲートＧ１０５で構成するフリップフロップは、クロック信号２２ａの次の立ち上がりタイミングで、出力端子Ｐ１３８から第一のシフト信号生成部２９をイネーブルとするＨレベルの信号２７ｂを出力する。
【０２９０】
また、タイミング発生部２７は、第二の位相比較部２６による位相比較時、ゲートＧ１０１がＬレベルからＨレベルに変化し、位相比較部２８からの信号２８ｅがＨレベルを出力し（第一の遅延部２１の段数の増加、または、減少が不必要な場合）、更に、第二の位相比較部２６からの信号２６ｆがＬレベルの場合（第二の遅延部２２の段数の増加、または、減少が必要な場合）、ゲートＧ１０７は、Ｌレベルを出力し、ゲートＧ１０８とゲートＧ１０９で構成するフリップフロップは、クロック信号２２ａの次の立ち上がりタイミングで、出力端子ゲートＰ１３９から第二のシフト信号生成部３０をイネーブルとするＨレベルの信号２７ａを出力する。
【０２９１】
図３１は、図１１、図１２における段数設定部３２の構成例を示す図である。
図３１において、段数設定部３２は、入力端子Ｐ１４１に入力する信号３６ａに対して第一の遅延部２１の遅延回路１段分の遅延時間を付加するダミー遅延部９７と、第二の遅延部２２の遅延回路の任意のｎ段分の遅延時間を付加するダミー遅延部９８と、第二の遅延部２２の遅延回路の任意のｎ＋１段分の遅延時間を付加するダミー遅延部９９と、Ｈレベルのパルスを生成するパルス発生部と、図２９の第二のシフト信号生成部と同様の動作をするシフト信号生成部１０１と、シフト信号生成部１０１の出力信号に基づいて第二の遅延部２２の最大段数を設定する段数制御部１０２と、ゲートＧ１１１からゲートＧ１２２のゲートから構成される。尚、入力端子Ｐ１４１に入力する信号は、図１１、図１２の信号３６ａに対応し、更に、出力端子Ｐ１４２から出力する信号は、図１１、図１２の信号３２ａ、３２ｂに対応する。
【０２９２】
段数設定部３２は、第一の遅延部２１の１段分の遅延時間が第二の遅延部２２のｎ段分の遅延時間とｎ＋１段分の遅延時間との間になるように、第二の遅延部２２の最大段数ｎを決定する。
ダミー遅延部９７の出力信号とダミー遅延部９８の出力信号とを比較し、ダミー遅延部９８の出力信号の遅延時間が少ない場合、ゲートＧ１１１には先にＨレベルが入力され、更に、その時点では、ゲートＧ１１３にはＬレベルが入力されている。そのため、ゲートＧ１１１の出力はＬレベルを、ゲートＧ１１３の出力はＨレベルを出力し、パルス発生部１００がＬレベルからＨレベルに変化するタイミングでゲートＧ１１５はＬレベルを、ゲートＧ１１６はＨレベルを出力する。一方、ダミー遅延部９７の出力信号とダミー遅延部９９の出力信号とを比較し、ダミー遅延部９７の出力信号の遅延時間が少ない場合、ゲートＧ１１４には先にＨレベルが入力され、更に、その時点では、ゲートＧ１１２にはＬレベルが入力されている。そのため、ゲートＧ１１４の出力はＬレベルを、ゲートＧ１１２の出力はＨレベルを出力し、パルス発生部１００がＬレベルからＨレベルに変化するタイミングでゲートＧ１１７はＨレベルを、ゲートＧ１１８はＬレベルを出力する。この場合、ゲートＧ１２０、ゲートＧ１１９、ゲートＧ１２２、ゲートＧ１２１の出力は、順にＬレベル、Ｈレベル、Ｈレベル、Ｌレベルとなり、第一の遅延部２１の１段分の遅延時間が第二の遅延部２２の任意のｎ段分の遅延時間とｎ＋１段分の遅延時間の間になるため、第二の遅延部２２の最大段数を現在のｎに決定する。
【０２９３】
ダミー遅延部９７の出力信号とダミー遅延部９８の出力信号とを比較し、ダミー遅延部９７の出力信号の遅延時間が少ない場合、ゲートＧ１１３には先にＨレベルが入力され、更に、その時点では、ゲートＧ１１１にはＬレベルが入力されている。そのため、ゲートＧ１１３の出力はＬレベルを、ゲートＧ１１１の出力はＨレベルを出力し、パルス発生部１００がＬレベルからＨレベルに変化するタイミングでゲートＧ１１５はＨレベルを、ゲートＧ１１６はＬレベルを出力する。一方、ダミー遅延部９７の出力信号とダミー遅延部９９の出力信号とを比較すると、当然、ダミー遅延部９７の出力信号の遅延時間が少なくなるため、ゲートＧ１１４の出力はＬレベルを、ゲートＧ１１２の出力はＨレベルを出力し、パルス発生部１００がＬレベルからＨレベルに変化するタイミングでゲートＧ１１７はＨレベルを、ゲートＧ１１８はＬレベルを出力する。この場合、ゲートＧ１２０、ゲートＧ１１９、ゲートＧ１２２、ゲートＧ１２１の出力は、順にＨレベル、Ｌレベル、Ｈレベル、Ｌレベルとなり、第一の遅延部２１の１段分の遅延時間が第二の遅延部２２の任意のｎ段分の遅延時間とｎ＋１段分の遅延時間の間になっていないため、シフト信号生成部１０１は、段数制御部１０２に対して任意のｎを１段減らす情報を出力し、段数制御部１０２は、第二の遅延部２２の段数を１段減らすように第二の遅延部２２のスイッチ端子を制御する。段数制御部３２は、第二の遅延部２２の段数を１段ずつ減らし、第一の遅延部２１の１段分の遅延時間が第二の遅延部２２の任意のｎ段分の遅延時間とｎ＋１段分の遅延時間の間になるまで、上記処理を繰り返す。
【０２９４】
同様にして、ダミー遅延部９７の出力信号とダミー遅延部９９の出力信号とを比較し、ダミー遅延部９９の出力信号の遅延時間が少ない場合は、ゲートＧ１２０、ゲートＧ１１９、ゲートＧ１２２、ゲートＧ１２１の出力は、順にＬレベル、Ｈレベル、Ｌレベル、Ｈレベルとなり、第一の遅延部２１の１段分の遅延時間が第二の遅延部２２の任意のｎ段分の遅延時間とｎ＋１段分の遅延時間の間になっていないため、シフト信号生成部１０１は、段数制御部１０２に対して任意のｎを１段増やす情報を出力し、段数制御部１０２は、第二の遅延部２２の段数を１段増やすように第二の遅延部２２のスイッチ端子を制御する。段数制御部３２は、第二の遅延部２２の段数を１段ずつ増やし、第一の遅延部２１の１段分の遅延時間が第二の遅延部２２の任意のｎ段分の遅延時間とｎ＋１段分の遅延時間の間になるまで、上記処理を繰り返す。
【０２９５】
また、段数設定部３２内の段数制御部１０２は、図３２のように、例えば、ゲートＧ１３１からゲートＧ１３９と、トランジスタＴＲ５１からトランジスタＴＲ７０のトランジスタで構成され、シフト信号生成部１０１からの位相の状態を示す情報に基づいて、第一の遅延部２１の１段分の遅延時間が第二の遅延部２２のｎ段分の遅延時間とｎ＋１段分の遅延時間との間になるように、第二の遅延部２２の最大段数ｎを制御している。
【０２９６】
第一の制御部２３は、電源投入時、入力端子Ｐ１５１から入力するＨレベルのパルス信号でトランジスタＴＲ５１からトランジスタＴＲ５４をオンにして出力端子Ｐ１５６、出力端子Ｐ１５７、出力端子Ｐ１５８、出力端子Ｐ１５９を初期設定し、その初期設定値はＨレベルとなる。尚、スイッチＳＷ１からスイッチＳＷ４は、入力端子Ｐ１５１から入力すＨレベルのパルス信号がＬレベルに戻るとオンになる。その後、入力端子Ｐ１５２、または、入力端子Ｐ１５３に入力するシフト信号生成部１０１からの信号のどちらか一方がＨレベルであれば、第二の遅延部２２の最大段数を１段増加し、入力端子Ｐ１５４、または、入力端子Ｐ１５５に入力するシフト信号生成部１０１からの信号のどちらか一方がＨレベルであれば、第二の遅延部２２の最大段数を１段減少するように制御する。尚、図３２では、４段構成の回路として説明しているが、第一の遅延部２１は、４段構成に限定されず、第一の遅延部２１の段数に合わせて様々な段数を構成できる。
【０２９７】
図３３は、図１１、図１２における分周器３８と分周制御部３７の構成例を示す図である。
図３３において、分周器３８は、例えば、４分周する短分周器１１１と２５６分周する長分周器１１２とセレクター１１３で構成され、分周制御部３７からの制御信号３７ｂに基づいて、入力クロック信号に対して短分周と長分周とのいずれか一方を選択して出力する。尚、入力端子Ｐ１６１に入力する信号は、図１１、図１２の信号３７ａに対応し、更に、出力端子Ｐ１６２から出力する信号は、図１１、図１２の信号３４ａに対応し、出力端子Ｐ１６３から出力する信号は、図１１、図１２の信号３４ｂに対応する。また、図３３では、二種類の分周器（短分周と長分周）として説明しているが、分周器３８は、この２種類に限定されず、様々な分周器を構成できる。
【０２９８】
分周制御部３７は、例えば、ゲートＧ１４１からゲートＧ１４６で構成され、信号Ａ、信号Ｂ、信号Ｃ、信号Ｄの入力値によって、セレクター１１３への制御信号３７ａを生成する。尚、セレクター１１３は、ゲートＧ１４６の出力がＬレベルのとき、短分周器１１１の出力を選択し、ゲートＧ１４６の出力がＨレベルのとき、長分周器１１２の出力を選択する。また、信号Ａは電源投入時にＬレベルのパルスを発生し、信号Ｂは第二の位相比較部２６の結果に基づいて第二の遅延部２２の段数を増加、または、減少する必要がない場合にＬレベルとなり、信号Ｃは第一の位相比較部２５の結果に基づいて第一の遅延部２１の段数を増加、または、減少する必要がない場合にＬレベルとなり、信号Ｄはクロック信号３４ｃとする。
【０２９９】
電源投入時、Ｌレベルのパルス信号ＡでゲートＧ１４４はＨレベルの信号を出力し、それに伴って、ゲートＧ１４６は、Ｌレベルの信号を出力し、分周器３８のセレクター１１３は、短分周器１１１の信号を出力する。
その後、第一の位相比較部２５と第二の位相比較部２６の位相比較結果に基づいて、信号Ｂと信号ＣをＨレベルにすると、ゲートＧ１４４はＬレベルの信号を出力し、ゲートＧ１４３はＨレベルを出力し、それに伴って、ゲートＧ１４６は、Ｌレベルの信号を出力し、分周器３８のセレクター１１３は短分周器１１１の信号を出力する。
【０３００】
第一の位相比較部２５と第二の位相比較部２６の位相比較の結果、第一の遅延部２１と第二の遅延部２２の段数の増加、または、減少の必要がない場合、信号Ｂと信号Ｃが共にＬレベルとなり、ゲートＧ１４４とゲートＧ１４３はＬレベルの信号を出力し、それに伴って、ゲートＧ１４６は、Ｈレベルの信号を出力し、分周器３８のセレクター１１３は長分周器１１２の信号を出力する。従って、分周制御部３７は、第一の位相比較部２５と第二の位相比較部２６の位相比較の結果、第一の遅延部２１と第二の遅延部２２の段数の増加、または、減少の必要がある場合、及び電源投入時に、短分周器１１１の出力を選択する。
【０３０１】
また、図３７、図３８、図３９、図４０、図４１、図４２は、本発明の半導体集積回路装置における電源系の構成例を示す図である。
図３７において、本発明の半導体集積回路装置は、入力バッファ１２２がＬＰＦ（ローパスフィルタ）１２１を介した電源で駆動することによって、外部クロックに含まれる可能性のある雑音を除去し、更に安定的に内部回路とインターフェースできる信号レベルの信号を生成し、この信号を外部クロックとして、位相制御処理に必要な回路で構成するＤＬＬユニット１２３に供給することができる。また、本発明の半導体集積回路装置は、装置内部に外部からの電源を降圧する電源電圧発生回路１２４を持ち、その電源電圧発生回路１２４により降圧された電源によってＤＬＬユニット１２３を駆動する。従って、本発明の半導体集積回路装置は、各回路に安定的な電源を供給できる。
【０３０２】
尚、外部からの電源を降圧する電源電圧発生回路１２４を持ち、その電源電圧発生回路１２４により降圧された電源によってＤＬＬユニット１２３を駆動する半導体集積回路装置において、図３８の電源系は、ＤＬＬユニット１２３がローパスフィルタを介して接地されている。また、図３８の電源系を有する半導体集積回路装置において、図３９の電源系は、ＤＬＬユニット１２３と並列になるように電源電圧発生回路１２４とＬＰＦ１２５の間に安定化容量を有する。従って、図３８、図３９の電源系は、各回路に図３７の電源系より更に安定的な電源を供給できる。
【０３０３】
また、図３９の電源系を有する半導体集積回路装置において、図４０の電源系は、ＤＬＬユニット１２３を接地する接地用パッド１２８と、ＤＬＬユニット１２３以外の回路で構成されるチップ内部回路１２６を接地する接地用パッド１２９とを分離し、電源は、電源用パッド１２７を共有している。また、図３９の電源系を有する半導体集積回路装置において、図４１の電源系は、電源発生回路１２４に電源を供給する電源用パッド１３０と、ＤＬＬユニット１２３以外の回路で構成されるチップ内部回路１２６に電源を供給する電源用パッドとを分離し、接地は、接地用パッド１３２を共有している。また、図３９の電源系を有する半導体集積回路装置において、図４２の電源系は、ＤＬＬユニット１２３の接地用パッド１２８と、ＤＬＬユニット１２３以外の回路で構成されるチップ内部回路１２６の接地用パッド１２９とを分離し、更に、電源発生回路１２４に電源を供給する電源用パッド１３０と、ＤＬＬユニット１２３以外の回路で構成されるチップ内部回路１２６に電源を供給する電源用パッド１３１とを分離している。従って、図４０、図４１、図４２、は、チップ内部回路１２６から回り込むノイズを遮断でき、図３８、図３９より更に安定的な電源を供給できる。
【０３０４】
【発明の効果】
上述の如く、本発明のによれば、従来の可変遅延回路の単位遅延時間より小さいステップに対応でき、高い精度で遅延時間を制御できる可変遅延回路を提供することが可能となる。
また、本発明の可変遅延回路をＤＬＬ回路に適用すると、入力クロック信号と出力クロック信号の位相設定の際、より高い精度で同期をとることが可能となる。
【０３０５】
また、本発明の可変遅延回路を半導体集積回路装置に適用すると、入力クロック信号と出力クロック信号の位相設定の際、より高い精度で同期をとることが可能となり、更に高速化、及び高集積化にも容易に対応することが可能となる。
【図面の簡単な説明】
【図１】本発明の可変遅延回路である。
【図２】本発明の可変遅延回路である。
【図３】本発明の可変遅延回路である。
【図４】本発明の可変遅延回路である。
【図５】ＤＬＬ回路の原理構成図である。
【図６】ＤＬＬ回路の原理構成図である。
【図７】位相設定処理の動作フローである。
【図８】位相設定処理の動作フローである。
【図９】位相設定処理を示す図である。
【図１０】位相設定処理を示す図である。
【図１１】半導体集積回路装置の構成図である。
【図１２】半導体集積回路装置の構成図である。
【図１３】位相設定処理のタイムチャートである。
【図１４】位相設定処理のタイムチャートである。
【図１５】位相設定処理のタイムチャートである。
【図１６】位相設定処理のタイムチャートである。
【図１７】位相設定処理のタイムチャートである。
【図１８】位相設定処理のタイムチャートである。
【図１９】位相設定処理のタイムチャートである。
【図２０】位相設定処理のタイムチャートである。
【図２１】第一の遅延部の構成図である。
【図２２】第一の制御部の構成図である。
【図２３】第一の位相比較部の構成図である。
【図２４】位相制御部の構成図である。
【図２５】第一のシフト信号生成部の構成図である。
【図２６】第一の制御部と段数検出部の構成図である。
【図２７】制御回路の構成図である。
【図２８】第二の位相比較部の構成図である。
【図２９】第二のシフト信号生成部の構成図である。
【図３０】タイミング発生部の構成図である。
【図３１】段数設定部の構成図である。
【図３２】段数制御部の構成図である。
【図３３】分周制御部の構成図である。
【図３４】従来の可変遅延回路である。
【図３５】従来のＤＬＬ回路である。
【図３６】従来の位相設定処理の動作フローである。
【図３７】電源系の構成図である。
【図３８】電源系の構成図である。
【図３９】電源系の構成図である。
【図４０】電源系の構成図である。
【図４１】電源系の構成図である。
【図４２】電源系の構成図である。
【図４３】ＤＬＬ回路の原理構成図である。
【図４４】ＤＬＬ回路の原理構成図である。
【符号の説明】
１ 第一の可変遅延回路
２ 第二の可変遅延回路
３ 第一の遅延制御回路
４ 第二の遅延制御回路
５ 第一の位相比較回路
６ 第二の位相比較回路
７ タイミング発生回路
８ 第一のシフト信号生成回路
９ 第二のシフト信号生成回路
１０ 分周回路
１１ 段数設定回路
１２ 段数検出回路
１３ ダミー回路
１４ 出力回路
１５ 入力回路
１６ ＤＬＬ回路
１７ 分周制御回路
１８ 分周回路
１９ ＤＬＬ回路
２１ 第一の遅延部
２２ 第二の遅延部
２３ 第一の制御部
２４ 第二の制御部
２５ 第一の位相比較部
２６ 第二の位相比較部
２７ タイミング発生部
２８ 位相制御部
２９ 第一のシフト信号生成部
３０ 第二のシフト信号生成部
３１ 段数検出部
３２ 段数設定部
３３ 入力バッファ
３４ 分周器
３５ 出力バッファ
３６ ダミー遅延部
３７ 分周制御部
３８ 分周器
４１ 第一の遅延回路
４２ 第二の遅延回路
４３ 第三の遅延回路
４４ 第四の遅延回路
４５ 第五の遅延回路
５１ 第一の遅延回路
５２ 第二の遅延回路
５３ 第三の遅延回路
５４ 第四の遅延回路
５５ 第五の遅延回路
５６ 遅延回路群
６１ 第一の遅延回路群
６２ 第二の遅延回路群
６３ 第三の遅延回路群
７１ 第一の遅延回路
７２ 第二の遅延回路
７３ 第三の遅延回路
７４ 第四の遅延回路
１２１ ＬＰＦ
１２２ 入力バッファ
１２３ ＤＬＬユニット
１２４ 電源電圧発生回路
１２５ ＬＰＦ
１２６ チップ内部回路
１２７ 電源用パッド
１２８ 接地用パッド
１２９ 接地用パッド
１３０ 電源用パッド
１３１ 電源用パッド
１３２ 接地用パッド
１４１ ＤＬＬ回路１４１
１４２ ＤＬＬ回路１４２

Claims (35)

  1. 入力信号を遅延する伝送線路と、
    該伝送線路に接続された少なくとも１つのトランジスタを有し、
    該トランジスタは、前記伝送線路に接続された第１の端子と、開放された第２の端子と、選択信号を受けるゲート電極を有し、
    前記トランジスタのゲート容量により前記入力信号の前記伝送線路上の遅延時間を制御することを特徴とする可変遅延回路。
  2. 前記トランジスタを複数有し、該複数のトランジスタが等差級数的な遅延時間を有することを特徴とする請求項１記載の可変遅延回路。
  3. 前記トランジスタを複数有し、該複数のトランジスタが等比級数的な遅延時間を有することを特徴とする請求項１記載の可変遅延回路。
  4. 入力信号を遅延する伝送線路と、
    一端が該伝送線路に接続され他端が開放され、直列接続された複数のトランジスタからなり、各トランジスタのゲート電極が選択信号を受ける遅延素子を有し、
    前記選択信号により、前記複数のトランジスタのゲート容量を組合せて、前記入力信号の前記伝送線路上の遅延時間を制御することを特徴とする可変遅延回路。
  5. 入力信号に対して遅延を制御できる複数に縦続接続された遅延回路から構成される第一の可変遅延回路と、入力信号に対して第一の可変遅延回路よりも高い精度で遅延を制御できる複数に縦続接続された遅延回路から構成される第二の可変遅延回路とを有し、更に、それぞれの遅延時間を調節する第一、第二の遅延制御回路と、入力クロック信号と出力クロック信号との位相比較を独立して実行する第一、第二の位相比較回路を有し、且つ第二の可変遅延回路の遅延時間制御を第一の可変遅延回路の動作に従属させることで、入力クロック信号に対する所定の位相関係を有する出力クロック信号を出力するように第一、及び第二の可変遅延回路で遅延を与えることを特徴とする半導体集積回路装置において、
    第二の可変遅延回路に対して、任意のｎ段を通過した入力クロック信号の遅延時間と、ｎ＋１段を通過した入力クロック信号の遅延時間とを繰り返し比較し、所定の判定基準に基づいて第二の可変遅延回路の段数を決定する段数設定回路を有することを特徴とする半導体集積回路装置。
  6. 請求項５記載の半導体集積回路装置において、
    該段数設定回路は、第一の可変遅延回路を１段通過した遅延時間が、第二の可変遅延回路のｎ段の遅延時間とｎ＋１段の遅延時間との間になるように段数ｎを決定することを特徴とする半導体集積回路装置。
  7. 請求項５または６記載の半導体集積回路装置において、
    第一、第二の可変遅延回路の順に遅延時間を付加する方法と、第二、第一の可変遅延回路の順に遅延時間を付加する方法の内、いずれか一方の方法で遅延時間を付加することによって、入力クロック信号に対する所定の位相関係を有する出力クロック信号を出力することを特徴とする半導体集積回路装置。
  8. 請求項５乃至７いずれか一項記載の半導体集積回路装置において、
    第二の可変遅延回路が設定可能な遅延時間の上限を超える遅延時間を設定する場合、第一の可変遅延回路の遅延回路を一段分増やし、更に、第二の可変遅延回路の遅延時間を所定値に減らす制御を行い、
    第二の可変遅延回路が設定可能な遅延時間の下限に満たない遅延時間を設定する場合、第一の可変遅延回路の遅延回路を一段分減らし、更に、第二の可変遅延回路の遅延時間を所定値に増やす制御を行うことを特徴とする半導体集積回路装置。
  9. 請求項５乃至８いずれか一項記載の半導体集積回路装置において、
    外部からのコマンドによって第一の可変遅延回路１段分の遅延時間を調節することを特徴とする半導体集積回路装置。
  10. 請求項５乃至９いずれか一項記載の半導体集積回路装置において、
    更に、第一の位相比較回路は、比較の精度が第一の可変遅延回路１段分の遅延時間より 大きいことを特徴とする半導体集積回路装置。
  11. 請求項５乃至１０いずれか一項記載の半導体集積回路装置において、
    更に、第一の位相比較回路は、遅延時間を変化させる判定の基準となる位置を、比較の対象となる信号の立ち上がりから、前後に第一の可変遅延回路一段分の遅延時間の約半分の位置、または、間の位置とすることを特徴とする半導体集積回路装置。
  12. 請求項５乃至１１いずれか一項記載の半導体集積回路装置において、
    更に、第二の位相比較回路は、遅延時間を変化させる判定の基準となる位置を、比較の対象となる信号の立ち上がりから、前後に第二の可変遅延回路一段分の遅延時間の約半分の位置、または、間の位置とすることを特徴とする半導体集積回路装置。
  13. 請求項５乃至１２いずれか一項記載の半導体集積回路装置において、
    入力クロック信号に対する所定の位相関係を有する出力クロック信号を出力するため、位相設定処理時のタイミングを生成するタイミング発生回路を有することを特徴とする半導体集積回路装置。
  14. 請求項５乃至１３いずれか一項記載の半導体集積回路装置において、
    第一、及び第二の位相比較回路の比較判定に基づいて、遅延時間の増加、減少をそれぞれ第一、第二の遅延制御回路に対して指示するため、それぞれ第一、第二のシフト信号生成回路を有することを特徴とする半導体集積回路装置。
  15. 請求項１４記載の半導体集積回路装置において、
    更に、第一、及び、第二のシフト信号生成回路は、所定のタイミングで、それぞれ第一、第二の遅延制御回路に対して遅延時間の増加、減少を指示することを特徴とする半導体集積回路装置。
  16. 請求項５乃至１５いずれか一項記載の半導体集積回路装置において、
    外部からの入力クロック信号を分周する分周回路を有し、
    位相比較の基準となる信号を生成することを特徴とする半導体集積回路装置。
  17. 請求項１６記載の半導体集積回路装置において、
    分周回路は、第一の位相比較回路と第二の位相比較回路にて、遅延時間の増加、減少を指示する必要がないと判定された場合、分周率を上げて比較する回数を減らし、次に、第一の位相比較回路にて、遅延時間の増加、減少を指示する必要があると判定された場合、分周率を下げて比較する回数を増やすことを特徴とする半導体集積回路装置。
  18. 請求項１６または１７記載の半導体集積回路装置において、
    分周回路は、第二の位相比較回路にて、遅延時間の増加、減少を指示する必要があると判定され、連続して同一方向に複数回遅延時間を変化させる場合、分周率を下げて比較する回数を増やすことを特徴とする半導体集積回路装置。
  19. 請求項１８記載の半導体集積回路装置において、
    分周率を下げる場合、連続した同一方向の遅延時間変化の回数を、半導体集積回路装置の外からコマンドにて設定することを特徴とする半導体集積回路装置。
  20. 請求項５乃至１５いずれか一項記載の半導体集積回路装置において、
    外部からの入力クロック信号を分周する分周回路と、
    外部からの入力クロック信号と第一または第二の可変遅延回路の出力クロック信号との位相比較を独立して実行し、所定の判定基準に基づいて、分周回路に対して分周率の変化を指示する第三の位相比較回路とを有することを特徴とする半導体集積回路装置。
  21. 請求項２０記載の半導体集積回路装置において、
    第三の位相比較回路にて、第一の可変遅延回路と第二の可変遅延回路に対して遅延時間の増加、減少を指示する必要がないと判定された場合、分周率を上げて比較する回数を減らすように分周回路に対して指示することを特徴とする半導体集積回路装置。
  22. 請求項２０または２１記載の半導体集積回路装置において、
    第三の位相比較回路にて、第一の可変遅延回路に対して遅延時間の増加、減少を指示する必要があると判定された場合、分周率を下げて比較する回数を増やすように分周回路に対して指示することを特徴とする半導体集積回路装置。
  23. 請求項２０乃至２２いずれか一項記載の半導体集積回路装置において、
    第三の位相比較回路にて、第二の可変遅延回路に対して遅延時間の増加、減少を指示する必要があると判定され、連続して同一方向に複数回遅延時間を変化させる場合、分周率を下げて比較する回数を増やすように分周回路に対して指示することを特徴とする半導体集積回路装置。
  24. 請求項２３記載の半導体集積回路装置において、
    分周率を下げる場合、連続した同一方向の遅延時間変化の回数を、半導体集積回路装置の外からコマンドにて設定することを特徴とする半導体集積回路装置。
  25. 請求項１６乃至２４いずれか一項記載の半導体集積回路装置において、
    電源立ち上げ時は、分周回路の分周率を低くし、比較する回数を増やすことを特徴とする半導体集積回路装置。
  26. 請求項５乃至２５いずれか一項記載の半導体集積回路装置において、
    電源立ち上げ時は、予め求められている入力回路と第一の可変遅延回路の遅延と第二の可変遅延回路と出力回路の回路遅延時間に基づいて、第一の可変遅延回路の段数を所定の段数に設定することを特徴とする半導体集積回路装置。
  27. 請求項５乃至２６いずれか一項記載の半導体集積回路装置において、
    外部からの入力クロック信号と第一の可変遅延回路の出力クロック信号との位相比較処理を実行し、第一の可変遅延回路の段数を調節している間、第二の位相比較回路は、動作を停止することを特徴とする半導体集積回路装置。
  28. 請求項５乃至２７いずれか一項記載の半導体集積回路装置において、
    外部からの外部クロック信号に同期した内部クロック信号を半導体集積回路装置内で生成する入力回路を有し、
    該入力回路は、この内部クロック信号を前記外部クロック信号として内部回路に供給することを特徴とする半導体集積回路装置。
  29. 請求項２８記載の半導体集積回路装置において、
    更に、入力回路は、ローパスフィルタを介した電源によって駆動することを特徴とする半導体集積回路装置。
  30. 請求項５乃至２９いずれか一項記載の半導体集積回路装置において、
    半導体集積回路装置内部に外部からの電源を降圧する電源電圧発生回路を有し、
    該電源電圧発生回路により降圧された電源によって、位相設定処理に係わる回路を駆動することを特徴とする半導体集積回路装置。
  31. 請求項３０記載の半導体集積回路装置において、
    位相設定処理に係わる回路は、ローパスフィルタを介して接地することを特徴とする半導体集積回路装置。
  32. 請求項３１記載の半導体集積回路装置において、
    位相設定処理に係わる回路と並列となるように、電源電圧発生回路、接地間に安定化容量を用いることを特徴とする半導体集積回路装置。
  33. 請求項３２記載の半導体集積回路装置において、
    ローパスフィルタの接地は、専用のパッドを用いることを特徴とする半導体集積回路装置。
  34. 請求項３２記載の半導体集積回路装置において、
    電源発生回路の電源は、専用のパッドを用いることを特徴とする半導体集積回路装置。
  35. 請求項３２記載の半導体集積回路装置において、
    電源発生回路の電源、及びローパスフィルタの接地は、専用のパッドを用いることを特徴とする半導体集積回路装置。
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