JPH07106956A - クロック位相選択回路 - Google Patents
クロック位相選択回路Info
- Publication number
- JPH07106956A JPH07106956A JP5242775A JP24277593A JPH07106956A JP H07106956 A JPH07106956 A JP H07106956A JP 5242775 A JP5242775 A JP 5242775A JP 24277593 A JP24277593 A JP 24277593A JP H07106956 A JPH07106956 A JP H07106956A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- delay
- taps
- output
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Filters That Use Time-Delay Elements (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 従来実現困難であった高周波クロックの位相
選択を簡単な回路構成で可能とすることにある。 【構成】 入力クロックを遅延させるとともに遅延途中
の（Ｎ＋ｎ）個の遅延タップを出力するタップ付遅延素
子アレイ１１と、該各出力遅延タップのうちの最終段か
ら前の２ｎ個の出力と前記入力クロックの位相比較をす
る位相比較回路１２と、該位相比較結果に基づき前記出
力遅延タップのうち前記入力クロックと位相が一致する
遅延タップＴτを判定し該判定した遅延タップが定常時
において一周期長となる遅延タップＮに対して何タップ
変動しているかを演算して変動タップ数Ｅτを出力する
周期長判定回路１３と、該変動タップ数Ｅτと外部入力
の位相選択情報Ｓθをモジュロ加算するモジュロ加算回
路１４と、該モジュロ加算出力ＳMODに基づき前記タッ
プ付遅延素子アレイ１１の出力遅延タップを選択して位
相選択クロックを出力する切替器１５とを備える。
選択を簡単な回路構成で可能とすることにある。 【構成】 入力クロックを遅延させるとともに遅延途中
の（Ｎ＋ｎ）個の遅延タップを出力するタップ付遅延素
子アレイ１１と、該各出力遅延タップのうちの最終段か
ら前の２ｎ個の出力と前記入力クロックの位相比較をす
る位相比較回路１２と、該位相比較結果に基づき前記出
力遅延タップのうち前記入力クロックと位相が一致する
遅延タップＴτを判定し該判定した遅延タップが定常時
において一周期長となる遅延タップＮに対して何タップ
変動しているかを演算して変動タップ数Ｅτを出力する
周期長判定回路１３と、該変動タップ数Ｅτと外部入力
の位相選択情報Ｓθをモジュロ加算するモジュロ加算回
路１４と、該モジュロ加算出力ＳMODに基づき前記タッ
プ付遅延素子アレイ１１の出力遅延タップを選択して位
相選択クロックを出力する切替器１５とを備える。
Description
【０００１】
【産業上の利用分野】本発明はクロック位相選択回路、
特に高周波クロックの位相選択をする回路に関する。
特に高周波クロックの位相選択をする回路に関する。
【０００２】
【従来の技術】クロック位相選択回路は、ＤＰＬＬ（Di
gital Phase Locked Loop）、信号遅延制御回路など
に用いられ、その応用範囲が非常に広い回路である。通
常は、その位相選択制御を行うことによりＤＰＬＬ回路
においては参照信号への同期、信号遅延制御回路におい
ては信号の遅延時間の制御などを行う。
gital Phase Locked Loop）、信号遅延制御回路など
に用いられ、その応用範囲が非常に広い回路である。通
常は、その位相選択制御を行うことによりＤＰＬＬ回路
においては参照信号への同期、信号遅延制御回路におい
ては信号の遅延時間の制御などを行う。
【０００３】従来方式におけるクロック位相選択回路の
一構成図を図３に示す。この回路は入力されたクロック
をある一定時間遅延させ、所望の量だけ位相がずれたク
ロックとして出力する回路である。図３において、３１
はクロック発振器で、発振周波数ｆoscのクロックを発
生する。３２はシフトレジスタで、クロック発振器２１
の出力する発振周波数ｆos cに同期して入力参照クロッ
クの入力、シフトを行い、かつそのシフト値をタップ出
力として外部に出力する回路で、入力参照クロックの周
波数をｆrefとすると、数１式の関係となる。
一構成図を図３に示す。この回路は入力されたクロック
をある一定時間遅延させ、所望の量だけ位相がずれたク
ロックとして出力する回路である。図３において、３１
はクロック発振器で、発振周波数ｆoscのクロックを発
生する。３２はシフトレジスタで、クロック発振器２１
の出力する発振周波数ｆos cに同期して入力参照クロッ
クの入力、シフトを行い、かつそのシフト値をタップ出
力として外部に出力する回路で、入力参照クロックの周
波数をｆrefとすると、数１式の関係となる。
【０００４】
【数１】
【０００５】３３は切替器で、位相選択情報Ｓθに基づ
いてシフトレジスタ３２のタップ出力から一つを選択
し、位相選択クロックとして出力する回路である。
いてシフトレジスタ３２のタップ出力から一つを選択
し、位相選択クロックとして出力する回路である。
【０００６】以上のような構成より、まず周波数ｆref
の入力参照クロックは発振周波数ｆo scに同期してシフ
トレジスタ３２に入力され、そしてシフトされていく。
これによってシフトレジスタ３２の各タップ出力から
は、入力参照クロックに対して一定時間遅延した、位相
の異なるクロックがそれぞれ出力されることとなる。切
替器３３では位相選択情報Ｓθに基づいてシフトレジス
タ３２のタップ出力の中から所望の位相のタップを選択
して外部に位相選択クロックとして出力することでクロ
ック位相選択回路が実現できる。このような回路は、パ
ルス追加／削除回路などを用いても実現可能である。
の入力参照クロックは発振周波数ｆo scに同期してシフ
トレジスタ３２に入力され、そしてシフトされていく。
これによってシフトレジスタ３２の各タップ出力から
は、入力参照クロックに対して一定時間遅延した、位相
の異なるクロックがそれぞれ出力されることとなる。切
替器３３では位相選択情報Ｓθに基づいてシフトレジス
タ３２のタップ出力の中から所望の位相のタップを選択
して外部に位相選択クロックとして出力することでクロ
ック位相選択回路が実現できる。このような回路は、パ
ルス追加／削除回路などを用いても実現可能である。
【０００７】
【発明が解決しようとする課題】しかし、これらの従来
方式では数１に示されるように入力参照クロックに対し
てＮ倍の高い周波数のクロック発振器が必要となるの
で、入力参照クロックがすでに高い周波数の場合は実現
不可能となる。又、高速クロック動作による消費電力の
増大などの問題も生じる。
方式では数１に示されるように入力参照クロックに対し
てＮ倍の高い周波数のクロック発振器が必要となるの
で、入力参照クロックがすでに高い周波数の場合は実現
不可能となる。又、高速クロック動作による消費電力の
増大などの問題も生じる。
【０００８】本発明の目的は、従来方式で実現困難な高
周波クロックの位相選択を簡易な回路構成により可能と
することにある。
周波クロックの位相選択を簡易な回路構成により可能と
することにある。
【０００９】
【課題を解決するための手段】上記目的は、入力クロッ
クを遅延させるとともにその遅延途中のＮ＋ｎ個（Ｎ、
ｎは自然数でＮ＞ｎ）の遅延タップを外部に出力するタ
ップ付遅延素子アレイと、該タップ付遅延素子アレイの
出力する遅延タップ出力と前記入力との位相比較を行な
い該位相比較結果を出力する位相比較回路と、該位相比
較回路の出力する位相比較結果に基づき前記入力クロッ
クと前記タップ付遅延素子アレイの出力する遅延タップ
出力の位相が一致する遅延タップを判定し該判定した遅
延タップが定常時において一周期長となる遅延タップに
対してどの程度変動しているかを演算し該演算結果を変
動タップ数として出力する周期長判定回路と、該周期長
判定回路の出力する変動タップ数と外部から入力される
位相選択情報のモジュロ加算を行ない該加算結果を外部
に出力するモジュロ加算器と、該モジュロ加算器の出力
する結果により前記タップ付遅延素子アレイの遅延タッ
プ出力を選択し位相選択クロックとして出力する切替器
とを備えたことを特徴とするクロック位相選択回路によ
り達成される。
クを遅延させるとともにその遅延途中のＮ＋ｎ個（Ｎ、
ｎは自然数でＮ＞ｎ）の遅延タップを外部に出力するタ
ップ付遅延素子アレイと、該タップ付遅延素子アレイの
出力する遅延タップ出力と前記入力との位相比較を行な
い該位相比較結果を出力する位相比較回路と、該位相比
較回路の出力する位相比較結果に基づき前記入力クロッ
クと前記タップ付遅延素子アレイの出力する遅延タップ
出力の位相が一致する遅延タップを判定し該判定した遅
延タップが定常時において一周期長となる遅延タップに
対してどの程度変動しているかを演算し該演算結果を変
動タップ数として出力する周期長判定回路と、該周期長
判定回路の出力する変動タップ数と外部から入力される
位相選択情報のモジュロ加算を行ない該加算結果を外部
に出力するモジュロ加算器と、該モジュロ加算器の出力
する結果により前記タップ付遅延素子アレイの遅延タッ
プ出力を選択し位相選択クロックとして出力する切替器
とを備えたことを特徴とするクロック位相選択回路によ
り達成される。
【００１０】
【作用】上記本発明のクロック位相選択回路によれば、
入力参照クロックは、タップ付遅延素子アレイに入力さ
れ、ゲート遅延を利用して各位相に分解される。分解さ
れた各位相は、遅延タップ出力として位相比較回路及び
切替器に供給される。
入力参照クロックは、タップ付遅延素子アレイに入力さ
れ、ゲート遅延を利用して各位相に分解される。分解さ
れた各位相は、遅延タップ出力として位相比較回路及び
切替器に供給される。
【００１１】位相比較回路では、前記遅延タップ出力と
入力参照クロックをそれぞれ位相比較し該比較結果を周
期長判定回路に供給する。
入力参照クロックをそれぞれ位相比較し該比較結果を周
期長判定回路に供給する。
【００１２】周期長判定回路では、位相比較回路からの
比較結果である論理を監視し、前記タップ付素子アレイ
の出力する遅延タップ出力のうち前記入力クロックと位
相が一致する遅延タップを検出し該タップを入力参照ク
ロックと同一周期長であるタップと判定する。そして該
判定タップが定常時における一周期長である遅延タップ
からのずれを演算し変動タップ数としてモジュロ加算器
に出力する。
比較結果である論理を監視し、前記タップ付素子アレイ
の出力する遅延タップ出力のうち前記入力クロックと位
相が一致する遅延タップを検出し該タップを入力参照ク
ロックと同一周期長であるタップと判定する。そして該
判定タップが定常時における一周期長である遅延タップ
からのずれを演算し変動タップ数としてモジュロ加算器
に出力する。
【００１３】モジュロ加算器では、前記周期長判定回路
からの変動タップ数と外部入力される位相選択情報のモ
ジュロ加算を行ない変動時における所望の位相の遅延タ
ップ位置を求め切替器に出力する。
からの変動タップ数と外部入力される位相選択情報のモ
ジュロ加算を行ない変動時における所望の位相の遅延タ
ップ位置を求め切替器に出力する。
【００１４】切替器では、前記タップ付遅延素子アレイ
の遅延タップ出力の中から前記モジュロ加算器が示す遅
延タップ位置の出力を選択し外部に位相選択クロックと
して出力する。以上により高周波クロックの位相選択が
できる。
の遅延タップ出力の中から前記モジュロ加算器が示す遅
延タップ位置の出力を選択し外部に位相選択クロックと
して出力する。以上により高周波クロックの位相選択が
できる。
【００１５】
【実施例】以下図面の一実施例により本発明を説明す
る。図１は本発明によるクロック位相選択回路の一構成
図で、図１において、１１はタップ付遅延素子アレイ
で、入力参照クロックｆrefを入力し、その入力値を遅
延させるとともにその中間値をタップ出力として外部に
供給する回路で、半導体ゲート等をシリーズに結合する
ことで実現できる。タップ付遅延素子アレイ１１の具体
的構成図を図２に示す。複数の半導体ゲート２１，２
２，２３，…２（Ｎ＋ｎ）を複数段直列接続し、参照ク
ロックｆrefを直列に入力し、各半導体ゲート２１〜２
（Ｎ＋ｎ）間より遅延タップを並列出力する。その動作
は従来回路におけるシフトレジスタ３２と同じである
が、回路的にシフトレジスタを使用していない所が異な
っている。各半導体ゲート２１〜２（Ｎ＋ｎ）により物
理的ゲート遅延を利用して位相の分解を行い、そのゲー
ト出力をタップ出力として使用することでシフトレジス
タと等価の動作を実現している。
る。図１は本発明によるクロック位相選択回路の一構成
図で、図１において、１１はタップ付遅延素子アレイ
で、入力参照クロックｆrefを入力し、その入力値を遅
延させるとともにその中間値をタップ出力として外部に
供給する回路で、半導体ゲート等をシリーズに結合する
ことで実現できる。タップ付遅延素子アレイ１１の具体
的構成図を図２に示す。複数の半導体ゲート２１，２
２，２３，…２（Ｎ＋ｎ）を複数段直列接続し、参照ク
ロックｆrefを直列に入力し、各半導体ゲート２１〜２
（Ｎ＋ｎ）間より遅延タップを並列出力する。その動作
は従来回路におけるシフトレジスタ３２と同じである
が、回路的にシフトレジスタを使用していない所が異な
っている。各半導体ゲート２１〜２（Ｎ＋ｎ）により物
理的ゲート遅延を利用して位相の分解を行い、そのゲー
ト出力をタップ出力として使用することでシフトレジス
タと等価の動作を実現している。
【００１６】ここで、入力参照クロックの一周期長をＮ
段に分解する為には通常Ｎ個のタップ出力で十分である
が、タップ付遅延素子アレイ１１は物理的遅延を利用し
ているので、各タップにおける遅延量は、温度変動、電
源電圧変動、ゲート個体差などにより一定ではない。よ
ってその各ゲートの遅延量の総和であるタップ付遅延素
子アレイ１１全体としての遅延量は前述の要因により変
動することとなる。そこで、その全体の遅延量の変動幅
の最大値を求め、その値を±ｎタップとし、全体のタッ
プ数をＮ＋ｎタップとしておけば一周期長の位相分解が
可能となる。
段に分解する為には通常Ｎ個のタップ出力で十分である
が、タップ付遅延素子アレイ１１は物理的遅延を利用し
ているので、各タップにおける遅延量は、温度変動、電
源電圧変動、ゲート個体差などにより一定ではない。よ
ってその各ゲートの遅延量の総和であるタップ付遅延素
子アレイ１１全体としての遅延量は前述の要因により変
動することとなる。そこで、その全体の遅延量の変動幅
の最大値を求め、その値を±ｎタップとし、全体のタッ
プ数をＮ＋ｎタップとしておけば一周期長の位相分解が
可能となる。
【００１７】１２は位相比較回路で、前述のタップ付遅
延素子アレイ１１の遅延タップと入力参照クロックの位
相を比較し、その位相比較結果を外部に出力する回路
で、ＥＯＲゲートやＤタイプフリップフロップ（以下Ｄ
−Ｆ／Ｆ）などにより構成することができる。
延素子アレイ１１の遅延タップと入力参照クロックの位
相を比較し、その位相比較結果を外部に出力する回路
で、ＥＯＲゲートやＤタイプフリップフロップ（以下Ｄ
−Ｆ／Ｆ）などにより構成することができる。
【００１８】１３は周期長判定回路で前述位相比較回路
１２の出力する位相比較結果に基づきタップ付遅延素子
アレイ１１の何番目の遅延タップ出力が入力参照クロッ
クと同一位相になったかを検出し、同一位相になった遅
延タップを一周期長として判定する。次にそれが定常時
の一周期長であるＮ番目の遅延タップに対して±何タッ
プ変動しているかを演算し、演算結果を変動タップ数±
Ｅτとして外部に出力する回路である。
１２の出力する位相比較結果に基づきタップ付遅延素子
アレイ１１の何番目の遅延タップ出力が入力参照クロッ
クと同一位相になったかを検出し、同一位相になった遅
延タップを一周期長として判定する。次にそれが定常時
の一周期長であるＮ番目の遅延タップに対して±何タッ
プ変動しているかを演算し、演算結果を変動タップ数±
Ｅτとして外部に出力する回路である。
【００１９】ここで、変動幅の最大はタップ付遅延素子
アレイ１１の項で述べたとおり±ｎタップであるので、
前述の位相比較回路１２、周期長判定回路１３はタップ
付遅延素子アレイ１１のＮ番目のタップを中心に±ｎタ
ップ、幅として２ｎタップの範囲にて、すなわち、これ
は遅延タップ出力のうちの最終段から前の２ｎ個のタッ
プ出力の比較・判定を行えば一周期長の検出を問題なく
行うことができる。
アレイ１１の項で述べたとおり±ｎタップであるので、
前述の位相比較回路１２、周期長判定回路１３はタップ
付遅延素子アレイ１１のＮ番目のタップを中心に±ｎタ
ップ、幅として２ｎタップの範囲にて、すなわち、これ
は遅延タップ出力のうちの最終段から前の２ｎ個のタッ
プ出力の比較・判定を行えば一周期長の検出を問題なく
行うことができる。
【００２０】１４はモジュロ加算器で、前述の周期長判
定回路１３の出力する変動タップ数±Ｅτと位相選択情
報Ｓθのモジュロ加算を行い、その結果をＳMODとして
出力する回路である。具体的には、位相選択情報Ｓθ値
を選択したいタップ番号とした場合、ＳMODは次の数２
のような式で与えられる。
定回路１３の出力する変動タップ数±Ｅτと位相選択情
報Ｓθのモジュロ加算を行い、その結果をＳMODとして
出力する回路である。具体的には、位相選択情報Ｓθ値
を選択したいタップ番号とした場合、ＳMODは次の数２
のような式で与えられる。
【００２１】
【数２】
【００２２】１５は切替器で、ＳMODに基づいてタップ
付遅延素子アレイ１１の遅延タップ出力から一つを選択
し位相選択クロックとして出力する回路である。
付遅延素子アレイ１１の遅延タップ出力から一つを選択
し位相選択クロックとして出力する回路である。
【００２３】次に、図１の構成図の動作について説明す
る。まず入力参照クロックｆrefは、タップ付遅延素子
アレイ１１に入力され図２に示す各半導体ゲート２１〜
２（Ｎ＋ｎ）のゲート遅延を利用し各位相に分解され
る。各位相は、Ｎ＋ｎタップの遅延タップ出力として位
相比較回路１２及び切替器１５に供給される。
る。まず入力参照クロックｆrefは、タップ付遅延素子
アレイ１１に入力され図２に示す各半導体ゲート２１〜
２（Ｎ＋ｎ）のゲート遅延を利用し各位相に分解され
る。各位相は、Ｎ＋ｎタップの遅延タップ出力として位
相比較回路１２及び切替器１５に供給される。
【００２４】位相比較回路１２では、前記の各遅延タッ
プ出力と入力参照クロックｆrefをそれぞれ位相比較
し、その結果を周期長判定回路１３へ供給する。この場
合遅延タップ出力の位相比較は、遅延タップ出力のうち
の最終段から前の２ｎ個のタップ出力を位相比較すれば
よいから比較処理は簡単になる。位相比較回路１２にＤ
−Ｆ／Ｆを用いた場合、入力参照クロックｆrefと各タ
ップ出力間に位相進みがある時、Ｄ−Ｆ／Ｆ出力には比
較結果としてハイレベルが表れるが、位相遅れがある場
合はローレベルのままである。周期長判定回路１３では
そのＤ−Ｆ／Ｆ出力の論理を監視し、論理が反転する遅
延タップを検出し、その遅延タップを入力参照クロック
ｆrefと同一周期長であるタップＴτと判定する。ここ
でタップ付遅延素子アレイ１１全体の遅延量は前述のと
うり各種要因により変動するので、定常状態における一
周期長であるタップＮとＴτは同一とは限らない。よっ
て、その定常時からのずれを変動タップ数Ｅτ（ただし
Ｅτ＝Ｔτ−Ｎ）とし、その値をモジュロ加算器１４へ
供給する。従来方式のように一周期長の分解数がタップ
数Ｎで固定の場合、所望の位相を選択する時は、直接一
周期間１〜Ｎの中から選択すれば良いが、本発明の方式
の場合、一周期長間の分解数が変動するので、定常時に
おける所望の位相の遅延タップ位置を示す位相選択情報
Ｓθが変動時においてどの位置に来るのかを演算で求め
る必要がある。その演算を行うのがモジュロ加算器１４
である。
プ出力と入力参照クロックｆrefをそれぞれ位相比較
し、その結果を周期長判定回路１３へ供給する。この場
合遅延タップ出力の位相比較は、遅延タップ出力のうち
の最終段から前の２ｎ個のタップ出力を位相比較すれば
よいから比較処理は簡単になる。位相比較回路１２にＤ
−Ｆ／Ｆを用いた場合、入力参照クロックｆrefと各タ
ップ出力間に位相進みがある時、Ｄ−Ｆ／Ｆ出力には比
較結果としてハイレベルが表れるが、位相遅れがある場
合はローレベルのままである。周期長判定回路１３では
そのＤ−Ｆ／Ｆ出力の論理を監視し、論理が反転する遅
延タップを検出し、その遅延タップを入力参照クロック
ｆrefと同一周期長であるタップＴτと判定する。ここ
でタップ付遅延素子アレイ１１全体の遅延量は前述のと
うり各種要因により変動するので、定常状態における一
周期長であるタップＮとＴτは同一とは限らない。よっ
て、その定常時からのずれを変動タップ数Ｅτ（ただし
Ｅτ＝Ｔτ−Ｎ）とし、その値をモジュロ加算器１４へ
供給する。従来方式のように一周期長の分解数がタップ
数Ｎで固定の場合、所望の位相を選択する時は、直接一
周期間１〜Ｎの中から選択すれば良いが、本発明の方式
の場合、一周期長間の分解数が変動するので、定常時に
おける所望の位相の遅延タップ位置を示す位相選択情報
Ｓθが変動時においてどの位置に来るのかを演算で求め
る必要がある。その演算を行うのがモジュロ加算器１４
である。
【００２５】モジュロ加算器１４では、前述の周期長判
定回路１３より供給されるＥτと定常時（一周期長Ｎ）
の位相選択情報Ｓθを数２の式に基づいて演算し、変動
時における所望の位相の遅延タップ位置ＳMODを求め、
切替器１５に供給する。切替器１５ではタップ付遅延素
子アレイ１１の遅延タップ出力の中からＳMODの示すタ
ップ位置の出力を選択し外部に位相選択クロックとして
出力する。以上の動作により、高周波発振器を必要とす
ることなく、比較処理、演算処理等を簡単にして、容易
に高周波クロックの位相選択が可能となる。
定回路１３より供給されるＥτと定常時（一周期長Ｎ）
の位相選択情報Ｓθを数２の式に基づいて演算し、変動
時における所望の位相の遅延タップ位置ＳMODを求め、
切替器１５に供給する。切替器１５ではタップ付遅延素
子アレイ１１の遅延タップ出力の中からＳMODの示すタ
ップ位置の出力を選択し外部に位相選択クロックとして
出力する。以上の動作により、高周波発振器を必要とす
ることなく、比較処理、演算処理等を簡単にして、容易
に高周波クロックの位相選択が可能となる。
【００２６】
【発明の効果】以上詳細に説明したように、本発明によ
れば、従来実現困難であった高周波クロックの位相選択
が可能になり、かつこれを実現する回路も非常に簡単に
構成することができる効果がある。
れば、従来実現困難であった高周波クロックの位相選択
が可能になり、かつこれを実現する回路も非常に簡単に
構成することができる効果がある。
【図１】本発明の一実施例クロック位相選択回路の構成
図である。
図である。
【図２】図１に用いたタップ付遅延素子アレイの具体的
構成図である。
構成図である。
【図３】従来方式のクロック位相選択回路図である。
１１…タップ付遅延素子アレイ、１２…位相比較回路、
１３…周期長判定回路、１４…モジュロ加算器、１５…
切替器、２１，２２，２３〜２（Ｎ＋ｎ）…半導体ゲー
ト。
１３…周期長判定回路、１４…モジュロ加算器、１５…
切替器、２１，２２，２３〜２（Ｎ＋ｎ）…半導体ゲー
ト。
Claims (2)
- 【請求項１】 入力クロックを遅延させるとともに該遅
延タップを外部に出力するタップ付遅延素子アレイと、
該タップ付遅延素子アレイの出力する遅延タップ出力と
前記入力クロックとの位相比較を行い該位相比較結果を
出力する位相比較回路と、該位相比較回路の出力する位
相比較結果に基づき前記タップ付遅延素子アレイの出力
する遅延タップ出力のうちの前記入力クロックと位相が
一致する遅延タップを判定し該判定した遅延タップが定
常時において一周期長となる遅延タップに対して何タッ
プ変動しているかを演算し該演算結果を変動タップ数と
して出力する周期長判定回路と、該周期長判定回路の出
力する変動タップ数と外部から入力される位相選択情報
のモジュロ加算を行い該モジュロ加算結果を外部に出力
するモジュロ加算器と、該モジュロ加算器の出力する結
果により前記タップ付遅延素子アレイの遅延タップ出力
を選択し位相選択クロックとして出力する切替器とを備
えたことを特徴とするクロック位相選択回路。 - 【請求項２】 前記タップ付遅延素子アレイは（Ｎ＋
ｎ）個（Ｎ、ｎは自然数）の遅延タップを出力し、且つ
前記位相比較回路は前記タップ付遅延素子アレイの出力
する遅延タップのうちの最終段から前の２ｎ個の出力と
前記入力クロックとの位相比較を行なうことを特徴とす
る請求項１記載のクロック位相選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242775A JPH07106956A (ja) | 1993-09-29 | 1993-09-29 | クロック位相選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242775A JPH07106956A (ja) | 1993-09-29 | 1993-09-29 | クロック位相選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106956A true JPH07106956A (ja) | 1995-04-21 |
Family
ID=17094101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5242775A Pending JPH07106956A (ja) | 1993-09-29 | 1993-09-29 | クロック位相選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106956A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5963107A (en) * | 1997-11-14 | 1999-10-05 | Mitsubishi Denki Kabushiki Kaisha | Pulse-width modulation signal generator |
| US6020773A (en) * | 1997-11-14 | 2000-02-01 | Mitsubishi Denki Kabushiki Kaisha | Clock signal generator for generating a plurality of clock signals with different phases, and clock phase controller using the same |
| US6205086B1 (en) | 1999-04-28 | 2001-03-20 | Hitachi, Ltd. | Phase control circuit, semiconductor device and semiconductor memory |
-
1993
- 1993-09-29 JP JP5242775A patent/JPH07106956A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5963107A (en) * | 1997-11-14 | 1999-10-05 | Mitsubishi Denki Kabushiki Kaisha | Pulse-width modulation signal generator |
| US6020773A (en) * | 1997-11-14 | 2000-02-01 | Mitsubishi Denki Kabushiki Kaisha | Clock signal generator for generating a plurality of clock signals with different phases, and clock phase controller using the same |
| US6205086B1 (en) | 1999-04-28 | 2001-03-20 | Hitachi, Ltd. | Phase control circuit, semiconductor device and semiconductor memory |
| US6222792B1 (en) | 1999-04-28 | 2001-04-24 | Hitachi, Ltd. | Phase control circuit, semiconductor device and semiconductor memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5268656A (en) | Programmable clock skew adjustment circuit | |
| EP0711472B1 (en) | Clock phase shifting method and apparatus | |
| KR910006511B1 (ko) | 샘플레이트 변환 시스템 | |
| US6542013B1 (en) | Fractional divisors for multiple-phase PLL systems | |
| US4339722A (en) | Digital frequency multiplier | |
| US5786715A (en) | Programmable digital frequency multiplier | |
| KR20010006635A (ko) | 지연 회로, 클럭 생성 회로 및 위상 동기 회로 | |
| US5614868A (en) | Phase locked loop having voltage controlled oscillator utilizing combinational logic | |
| WO2003061129A1 (fr) | Circuit generateur d'impulsions | |
| CN113016139B (zh) | 用于产生高比率倍频时钟信号的数字时钟电路 | |
| JPH10145191A (ja) | 逓倍回路及び半導体集積回路装置 | |
| US5896428A (en) | Digital counter and digital phase locked loop circuit using same | |
| KR0133471B1 (ko) | 반도체 집적 회로(Semiconductor integrated circuit) | |
| JP3566686B2 (ja) | 逓倍クロック生成回路 | |
| US20040027181A1 (en) | Clock multiplying PLL circuit | |
| US7561651B1 (en) | Synchronization of a data output signal to a clock input | |
| JPH07106956A (ja) | クロック位相選択回路 | |
| JP3183494B2 (ja) | タイミング信号発生回路 | |
| WO2002011278A1 (en) | Frequency synthesizer | |
| JP4434277B2 (ja) | クロック生成回路およびその使用方法 | |
| JP2000341100A (ja) | 多相クロック信号発生回路、移相クロック信号発生回路及び逓倍クロック信号発生回路 | |
| US7276982B1 (en) | High frequency digital oscillator-on-demand with synchronization | |
| JPH08274629A (ja) | ディジタルｐｌｌ回路 | |
| JP3240713B2 (ja) | 多相クロック生成回路 | |
| JPH06112785A (ja) | ジッタ発生装置 |