KR910006511B1 - 샘플레이트 변환 시스템 - Google Patents

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KR910006511B1
KR910006511B1 KR1019880012001A KR880012001A KR910006511B1 KR 910006511 B1 KR910006511 B1 KR 910006511B1 KR 1019880012001 A KR1019880012001 A KR 1019880012001A KR 880012001 A KR880012001 A KR 880012001A KR 910006511 B1 KR910006511 B1 KR 910006511B1
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마사히로 야마다
키요유키 카와이
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가부시기가이샤 도시바
아오이 죠이치
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Abstract

내용없음.

Description

샘플레이트 변환 시스템
제1a도는 본 발명의 일실시예를 나타낸 회로도.
제2b도는 제1a도에 사용하는 게이트 지연소자의 구체예를 나타내는 구상도.
제2도는 제1도의 링오실레이터 출력을 나타내는 파형도.
제3도는 제1도의 래치회로와 변환테이블 회로의 관계를 나타내는 설명도.
제4도는 본 발명의 다른 실시예를 나타낸 도면.
제5도는 제4도의 회로의 동작설명도.
제6도는 본 발명의 또 다른 실시예를 나타내는 도면.
제7도는 선행발명에 의한 샘플레이트 회로의 개요를 나타내는 블록도면.
제8도는 제7도의 회로에 의한 샘플레이트 변환의 원리 설명도.
제9도는 선행발명에 의한 샘플레이트 변환 회로의 구체예를 나타낸 도면.
제10도는 샘플레이트 변환의 원리를 설명하기 위해 나타낸 타임차아트.
제11a, b도는 제9도의 회로의 문제점을 설명하기 위한 타임차아트.
제12도는 선행발명에 의한 SRC회로의 다른 구체예를 나타낸 도면.
제13도는 제12도의 회로의 동작을 설명하기 위한 타임차아트.
* 도면의 주요부분에 대한 부호의 설명
12 : 래치수단 128 : 보간수단
250 : 보수계수 생성수단 281, 282 : 승산기
283 : 가산기 300 : 동기화 수단
301 : 위상비교 회로 302 : 루프 필터
310 : 링오실레이터
본 발명은 제1의 주파수를 갖는 클록으로 동작하는 회로와 제1의 주파수와는 상이한 제2의 주파수를 갖는 클록으로 동작하는 회로와의 사이에서, 디지털 데이터의 샘플레이트를 변환하는 샘플레이트콘버터(SRC)회로에 적용하여 유효한 샘플레이트변환 시스템에 관한 것이다.
동작주파수가 상이한 2개의 디지털데이터, 처리시스템 사이에서 디지털 데이터의 수수를 가능하게 하기 위해서는 디지털 데이터의 샘플레이트를 변환할 필요가 있다. 그래서, 본원과 동일 승계인에 의해 승계된 미국특허 출원NO 120,569에서는 데이터의 직선보간에 필요해지는 2개의 클록신호간의 위상관계를 구하기 위해 캐스코드 점속된 다단의 지연 게이트를 사용하는 SRC회로가 제안되어 있다.
그러나, 이와 같은 선행 발명의 제1실시예의 SRC회로에 있어서의 클록간의 위상정보 검출에 있어서는 지연용 게이트의 지연시간이 변동하면 올바른 보간계수를 구할 수 없다고 하는 문제가 있다.
또, 선행발명의 제2실시예의 SRC회로는 지연시간의 변동에 대해 보간계수를 수정하고 있다. 그런데 이 선행발명의 제2실시예에 의한 SRC회로에서는 보간계수의 수정을 위해 회로 구성이 복잡해진다고 하는 문제가 있다.
본 발명의 실시예를 설명하기 전에, 제7도 내지 제13도에 의거하여 상기 선행발명에 대해 더욱 상세하게 기술한다.
제7도에 있어서, (111)은 입력데이터를 주파수f1의 클록 CK1에 따라 샘플처리하는 제1디지털데이터 처리시스템이며, (113)은 입력데이터를, 주파수f1과는 상이한 주파수 f2의 클록 CK2에 따라 샘플처리 제2 디지털데이터 처리시스템이다. (112)는 클록 CK1, CK2에 따라 시스템(111)에서 출력되는 데이터의 샘플레이트를 제2시스템(113)에서의 데이터처리에 맞는 레이트로 변환하는 SRC이다.
여기서 제8도를 참조하여 SRC(112)의 동작원리를 설명한다. 제8도는 있어서 Xn, Xn+1은 제1 디지털데이터 처리시스템(111)에서 출력되는 데이터이다. 이 데이터 Xn, Xn+1클록 CK2에 동기하고 있다. 이것을 클록 CK2로 동작하는 제2 디지털 데이터 처리시스템(113)에 건네는 데는 클록 CK2의 위상θ2의 타이밍으로 데이터 Yn을 구하고, 이것을 제2 디지털 데이터 처리시스템(113)에 부여하도록 하면 된다. 그러기 위해서는 데이터 Xn과 그 다음의 데이터 Xn+1을 직선보간하면 된다. 이 보간 계수는 클록신호 CK1, CK2의 위상관계를 구함으로써 구할 수 있다.
제9도는 선행발명의 제1실시예에 의한 SRC(112)의 구체적 구성을 나타내는 회로도이다. 단자(121)에 주어지는 클록CK1은 게이트를 예를 들면, 8개 카스케이드 접속한 지연회로(122)에서 지연된다. 이것에 의해 제10도에 나타낸 바와 같이, 클록 CK1도 포함하여 9상의 지연클록이 얻어진다. 이 9상의 지연클록은 단자(123)에 주어지는 클록 CK2에 따라 래치회로(124)에 래치된다.
지금 클록 CK2의 위상θ2를 제10도에 나타낸 것과 같은 것으로 하면, 래치회로(24)의 래치데이터는 ＂01111000＂으로 된다. 프라이 오리티엔코더(125)는 상기 래치데이터에서＂10＂의 패턴이 존재하는 비트를 찾음으로써 상기 보간계수를 구한다. 제10도의 경우, 패턴＂10＂의 ＂1＂은 래치회로(124)의출력피트의 제5필트째에, ＂0＂은 제6피트째에 존재한다. 이것에서 5/8(=K)와 3/8(=1-K)로 이루어진 보간계수가 구해진다. 즉, 보간계수는 데이터 Xn과 클록 CK2와의 시간간격과 데이터 Xn+1과 클록 CK2와의 시간간격과의 비로서 구해진다.
보간계수 K는 가변필터(128)의 승산기(281)에 주어지며, 단자(126)에서 입력되는 데이터 Xn에 곱셈된다. 보간계수 1-K는 승산기(282)에 주어지며, 단자127에서 입력되는 데이터 Xn+1에 승산된다. 2개의 승산결과를 가산기(283)로 가산되며, 데이터 Yn으로서 단자(129)에 출력된다.
그런데 상기 구성은 제10도와 같이 단자(121)에서 가해진 클록 CK1이 게이트를 8단 지났을 때 꼭1주기가 늦어지도록 게이트의 지연시간과 클록주파수의 관계가 성립되어 있지 않으면 안된다. 그러나, 게이트의 지연시간은 불안정하기 때문에 상기 구성에서는 보간계수를 올바르게 계산할 수 없게 되는 경우가 있다.
특히, 제8도에 있어서, 위상θ2가 데이터Xn에 가까운 때에 보간계수K, 1-K의 오차가 오차가 커진다. 앞서의 설명에서 ＂10＂의 패턴의 출현비트는 게이트의 지연량이 작아지면 상위의 비트측에 어긋나게 한다. 그리고 위상θ2가 데이터 Xn+1에 가까워지면, 8비트째에서 벗어나, 보간계수를 구하지 못하게 된다.
이와 같은 선행발명의 제1실시예에 의한 SRC회로의 문제가 생기는 이유에 대해 제11a, 11b도를 사용하여 설명한다.
제9도의 지연회로(122)의 앞3단의 각 지연게이트의 입출력 신호를 도시한 바와 같이 a, b, c, d라고 하자. 이때 게이트지연량이 클록신호 CK1의 1/4이라고 하면, 제11a도의 점선으로 나타내는 각 블록신호 CK2의 위상에 있어서의 도시한 바와 같이 각기 4비트패턴이 발생한다.
그런데, 게이트지연량이 커지는 경향에 어긋났을 때는 제11b도에 도시한 바와 같이 된다. 즉, 제11b도의 점선으로 나타낸 각 클록신호 CK2의 위상에 있어서의 래치회로(24)로부터의 출력이 제11a도의 정규의 비트패턴과 다른 비트(도시 파선의 동구라이로 둘러싼 부분)를 갖는 패턴으로 된다. 이것이 위상 정보검출을 그르치게 한다. 도시의 경우, K1내지 K8중 K1, K3, K4, K5, K7, K8에 있어서, 제11a도의 그것보다 하나 어긋난 위상점에서의 비트패턴을 출력한다. 또, K2, K6에서는 제11a도에서는 없었던 비트 패턴을 출력한다. 이 결과, 보간계수가 어긋나서 구해지거나 또는 구해지지 않게 되어 버린다고 하는 소망스럽지 못한 문제가 발생한다.
제12도는 선행발명의 제2실시예에 의한 SRC회로를 나타낸다. 이 SRC회로는 제9도와 같이 변환전의 클록신호의 다상지연 출력을 변화후의 클록신호로 래치하고, 이 래치출력에서 보간계수를 구하는 구성에 더 해서 상기 다상지연출력을 변환전의 클록신호로 래치하고, 이 래치출력에서 상기 변환전의 클록신호와 상기 다상지연 출력과 위상관계를 검출하여, 이 검출결과에 따라 상기 보간계수를 수정하도록 한 것이다.
상기 구성에 의하면 지연용 게이트의 지연시간이 변동해도 그 변동량에 따라 보간계수가 수정되므로, 항상 올바른 보간계수를 구할 수 있다.
그리고, 제12도에 있어서, 앞서의 제9도와 동일부에는 동일부호를 붙인다.
제12도에 있어서, 지연회로(122)에서 출력되는 다상의 지연 클록신호는 클록신호 CK1에 따라 또 하나의 래피회로(131)에 래치된다. 래치출력은 또 하나의 프라이오리티엔코더(132)에 공급한다. 이 프라이오리티엔코더(132)는 입력데이터에서 ＂10＂의 패턴이 존재하는 비트를 검출함으로써, 상기 클록신호 CK1과 다상의 지연클록 신호와의 상대위상을 검출한다.
엔코더(132)의 검출출력은 제산기(133)에 공급된다. 이 제산기(133)에는 다시 상기 엔코더(125)에 의해 구해진 보간계수 K가 주어져 있다. 제산기(133)는 이 보간계수 K를 엔코더(131)의 검출결과에 따라 제산한다. 이 제산결과를 K'라고 하면 제산기(133)는 다시 1-K'를 구하고, K'와 1-K'를 정규의 보간계수로서 각기 승산기(281), (282)에 부여한다.
상기 구성에 있어서는 지연회로(122)의 게이트의 지연시간이 변동하면 클록신호 CK1과 다상의 지연클록신호와의 상대위상이 변동한다. 따라서, 다상의 지연클록신호를 클록신호 CK1로 래치하는 래치회로(131)에 있어서는 상기 지연량의 변동량을 래치할 수 있다. 그리고, 이 래치된 변동량은 엔코더(132)에 있어서, 상기 상대위상의 변동량으로서 검출된다. 그래서, 이 검출결과에 의해 엔코더(125)에서 출력되는 보간계수K를 제산하면, 이것을 정규화할 수 있고, 상기 지연량의 변동에 영향받지 않는 보간계수 K'를 얻을 수 있다.
여기서, 다상의 지연클록신호를 래치신호(131)에 있어서 변환전의 클록신호 CK1으로 래치한다고 하는 것은 또 한쪽의 래치회로(125)에 있어서, 상기 다상의 클록신호를 앞서의 제8도에 나타낸 Xn+1의 출력타이밍으로 래치하는 것과 등가이다. 또 이와 같은 경우, 보간계수 K는 1에 설정된다. 따라서 다상의 지연클록신호를 클록신호 CK1에 의해 래치한다고 하는 것은 보간계수 K를 1로 할 때의 패턴＂10＂의 출현비트를 검출하는 것을 뜻한다.
래치회로(131)에 있어서는, 이 출현 비트는 지연용 게이트의 지연시간의 변동에 따라 변동한다. 이것에 대해, 래치회로(124)에 있어서는 상기 지연시간의 변동에 관계없이 고정화된다. 따라서, 엔코더(132)의 출력에 의해 엔코더(125)의 출력을 계산하면, 지연시간의 변동에 수반하는 보간계수 K의 변동을 수정할 수 있는 것이다.
그리고, 제12도에 있어서는 지연회로(122)를 구성하는 각 게이트의 지연시간은 앞서의 제9도의 것과 같은 값으로 설정되어 있다. 단, 지연 단수는 제9도에서는 8단이었던 것에 대해, 제12도에서는 9단에 설정되어 있다. 그것은 지연시간이 정규의 값보다 작아지더라도 클록신호 CK1의 1주기보다도 지연회로(122) 전체의 지연량 쪽이 길어지게 하기 위한 것이다. 이것에 의해 지연량이 작아지더라도 ＂10＂의 패턴이 최상위 비트에서 벗어나는 것을 방지할 수 있어서, 보간계수 K'를 구할 수 없게 된다고 하는 사태의 발생을 방지할 수 있다.
제13도는 지연회로(122)에서 출력되는 9상의 지연클록신호에 대해 래치회로(124), (131)의 래치타이밍을 나타내는 것이다.
래치회로(131)가 다상의 지연클록신호를 래치할 때, 이 래치신호(131)는 클록신호 CK1의 에지의 위상θ1의 직전에서 래치한다. 이 때문에 래치회로(131)의 래치출현은 ＂000111100＂로 된다.
＂10＂의 패턴은 7비트째에서 8비트째에 걸쳐서 나타나며, 이 때는 클록 1주기 분의 디레이는 게이트 7단분의 지연시간보다 길며, 8단분의 지연시간보다는 짧은 것을 나타내고 있다. 한편, 클록 CK2으로 9층의 지연 클록신호를 래치하면 그 출력으로 ＂10＂패턴이 출현하는 위치는 1-8을 취하여 7에서 출력된다.
제산기(133)는 보간계수 K'로서 상기 1-8의 값에 대해, 1-1/8-8/8의 값을 출력하며, (1-K')로서 1/8-8/8의 값을 출력한다.
이와 같이 해서 선행발명의 제2실시예에 의한 SRC회로는 지연용 게이트의 지연시간이 변동해도 항상 바른 보간계수가 얻어진다. 그런데, 이 SRC회로는 제9도에 비해 회로 구성이 복잡화되며, 특히 제산기(133)를 필요로 하므로, 그것에 의한 회로규모의 증대, 나아가서는 원가의 상승 등 실용화에는 많은 문제가 있었다.
본 발명에 의한 샘플레이터 변환시스템은 일례로서 다상지연클록신호 및 소정의 자려발진신호를 출력하기 위해, 서로 루프형상으로 접속된 소정수의 전압제어형 게이트지연소자를 갖는 링오실레이터 수단; 상기 제1의 클록신호와 상기 링오실레이터 수단에서 출력되는 자려발진수단을 동기화하기 위해, 상기 제1의 클록신호와 상기 자려발진신호간의 위상차에 따른 제어전압을 상기 링오실레이터 수단의 각 전압제어형 게이트 지연소자에 공급하는 동기화수단; 상기 링오실레이터 수단에 의해 출력되는 다상지연클록신호를 상기 제2의 클록신호에 따라 래치하는 래치수단; 상기 래치수단에 의해 래치된 상기 다상지연클록신호에 따라 상기 제1 및 제2의 클록신호간의 위상정보에 대응하는 보간계수를 생성하는 보간계수생성수단; 및 상기 제1의 디지털 데이터중의 인접하는 2개의 데이터를 상기 보간계수 생성수단에 의해 생성된 상기 보간계수로 보간함으로써, 상기 제2의 디지탈데이터로서 출력하는 보간수단을 갖는 것이다.
본 발명은 상기 선행 발명의 문제점을 해결하기 위해, 선행발명에 있어서 입력 클록을 다단의 지연게이트소자로 지연시켜 다상의 지연클록을 만들고 있었던 부분에 발진주파수가 입력클록에 동기화되는 링오실레이터를 사용하는 것이다. 링오실레이터는 게이트지연소자를 다단 접속해서 만들어지므로, 이들 게이트지연소자의 각 입출력을 다상지연클록으로서 출력하고, 래치회로에 있어서, 다른 주파수의 클록으로 상기 다상지연클록을 일제히 래치하여, 위상 관계정보를 얻는 것이다.
상기 구성에 의해, 링오실레이터는 입력 클록에 동기화하여 발진하며, 입력클록주기를 게이트지연소자단수로 나눈 수에 분할하고, 각 분할한 위상위치에 존재하는 다상의 지연클록을 얻을 수 있다. 따라서 다상의 지연 클록도 게이트지연소자의 변동에 영향받지 않으며, 입력클록에 동기화되어, 래치회로부에 있어서는 제2의 클록과의 위상관계 정보를 정확한 것으로서 제산기에 의한 수정을 필요로 함이 없이 제공하게 된다.
다음에 본 발명의 실시예를 제1도 내지 제6도에 의거하여 설명한다.
제1a도는 본 발명의 일실시예를 나타낸다. 도면중, 입력클록인 제1의 주파수 f1을 갖는 클록 CK1은 입력단자 121을 통해, 동기화회로(300)를 구성하는 위상비교회로(301)의 한쪽 끝부분에 입력된다. 위상 비교회로(301)의 다른쪽 끝부분에는 링오실레이터부(301)의 발진출력이 공급된다. 링오실레이터부(310)는 예를 들면, 일본출원: 특개소51-159121호에 개시되어 있는 제1b도에 도시한 바와 같은 MOSFET 직접회로로 구성된, 지연량을 전압제어할 수 있는 복수단(도시의 예에서는 4단)의 게이트지연소자(61), (62), (63), (64)를 직렬로 루프접속하여 구성되며, 이들 전압 제어형의 각 게이트 지연소자(61), (62), (63), (64)의 지연량 제어단자에는 앞서의 위상비교회로(301)의 출력단에 접속된 루프필터(302)로부터의 위상오차에 대응하는 DC제어신호가 주어진다. 이것에 의해, 링오실레이터부(310)의 발진출력은 입력클록CK1에 동기화된다.
링오실레이터부(310)의 각 게이트지연소자에서 얻어지는 다상의 지연클록(41), (42), (43), (44)는 입력클록 CK1에 대해, 제2도에 나타낸 바와 같이 된다.
게이트지연소자 1단당의 지연량을 △t로 한다.
지금 게이트지연소자(64)의 출력은 4x △t의 시간후에 로레벨＂L＂이 얻어진다. 이것이 게이트지연시간(61)의 입력으로 된다. 그 후의 4x △t의 시간에서는 게이트지연소자(64)의 출력에 하이레벨이 얻어지며, 이것을 반복하게 된다. 링오실레이터부(310)의 자려발진신호의 주파수 f는 다음식으로 표시된다.
Figure kpo00002
여기서, △t는 위상 비교기(301)의 출력단에 접속된 루프필터(302)로부터의 출력으로 제어되므로 f는 가변가능하다. 따라서, 링오실레이터부(310)의 출력(41)은 입력클록과 동일위상으로 된다. 이 때, (1)식에서
Figure kpo00003
으로되어, 각 지연클록(41), (42), (43), (44)는 입력클록 CK1의 1주기를 8등분한 위상데이터로 출력된다.
제2도에 도시한 바와 같이, 지연클록에 의해 표시되는 위상이 (46)-(53)의 8가지의 경우, 래치회로(24)의 출력데이터는 제3도에 도시된(46)-(53)의 어느하나의 데이터로 된다. 즉 지연클록(41)-(44)은 래치회로(124)에 있어서, 제1의 주파수f1의 클록 CK1과는 상이한 주파수의 제2의 주파수 f2의 클록 CK2에 따라서 래치된다. 그리고, 래치회로(124)의 출력은 ROM 또는 랜덤로직회로에 의해 구성되는 변환테이블 회로(25)에 공급된다. 변환테이블회로(250)는 래치회로(124)의 출력내용에 따라 예를들면 제3도에 나타낸 계수 K와 1-K를 발생한다.
이 다음의 보간처리는 앞서는 제9도에서 설명한 바와 같지만 상기와 같이 링오실레이터를 사용하는 이 SRC회로에서는 제9도의 SRC회로가 갖는 문제점을 제거할 수 있고, 나아가서는 제12도의 SRC회로와 같이 회로구성이 복잡해지는 일도 없다.
본 발명은 상기 실시예에 한정되는 것은 아니다. 상기 실시예에서는 링오실레이터의 발진출력과 입력클록과의 동기화를 모도하는 것을 중심으로 설명했다. 그러나 이 동기화에 대해 불안정성이 있을 경우에는 다시 가변필터(128)을 보간측에 도입하는 데이터를, 링오실레이터의 출력에 동기화시켜 두면 더욱 안정된 데이터 처리가 얻어진다.
제4도,제6도는 이와 같은 점을 고려한 본 발명의 다른 실시예이다.
제4도의 실시예는 제1의 디지털 데이터 처리시스템(111)에 의해, 제1의 주파수 f1의 클록 CK1에 의해 처리된 데이터 Xn, Xn+1을, 샘플레이트 변환회로(112)의 가변필터(128)에 도입할 때에, 다시 래치회로(70),(61)에 통하게 하고, 또한 이 래치회로(70),(71)를 앞서의 클록(41)으로 드라이브하도록 하고 있다. 이와 같이 해 두면 샘플레이트 변환회로(121)의 가변필터(128)에 입력되는 데이터도 역시 링오실레이터(310)의 위상에 끌려들어가 동기화되어 있어서 안정된 처리가 얻어진다. 제5도는 상기 회로에 있어서의 각 데이터와 로크와의 관계를 예시하고 있다.
제6도의 실시예의 경우, 입력데이터 열 Xn을, 래치회로(70),(71)에 의해 전후의 샘플데이터 X'n, X'n+1에 병렬화할 경우에도 링오실레이터(310)의 클록(41)을 사용하는 예이다. 효과는 앞서의 실시예와 같으며, 데이터 자체의 샘플점을 링오실레이터(310)의 위상에 끌어 들이고 있다.
이상 설명한 바와 같이, 본 발명은 간이한 회로구성으로 주파수의 상이한 클록간의 위상관계정보를 정확하게 얻고, 지연소자의 특성의 불균일성에 영향받지 않게끔 한 위상정보 검출회로를 구비한 SRC회로를 제공할 수 있다.

Claims (17)

  1. 제1의 주파수를 갖는 제1의 클록신호로 처리된 제1의 디지털 데이터를 제2의 주파수를 갖는 제2의 클록신호 처리된 제2의 디지털 데이터로 변환되는 샘플레이트 변환시스템에 있어서; 다상지연클록신호 및 소정의 자려발진신호를 출력하기 위해, 서로 루프형상으로 접속된 소정수의 전압제어형 게이트 지연소자를 갖는 링오실레이터(310), 상기 제1의 클록신호와 상기 링오실레이터 수단(310)에 의해 출력되는 자려발진신호를 동기화하기 위해 상기 제1의 클록신호와 상기 자려발진신호간의 위상차에 따른 제어전압을 상기 링오실레이터 수단(310)의 각 전압제어형 게이트지연소자에 공급하는 동기화 수단(300), 상기 링오실레이터 수단(310)에서 출력되는 다상지연클록신호를 상기 제2의 클록신호에 따라서 래치하는 래치수단(124), 상기 래치수단(124)에 의해 래치된 상기 다상지연클록신호에 따라서 상기 제1 및 제2의 클록신호간의 위상 정보에 대응하는 보간계수를 생성하는 보간계수 생성수단(250) 및 상기 제1의 디지털데이터 중의 인접하는 2개의 데이터를 상기 보간계수 생성수단(250)에 의해 생성된 상기 보간계수를 보간함으로써, 상기 제2의 디지탈데이터로서 출력하는 보간수단(128)을 갖는 것을 특징으로 하는 샘플레이트 변환시스템.
  2. 제1항에 있어서, 상기 동기화수단(300)은 상기 제1의 클록신호와 상기 링오실레이터 수단에 의해 출력되는 자려발진신호와의 사이의 위상을 비교하는 위상비교회로(310)와, 이 위상비교회로(301)로부터의 출력을 받는 루프필터(302)를 포함하는 것을 특징으로 하는 샘플레이트 변환시스템.
  3. 제1항에 있어서, 상기 보간계수 생성수단은 상기 제1 및 제2의 클록신호간의 위상정보에 대응하는 제1의 보간계수 K와 제2의 보간계수 1-K를 출력하는 변환테이블 회로(250)를 포함하는 것을 특징으로 하는 샘플레이트 변환시스템.
  4. 제3항에 있어서, 상기 보간수단은 상기 인접하는 2개의 데이터중의 한쪽을 상기 제1의 보간계수 K와 곱셈하는 제1의 승산기(281)와, 상기 인접하는 2개의 데이터중의 다른 쪽을 상기 제2의 보간계수 1-K와 곱셈하는 제2의 승산기(282)와, 상기 제1 및 제2의 승산기(281, 282)로부터의 각 출력을 가산하는 가산기(283)를 포함하는 가변 필터(128)에 의해 구성되는 것을 특징으로 하는 샘플레이트 변환시스템.
  5. 제1항에 있어서, 상기 보간계수 생성수단은 상기 래치수단(124)에 의해 래치된 상기 다상지연클록신호가 나타내는 특정 패턴에 따라 상기 제1 및 제2의 클록신호간의 상대위상을 측정함으로써, 상기 위상정보를 제공하는 수단을 포함하는 것을 특징으로 하는 샘플레이트 변환시스템.
  6. 제1항에 있어서, 상기 링오실레이터수단(310)은 상기소정수의 전압제어형게이트 지연소자(61-64)의 각 지연량을 △t로 할 때 f=1/2n △t(단 n은 전압제어형게이트 지연소자의 수)라는 주파수를 갖는 상기 자려발진신호를 출력하는 동시에, 상기 제1의 클록신호의 1주기를 등분한 위상관계를 갖는 상기 다상지연클록신호를 출력하는 것을 특징으로 하는 샘플레이트 변환시스템.
  7. 제1항에 있어서, 상기 제1의 디지털 데이터중의 인접하는 2개의 데이터를 각기 상기 링오실레이터수단(310)으로부터의 다상지연클록신호중의 특정한 하나에 동기화하는 데이터 동기화수단(70, 71)을 추가로 갖는 것을 특징으로 하는 샘플레이트 변환시스템.
  8. 제7항에 있어서, 상기 데이터동기화수단은 상기 인접하는 2개의 데이터를 상기 다상지연클록신호의 하나로 각 개별로 래치하는 제1 및 제2의 래치회로(70, 71)를 포함하는 것을 특징으로 하는 샘플레이트 변환시스템.
  9. 입력데이터를 제1의 주파수를 갖는 제1의 클록신호에 따라서 샘플처리하는 제1의 디지털 데이터처리시스템(111) ,입력데이터를 제2의 주파수를 갖는 제2의 클록신호에 따라서 샘플처리하는 제2의 디지털데이터 처리시스템(111) 및 상기 제1의 디지털데이터 처리시스템(11)으로 샘플처리된 데이터를 받아, 그것을 상기 제2의 디지털처리 시스템(113)에 적합한 샘플레이트를 변환하여 출력하는 샘플레이트 변환수단(112)를 갖는 샘플레이트 변환시스템에 있어서, 상기 제1의 클록신호에 동기화한 다상 지연클록신호를 출력하는 동기화발진수단(300, 310), 상기 동기화발진수단(300, 310)에 의해 출력되는 상기 다상 지연클록신호를 상기 제2의 클록신호로 끌어 들임으로써, 상기 제1 및 제2의 클록신호간의 위상정보를 얻는 동시에, 이상정보에 대응하는 보간계수를 생성하는 보간계수 생성수단(124, 250) 및 상기 제1의 디지털 데이터 처리 시스템(111)에서 샘플처리된 인접하는 2개의 데이터를 상기 보간계수 생성수단(124)에 의해 생성된 상기 보간계수에 따라서 보간하는 동시에, 보간된 데이터를 상기 제2의 디지털데이터처리시스템(113)에 공급하는 보간수단(128)을 갖는 것을 특징으로 하는 샘플레이트 변환시스템.
  10. 제9항에 있어서, 상기 동기화발진수단은, 상기 다상지연클록신호 및 소정의 자려발진신호를 출력하기 위해, 서로 루프형상으로 접속된 소정수의 전압제어형 게이트지연소자(61-64)를 갖는 링오실레이터수단(310)을 포함하는 것을 특징으로 하는 샘플레이트 변환시스템.
  11. 제10항에 있어서, 상기 동기화수단은 상기 제1의 클록신호와 상기 링오실레이터 수단(310)에 의해 출력되는 자려발진신호와의 사이의 위상을 비교하는 위상비교회로(301)와, 이 위상비교회로(301)로부터의 출력을 받는 루프필터(302)를 포함하는 것을 특징으로 하는 샘플레이트 변환시스템.
  12. 제9항에 있어서, 상기 보간계수 생성수단은 상기 제1 및 제2의 클록신호간의 위상정보에 대응하는 제1의 보간계수K와 제2의 보간계수 1-K를 출력하는 변환테이블회로(250)를 포함하는 것을 특징으로 하는 샘플레이트 변환시스템.
  13. 제12항에 있어서, 상기 보간수단은 상기 인접하는 2개의 디지털주의 한쪽을 상기 제1의 보간계수 K와 곱셈하는 제1의 승산기(281)와, 상기 인접하는 2개의 데이터중 다른 쪽을 상기 제2의 보간계수 1-K와 곱셈하는 제2의 승산기(282)와, 상기 제1 및 제2의 승산기(281, 282)로부터의 각 출력을 가산하는 가산기(283)를 포함하는 가변필터(128)에 의해 구성되는 것을 특징으로 하는 샘플레이트 변환시스템.
  14. 제9항에 있어서, 상기 보간계수 생성수단은 상기 동기화수단(300, 310)에 의해 동기화된 상기 다상지연클록신호가 나타내는 특정패턴에 따라서 상기 제1 및 제2의 클록신호간의 상대위상을 판정함으로써, 상기 위상정보를 제공하는 수단(250)을 포함하는 것을 특징으로 하는 샘플레이트 변환시스템.
  15. 제10항에 있어서, 상기 링오실레이터수단(310)은 상기 소정수의 전압제어형게이트지연소자(61-64)의 각 지연량을 △t로 할 때 f=1/2n △t(단 n은 전압제어형게이트 지연소자의 수)라는 주파수를 갖는 상기 자려발진신호를 출력하는 동시에, 상기 제1의 클록신호의 1주기를 2n등분한 위상관계를 갖는 상기 다상지연클록신호를 출력하는 것을 특징으로 하는 샘플레이트 변환시스템.
  16. 제10항에 있어서, 상기 제1의 디지털데이터중의 인접하는 2개의 데이터를 각기 상기 링오실레이터수단(310)으로부터의 다상지연클록신호중의 특정한 하나에 동기화하는 데이터동기화수단(70,71)을 추가로 갖는 것을 특징으로 하는 샘플레이트 변화시스템.
  17. 제16항에 있어서, 상기 데이저동기화수단은 상기 인접하는 2개의 데이터를 상기 다상지연클록신호의 하나로 개별적으로 래치하는 제1 및 제2의 래치회로(70, 71)를 포함하는 것을 특징으로 하는 샘플레이트 변환시스템.
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