KR20030066791A - 정밀 위상 생성기 - Google Patents

정밀 위상 생성기 Download PDF

Info

Publication number
KR20030066791A
KR20030066791A KR10-2003-7008905A KR20037008905A KR20030066791A KR 20030066791 A KR20030066791 A KR 20030066791A KR 20037008905 A KR20037008905 A KR 20037008905A KR 20030066791 A KR20030066791 A KR 20030066791A
Authority
KR
South Korea
Prior art keywords
signal
phase
frequency
circuit
input
Prior art date
Application number
KR10-2003-7008905A
Other languages
English (en)
Inventor
하리스윌리엄에이.
Original Assignee
허니웰 인터내셔널 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 허니웰 인터내셔널 인코포레이티드 filed Critical 허니웰 인터내셔널 인코포레이티드
Publication of KR20030066791A publication Critical patent/KR20030066791A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number

Abstract

본 발명은 서로 정확하게 위상 시프트된 다수의 클럭 신호를 제공하는 정밀 다중위상 클럭 신호 생성기이다. 상기 클럭 신호는 위상 동기 루프 회로의 궤환 경로 안에 있는 존슨 카운터 내 시프트 레지스터의 출력으로부터 가져온다.

Description

정밀 위상 생성기{PRECISION PHASE GENERATOR}
컴퓨터 또는 다른 시스템에서, 하나의 발진기(oscillator)는 다양한 저장 요소들을 동작시키고 시스템 요소들을 래치(latch)하기 위하여 클럭 소스 및 제어신호로 사용되는 신호를 생성한다. 이러한 요소들을 클럭(clock)하기 위하여는 클럭 신호의 다른 위상들을 사용하는 것이 종종 바람직하다고 알려진다. 두개의 다른 클럭 펄스(clock pulse) 신호 위상을 생성하기 위하여 많은 기술들이 사용되고 있지만, 이러한 기술들은 하나의 고주파수 클럭으로부터 2 개의 위상 밖에는 제공하지 못한다. 회로 내에서 종종 클럭 신호의 4 또는 4 보다 큰 다른 위상으로 다양한 저장 요소를 제어하기 위하여 정밀한 위상 관계를 제공하는 것이 바람직하므로, 하나의 고주파수 클럭으로부터 클럭신호의 2 이상의 위상을 제공하는 다중 위상에 대한 요구가 있다.
본 발명은 전자 제어 시스템에 관한 것으로, 특히 단일 위상 클럭 신호로부터 다중 위상 클럭 신호를 생성하는 정밀 위상 생성기에 관한 것이다.
도1은 정밀 다중 위상 생성기의 실시예에 대한 구성도,
도2는 각각 서로 45도 분리된 클럭 신호를 제공하는 정밀 다중 위상 생성기의 실시예에 대한 구성도.
본 발명은 목적은 다중 위상 신호 생성기를 제공함에 있다. 본 발명은 360。/2N(N은 정수) 클럭 신호의 상대적 위상 간격을 갖는 N 클럭 신호로 입력 클럭 신호를 분할하기 위한 회로를 제공한다. 상기 입력 신호 분할 회로는 주파수 F0를 갖는 입력 신호를 수신하고, 주파수 2NF0을 갖는 출력신호를 제공하는 위상 동기 루프 회로와, 상기 위상 동기 루프 회로의 상기 출력신호를 입력으로서 수신하기 위하여 연결된 N개의 단을 갖고, 상기 위상 동기 루프 회로에 대한 오류 신호로서 출력신호를 제공하고, 클럭 신호로서 상기 N개의 단 중 적어도 두개의 단으로부터 각각 서로 360。/2N 이격된 위상을 갖는 적어도 두개의 출력 신호를 제공하는 존슨 카운터를 포함한다.
또한, 본 발명은 입력 클럭 신호를 수신하고, 상기 입력 클럭 신호와 동일한 주파수 및 상기 입력 신호로부터 소정의 위상 변위를 갖는 다수의 클럭 신호를 생성하기 위한 클럭 신호 생성 회로를 제공한다. 상기 클럭 신호 생성 회로는 입력 클럭 신호와 궤환 신호를 비교하고, 상기 입력 클럭 신호와 상기 궤환 신호 사이의 위상 차이에 대응하는 출력 신호를 제공하기 위한 위상 검출기를 포함한다. 또한, 상기 클럭 신호 생성 회로는 상기 위상 비교기로부터 출력 신호를 수신하고, 제어 신호를 생성하는 저역 통과 필터 및 이득단과, 상기 제어 신호를 수신하고, 상기 제어 신호에 대응하는 주파수를 갖는 발진기 출력 신호를 생성하기 위한 전압 제어발진기를 포함한다. 또한, 상기 클럭 신호 생성 회로에는 상기 발진기 출력 신호를 수신하고, 상기 위상 검출기에 상기 궤환 신호를 제공하며, 상기 입력 클럭 신호의 주파수에서의 다수의 클럭 신호와 고정 각 증분에 의하여 상기 클럭 신호로부터 시프트된 위상을 제공하기 위한 다단 카운팅 회로가 연결된다.
본 발명의 또 다른 특징에 따라서, 360。/2N(N은 정수)의 소정 위상 시프트에 의하여 각각 서로 이격된 적어도 두개의 클럭 신호를 생성하기 위한 방법이 제공된다. 클럭 신호 생성 방법은 원하는 클럭 주파수에서 클럭 신호를 위상 동기 루프 회로의 신호 입력에 제공하는 단계와, 상기 위상 동기 루프의 다른 입력에 궤환 신호를 제공하는 단계와, 2N의 주파수를 갖는 상기 위상 동기 루프의 출력을 생성하는 단계를 포함한다. 또한, 상기 클럭 신호 생성 방법은 2N으로 분할된 상기 위상 동기 루프의 출력 신호 주파수에 대응하는 주파수를 갖는 위상 시프트 루프의 다른 입력에 신호를 제공하기 위하여 상기 위상 동기 루프의 출력과 N 단의 존슨 카운터를 결합하는 단계와, 위상 시프트된 클럭 출력으로 사용하기 위하여 상기 존슨 카운터의 단들의 출력들을 결합하는 단계를 더 제공한다.
이하에서 본 발명의 다른 특징과 이점이 명백하게 될 것이다.
다음의 상세한 설명은, 도1 및 도2를 참조하고 구체화하며, 본 발명의 특정한 실시예를 기술하고 설시한다. 이와 같은 실시예는, 본 발명의 개념을 예시하고 교시하기 위하여 제공되는 것이며 제한하기 위한 것이 아니고, 당업자로 하여금 본 발명을 구현하고 실시할 수 있도록 충분한 정도로 나타나고 기술된다. 따라서, 상기 상세한 설명은 본 발명을 모호하게 하지 않는 범위에서, 당업자에게 알려진 자명한 사항을 생략할 수 있다.
도1은 본 발명에 따른 정밀 위상 생성기(100)를 나타낸다. 위상 생성기(100)는 위상 동기 루프 회로(Phase Locked Loop Circuit)(102) 및 존슨 카운터(104)를 포함한다.
위상 동기 루프 회로(102)는 클럭 소스로부터 주파수 F0를 갖는 입력신호(104)를 수신한다. 위상 동기 루프(102)에서는 입력신호(104)가 기준입력단자(106)에 적용되는 기준 신호와 비교되고, 내부 오류 신호가 발달된다. 상기 내부 위상 오류 신호는, 상기 제어 신호에 대응하는 출력 신호(108)를 제공하는 전압 제어 발진기(Voltage Controlled Oscillator: VCO)의 입력에 지원되는 제어 신호를 제공하기 위하여 이득단(gain stage) 및 저역 통과 필터(low-pass filter)에 의해조절된다.
위상 동기 루프(102)의 전압 제어 발진기로부터의 출력신호(108)는 존슨 카운터(104)의 입력에 연결된다. 존슨 카운터(104)는, 그 출력 단계의 상태에 관계 없이 상기 상태의 보수(complement)가 차기 클럭 펄스에서 상기 카운터의 연속적인 입력에 지원되도록, 상기 카운터의 연속적인 입력에서 특정 궤환(feedback)을 갖는 시프트 레지스터(shift register)의 특정한 형태이다. 네 개의 단(n=4)을 갖는 존슨 카운터에 있어서, 상기 사이클(cycle) 길이는 2n=8 이며, 2n=16 이 아니다. 존슨 카운터(104)의 출력(110)은 상기 카운터의 n번째 플립 플롭 단(flip flop stage)으로부터 가져오며, 그 주파수는 F0이다.
상기 106단자에서의 오류신호를 입력 클럭 신호 F0에 대응시키기 위하여, 위상 동기 루프(102)의 출력이 2n*F0가 되도록 상기 전압 제어 발진기의 이득을 설정할 것이 필요하다. 상기 존슨 카운터(104)의 각각의 시프트 레지스터로부터 부가적인 출력(112)이 제공된다. 상기 각각의 출력들은 클럭 신호 F0와 같은 주파수를 갖고 있으나, 클럭 신호 F0로부터 360。/2N 씩 각각 위상 시프트(shifted)된다.
본 발명에 따른 정밀 위상 생성기(200)의 실시예에 대한 보다 완전한 구성도가 도2에 나타나 있다. 주파수 F0를 갖는 입력 클럭 신호(202)가 위상 검출기의 입력 단자(202)에 공급된다. 위상 검출기(204)는 202단자에서의 입력 신호의 위상과206단자에서의 수신된 오류신호를 비교하고, 상기 202단자 및 206단자에서의 입력 신호 사이의 위상 차이에 대응하는 평균값을 갖는 출력단자(208)에 출력 신호를 제공한다.
상기 위상 검출기(204)의 출력은 저역 통과 필터(210)에 의하여 수신되고, 전압 제어 발진기(216)의 입력 단자(214)에 연결되고 제어신호를 생성하는 이득단(212)에 의하여 수신된다. 전압 제어 발진기(216)는 상기 제어 전압에 대응하는 주파수를 갖는 발진기 출력 전압을 생성한다. 더욱 상세하게는, 발진기(216)의 출력신호(217)는, 시프트 레지스터(220, 222, 224 및 226)로 형성된 존슨 카운터의 218단자 출력이 입력 클럭 신호 F0의 주파수에 대응하는 주파수를 갖도록 크기가 조정되는 주파수를 갖는다. 이와 같이 함으로써, 도시된 네 개 단의 존슨 카운터에 대하여, 전압 제어 발진기(216)로부터의 상기 발진기의 출력 신호의 입력주파수 F0는 2n 또는 8로 승산된다.
레지스터(220, 222, 224 및 226)로 형성된 존슨 카운터의 출력(218)에서의 신호 주파수는, 상기 카운터의 크기 조정(scaling) 또는 분할 행위(dividing action)에 의하여 출력 신호(217) 주파수의 1/2n 또는 1/8이 된다. 상기 카운터 출력 신호는 상기 위상 동기 루프의 루프를 닫기 위하여 위상 검출기(204)의 오류 입력 단자(206)에 연결되며, 따라서 상기 존슨 카운터(104)의 출력(218)에서의 신호는 입력 클럭 신호(202)의 주파수 F0에 동기(locked)된다.
입력 클럭 신호(202)의 주파수 F0와 동일한 주파수를 갖는 다중 클럭 출력신호가 218단자 뿐만 아니라 228, 230 및 232 단자에서 이용될 수 있다. 카운터 220, 222, 224 및 226가 존슨 카운터로서 작동할 수 있도록 하기 위하여, 출력단자(218)로부터 첫 번째 시프트 레지스터(220)의 입력으로 궤환 연결(feedback connection)이 형성되고, 따라서 출력단자(226)의 상태에 관계없이 상기 상태의 보수(complement)는 차기 클럭 펄스에서 존슨 카운터의 연속적인 입력에 제공된다.
도2에 도시된 회로에서, 228과 230, 230과 232, 232와 234 단자 사이의 위상 차이는 정확히 45도이다. 이와 같이 하여 상기 각각의 카운터 단(stages)의 상기 네 개의 출력 및 상기 보수화 된 출력은 각각 서로 정확히 45도로 분리되고 360도의 위상 범위를 모두 둘러싸는 여덟 개의 정확한 내부 클럭 신호를 제공한다. 도시된 바와 같이 여덟개가 아니라, 네개의 카운터에 의한 분할을 갖는 펄스 생성기에 대하여, 상기 단자들 사이의 위상 차이는 90도가 될 것이다. n을 적당히 지정함으로써, 상기 정밀 위상 생성기에 의하여 생성될 수 있는 다중 클럭 신호들 사이에서 발생 가능한 다양한 위상 시프트(shift)를 설정할 수 있음을 알 수 있다.
기술의 심화된 견지에서, 다중 위상 시프트된 클럭 신호의 생성을 결정하기 위하여 상기의 방법을 구체화하는 회로 뿐만 아니라. 또 다른 방법을 제공한다. 360。/2N (N은 양의 정수)의 소정 위상 변위에 의하여 서로서로 분리된 적어도 두개의 클럭신호를 생성하기 위한 하나의 비반복적(non-iterative) 방법은, 원하는 클럭 주파수에서 클럭 신호를 위상 동기 루프 회로의 신호 입력으로 공급하고 궤환신호를 위상 동기 루프의 다른 입력에 공급할 것이 요구된다. 또한 상기 방법은 2N의 주파수를 갖는 위상 동기 루프의 출력을 생성하고, 2N으로 나눈 위상 동기 루프의 출력 신호 주파수에 대응하는 주파수를 갖고 위상 변위 클럭 출력으로 사용하기 위하여 상기 존슨 카운터 단의 출력을 연결하는 위상 동기 루프의 다른 입력에 신호를 제공하기 위하여 상기 위상 동기 루프의 출력을 N단(stage)의 존슨 카운터에 연결하는 것을 포함한다.
상술한 실시예는 본 발명을 실시하거나 구현하기 위한 하나 이상의 방법을 설시 및 교시하기 위한 것이며, 그 범위를 제한하기 위한 것이 아니다. 본 발명이 교시하는 바를 실시 및 교시하는 모든 방법을 포함하는 본 발명의 실질적인 범위는 오직 다음의 청구항 및 그 균등범위에 의하여 정의된다.
본 발명에 따르면 하나의 고주파수 클럭으로부터 클럭신호의 다중 위상을 제공함으로써 회로 내의 다양한 저장 요소를 정밀하게 제어할 수 있다.

Claims (21)

  1. 입력 클럭 신호를 360。/2N(N은 정수) 클럭 신호의 상대적 위상 간격을 갖는 N개의 클럭 신호로 분할하기 위한 회로에 있어서,
    주파수 F0를 갖는 입력 신호를 수신하고, 주파수 2NF0을 갖는 출력신호를 제공하는 위상 동기 루프 회로;및
    상기 위상 동기 루프 회로의 상기 출력신호를 입력으로서 수신하기 위하여 연결된 N개의 단을 갖고, 상기 위상 동기 루프 회로에 대한 오류 신호로서 출력 신호를 제공하고, 클럭 신호로서 상기 N개의 단 중 적어도 두개의 단으로부터 각각 서로 360。/2N 이격된 위상을 갖는 적어도 두개의 출력 신호를 제공하는 존슨 카운터를 포함하는 것을 특징으로 하는 입력 신호 분할 회로.
  2. 제1항에 있어서, N=4인 것을 특징으로 하는 입력 신호 분할 회로.
  3. 제1항에 있어서, N=8인 것을 특징으로 하는 입력 신호 분할 회로.
  4. 서로 위상 시프트된 다중 클럭 신호 제공 회로에 있어서,
    입력 신호와 오류 신호를 비교하고, 출력 신호를 제공하는 위상 동기 루프 회로;및
    입력으로서 상기 위상 동기 루프 회로의 출력 신호를 수신하기 위하여 상기 위상 동기 루프 회로의 궤환 경로에 연결되고, 상기 위상 동기 루프 회로에 오류 신호로서 출력 신호를 제공하며, 클럭 신호로서 각각의 단으로부터 각 입력 신호의 위상과 이격된 위상을 갖는 적어도 두개의 출력 신호를 제공하는 다중-단 카운터를 포함하는 것을 특징으로 하는 다중 클럭 신호 제공 회로.
  5. 제4항에 있어서, 상기 다중-단 카운터는 N 개의 단을 갖는 존슨 카운터이고, 상기 존슨 카운터의 출력 신호의 주파수는 2N으로 분할된 위상 동기 루프 회로의 출력 신호 주파수인 것을 특징으로 하는 다중 클럭 신호 제공 회로.
  6. 입력 클럭 신호를 수신하고, 상기 입력 클럭 신호와 동일한 주파수 및 상기 입력 신호로부터 소정의 위상 변위를 갖는 다수의 클럭 신호를 생성하기 위한 회로에 있어서,
    입력 클럭 신호와 궤환 신호를 비교하고, 상기 입력 클럭 신호와 상기 궤환 신호 사이의 위상 차이에 대응하는 출력 신호를 제공하기 위한 위상 검출기;
    상기 위상 비교기로부터 출력 신호를 수신하고, 제어 신호를 생성하는 저역 통과 필터 및 이득단;
    상기 제어 신호를 수신하고, 상기 제어 신호에 대응하는 주파수를 갖는 발진기 출력 신호를 생성하기 위한 전압 제어 발진기;및
    상기 발진기 출력 신호를 수신하고, 상기 위상 검출기에 상기 궤환 신호를제공하며, 상기 입력 클럭 신호의 주파수에서의 다수의 클럭 신호와 고정 각 증분에 의하여 상기 클럭 신호로부터 시프트된 위상을 제공하기 위한 다단 카운팅 회로를 포함하는 것을 특징으로 하는 클럭 신호 생성 회로.
  7. 제6항에 있어서, 상기 위상 검출기의 상기 출력 신호는 상기 입력 신호와 상기 궤환 신호 사이의 위상 차이를 나타내는 것을 특징으로 하는 클럭 신호 생성 회로.
  8. 제6항에 있어서, 상기 전압 제어 발진기 출력 신호의 주파수는 상기 입력 클럭 신호 주파수의 다중 주파수인 것을 특징으로 하는 클럭 신호 생성 회로.
  9. 제8항에 있어서, 다단 카운팅 회로는 N 단을 갖는 존슨 카운터인 것을 특징으로 하는 클럭 신호 생성 회로.
  10. 제6항에 있어서, 상기 전압 제어 발진기 출력 신호의 주파수는 상기 입력 클럭 신호 주파수의 다중 주파수인 것을 특징으로 하는 클럭 신호 생성 회로.
  11. 클럭 주파수 F0에서 첫 번째 클럭 신호를 생성하기 위한 클럭 생성기;
    상기 첫 번째 클럭 신호를 수신하고, 출력을 제공하는 위상 동기 루프 회로;및
    상기 위상 동기 루프 회로의 상기 출력신호를 입력으로서 수신하도록 연결된 N개의 단을 갖고, 상기 위상 동기 루프 회로에 대한 오류 신호로서 출력 신호를 제공하고, 클럭 신호로서 상기 각각의 N개의 단으로부터 출력 신호를 제공하는 존슨 카운터를 포함하는 것을 특징으로 하는 다중 위상 클럭 신호 생성 회로.
  12. 제11항에 있어서, 상기 위상 동기 루프 회로의 상기 출력 신호는 2N*F0의 주파수를 갖는 것을 특징으로 하는 다중 위상 클럭 신호 생성 회로.
  13. 클럭 주파수를 갖는 클럭 신호를 생성하기 위한 생성기;
    입력 클럭 신호와 궤환 신호를 비교하고, 상기 입력 클럭 신호와 상기 궤환 신호 사이의 위상 차이에 대응하는 출력 신호를 제공하기 위한 위상 검출기;
    상기 위상 비교기로부터 출력 신호를 수신하고, 제어 신호를 생성하는 저역 통과 필터 및 이득단;
    상기 제어 신호를 수신하고, 상기 제어 신호에 대응하는 주파수를 갖는 발진기 출력 신호를 생성하기 위한 전압 제어 발진기;및
    상기 발진기 출력 신호를 수신하고, 상기 위상 검출기에 상기 궤환 신호를 제공하며, 상기 입력 클럭 신호의 주파수에서의 다수의 클럭 신호와 상기 클럭 신호로부터 시프트된 위상을 제공하기 위한 다단 카운팅 회로를 포함하는 것을 특징으로 하는 다중 위상 신호 생성기 회로.
  14. 제13항에 있어서, 상기 다단 카운팅 회로로부터의 상기 다수의 클럭 신호는 고정 각 증분에 의하여 서로 시프트되는 것을 특징으로 하는 다중 위상 신호 생성기 회로.
  15. 제13항의 생성기 회로에 있어서, 상기 다단 카운팅 회로는 N 단을 갖는 존슨 카운터인 것을 특징으로 하는 다중 위상 신호 생성기 회로.
  16. 제13항에 있어서, 상기 위상 검출기의 상기 출력 신호는 상기 입력 신호와 상기 궤환 신호 사이의 위상 차이를 나타내는 것을 특징으로 하는 다중 위상 신호 생성기 회로.
  17. 제13항에 있어서, 상기 전압 제어 발진기 출력 신호의 주파수는 상기 입력 클럭 신호 주파수의 다중 주파수인 것을 특징으로 하는 다중 위상 신호 생성기 회로.
  18. 제13항에 있어서, 다단 카운팅 회로는 N개의 단을 갖는 존슨 카운터인 것을 특징으로 하는 다중 위상 신호 생성기 회로.
  19. 제9항에 있어서, 상기 전압 제어 발진기 출력 신호의 주파수는 상기 입력 클럭 신호 주파수의 다중 주파수인 것을 특징으로 하는 클럭 신호 생성 회로.
  20. 360。/2N(N은 정수)의 소정 위상 시프트에 의하여 각각 서로 이격된 적어도 두개의 클럭 신호를 생성하기 위한 방법에 있어서,
    원하는 클럭 주파수에서 클럭 신호를 위상 동기 루프 회로의 신호 입력에 제공하는 단계;
    상기 위상 동기 루프의 다른 입력에 궤환 신호를 제공하는 단계;
    2N의 주파수를 갖는 상기 위상 동기 루프의 출력을 생성하는 단계;
    2N으로 분할된 상기 위상 동기 루프의 출력 신호 주파수에 대응하는 주파수를 갖는 위상 시프트 루프의 다른 입력에 신호를 제공하기 위하여 상기 위상 동기 루프의 출력과 N 단의 존슨 카운터를 결합하는 단계;및
    위상 시프트된 클럭 출력으로 사용하기 위하여 상기 존슨 카운터의 단들의 출력들을 결합하는 단계를 포함하는 것을 특징으로 하는 클럭 신호 생성 방법.
  21. 제20항에 있어서, N=4인 것을 특징으로 하는 클럭 신호 생성 방법.
KR10-2003-7008905A 2000-12-29 2001-12-18 정밀 위상 생성기 KR20030066791A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/751,610 2000-12-29
US09/751,610 US20020084816A1 (en) 2000-12-29 2000-12-29 Precision phase generator
PCT/US2001/048976 WO2002054598A2 (en) 2000-12-29 2001-12-18 Precision phase generator

Publications (1)

Publication Number Publication Date
KR20030066791A true KR20030066791A (ko) 2003-08-09

Family

ID=25022762

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-7008905A KR20030066791A (ko) 2000-12-29 2001-12-18 정밀 위상 생성기

Country Status (5)

Country Link
US (1) US20020084816A1 (ko)
EP (1) EP1346480A2 (ko)
JP (1) JP2004525548A (ko)
KR (1) KR20030066791A (ko)
WO (1) WO2002054598A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150021488A (ko) * 2013-07-25 2015-03-02 보에 테크놀로지 그룹 컴퍼니 리미티드 주파수 신호 생성 시스템 및 디스플레이 장치

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1811664A3 (en) * 2005-12-30 2010-01-27 STMicroelectronics Pvt. Ltd. System and method for multiple-phase clock generation
US8355478B1 (en) * 2009-05-29 2013-01-15 Honeywell International Inc. Circuit for aligning clock to parallel data
US9870012B2 (en) * 2012-09-25 2018-01-16 Intel Corporation Digitally phase locked low dropout regulator apparatus and system using ring oscillators

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4093870A (en) * 1976-04-26 1978-06-06 Epstein Lawrence J Apparatus for testing reflexes and/or for functioning as a combination lock
US4282493A (en) * 1979-07-02 1981-08-04 Motorola, Inc. Redundant clock signal generating circuitry
JP2993200B2 (ja) * 1991-07-31 1999-12-20 日本電気株式会社 位相同期ループ
DE4214612C2 (de) * 1992-05-02 2001-12-06 Philips Corp Intellectual Pty Frequenzteilerschaltung
US5425074A (en) * 1993-12-17 1995-06-13 Intel Corporation Fast programmable/resettable CMOS Johnson counters

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150021488A (ko) * 2013-07-25 2015-03-02 보에 테크놀로지 그룹 컴퍼니 리미티드 주파수 신호 생성 시스템 및 디스플레이 장치

Also Published As

Publication number Publication date
EP1346480A2 (en) 2003-09-24
US20020084816A1 (en) 2002-07-04
WO2002054598A3 (en) 2003-04-10
WO2002054598A2 (en) 2002-07-11
JP2004525548A (ja) 2004-08-19

Similar Documents

Publication Publication Date Title
JP2731151B2 (ja) 位相情報検出回路
FI88837B (fi) Frekvensdividering med udda tal och decimaltal
CN108445734B (zh) 时脉倍频、乘频及数字脉冲产生电路、时间数字转换器
US7088155B2 (en) Clock generating circuit
JPH09270680A (ja) 周波数逓倍回路
KR960003063B1 (ko) 프로그램으로 분수 주파수를 분할할 수 있는 클럭 발생기
KR0138220B1 (ko) 위상동기루프회로의 클럭지연보상 및 듀티제어 장치
US5481230A (en) Phase modulator having individually placed edges
US7642865B2 (en) System and method for multiple-phase clock generation
JPH04356804A (ja) デジタル信号合成方法及び装置
US7801263B2 (en) Clock divider with a rational division factor
US6798266B1 (en) Universal clock generator using delay lock loop
US20040027181A1 (en) Clock multiplying PLL circuit
KR20030066791A (ko) 정밀 위상 생성기
US20130088268A1 (en) Multi-Phase Clock Generation System and Clock Calibration Method Thereof
US7378885B1 (en) Multiphase divider for P-PLL based serial link receivers
JPS63151217A (ja) 歯抜け分周回路
CN114710154A (zh) 基于时分复用增益校准的开环小数分频器和时钟系统
JP2000236241A (ja) 半導体集積回路
WO2022215503A1 (ja) マルチチャンネルクロック発生器
KR100316533B1 (ko) 다위상 출력 위상고정루프를 이용한 부동소수점 주파수합성장치
JP2543514B2 (ja) タイミング信号発生器
JPH07106956A (ja) クロック位相選択回路
KR0142261B1 (ko) 디지탈 정현파 발생방법 및 그 회로
KR20200137287A (ko) 디지털 클럭 생성 장치 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application