KR960003063B1 - 프로그램으로 분수 주파수를 분할할 수 있는 클럭 발생기 - Google Patents

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Abstract

내용 없음.

Description

프로그램으로 분수 주파수를 분할할 수 있는 클럭 발생기
제1도는 클럭 발생기가 입력 클럭 fin으로부터 오버샘플링 클럭 fso를 발생시키는 시그마-델타 코덱의 블럭도.
제2도는 본 발명의 바람직한 실시예에 따라서 제1도의 클럭 발생기가 일련의 카운터로 그 동작을 실행하는 블럭도.
* 도면의 주요부분에 대한 부호의 설명
10 : 클럭 발생기 12 : 코덱
12.1 : A/D 변환기 12.2 : D/A 변환기
12.3 : 제어기
본발명은 클럭 발생기에 이용하는 분수 주파수 분할(fractional frequency division)에 관한 것으로, 특히 오버샘플된(oversampled) 아날로그-디지탈(A/D) 및 디지탈-아날로그(D/A) 변환기들을 구비한 시스템과 같은 샘플된 데이타 통신 시스템에서 이용되는 클럭 발생기에 관한 것이다.
동기 디지탈 수신기 또는 오버샘플된 A/D 또는 D/A 변환기와 같은 현대적 통신 시스템은 통상적으로 서로 상이한 클럭 주파수들이 발생될 것을 필요로 하지만, 그 주파수들의 최소공배수(LCM)는 지나치게 높은 주파수가 되어 실제로 발생될 수 없다. 결과적으로, 상기 시스템에 대해 일부 소망하는 주파수들을 발생시키기 위해 분수 분할이 이용될 수 있게끔, LCM보다 낮은 고주파수 기준이 선택될 수도 있다. 그러나, 많은 경우에 있어서 분수 분할로 인해 타이밍 순간 이상(timing jitter)이라고 하는 좋지 못한 결과가 발생된다.
분수 분할하는 한가지 방법으로서 복수의 독립적인 기준주파수(multiple independent reference freguency)를 이용하는 것이 있다. 이것은 시스템에서 여러가지 주파수를 함께 동기화시키기 위해 위상 동기 루프(PLL)를 필요로 한다. 클럭 순간 이상(clock jitter)은 일반적으로 PLL에서도 나타나지만, 분수 분할기에서보다 그 레벨이 훨씬 작다. 상기 방법의 약점은 비용이 더 들고 복잡하다는 것이다. 소정의 약수 집합에 대해서 순간 이상의 발생을 감소시키면서 분수로 분할된 클럭을 발생시키는 여러가지 방법이 시도되어 왔다. 일례로서 엔.제이.말로이(N.J.Malloy)의 1991년 9월 24일자 공고된 미국특허 제5,502,031호가 있다. PLL의 출력 클럭 FOUT는 기준 클럭 FTB의 정수배가 아니며 통상적으로 클럭 분할 처리에서 근본적으로 발생하는 순간 이상(jitter)을 갖고 있다. 더 자세하게로는, 말로이 특허에서 FOUT는 소정 서열로(in a predetermined sequence) 번갈아 사용되는 2개의 정수 약수중 하나로 각각의 시구간에서 FTB를 분할함으로써 발생된다. 순간 이상의 악영향을 감소시키기 위해 약수들은 “가급적 자주 그리고 가급적 일정한 방식으로” 교대한다. 그러나 이들 일반적인 지침 이외에는 순간 이상의 영향을 감소시키기 위한 약수들의 최적 서열을 결정하는 규정된 기준이 없다. 더우기, 말로이 특허에서 유일한 실시예로서 51.84MHz 기준 클럭 FTB에서 1.544MHz 출력 클럭 FOUT를 발생시키는 것은 실험적으로 193 시구간에서 2개의 약수(33, 34)로 FTB를 분할하여 서열을 결정해야만 한다.
그러므로, 당업계에서는 소정의 약수쌍과 입력 클럭 주파수의 비정수배(non-integral multiple)인 소정의 출력 클럭 주파수에 대한 순간 이상의 악영향을 감소시키는 약수 서열을 찾는 결정적인 기술에 대한 요구가 있어 왔다.
본 발명의 일반적인 실시예에 따라서, 클럭 발생기는 2개의 정수 약수중 하나로 각각의 시구간에서 입력 클럭 주파수를 분할하는 수단 및, 유클리드 최대공약수 이론(Euclidean greatest common divisor theorem)에 따라 정해지는 몫(quotient)들에 의해 결정된 서열로 약수들을 교대시키는 수단을 포함한다. 이와 같은 방식에 의해 소정의 약수쌍에 대해서 출력 클럭 주파수에서 순간 이상의 악영향을 감소시킬 수 있다.
오버샘플된 A/D 또는 D/A 변환기(예를들어, 코덱(Codec ; 인코더 및 디코더)에서 이용하기 위한 바람직한 실시예에서, 오버샘플링 클럭은 입력 클럭에 정수적으로 관련된 것이 아니고 상술한 기법에 의해 입력 클럭으로부터 발행된다. 더 상세하게로는, 약수들을 교대시키는 수단은 각각의 카운터가 유클리드 몫들에 따라서 선행 카운터를 증가 또는 감소시키는 상호 종속적인 일련의 카운터를 포함한다.
본 발명의 주요 이점은 본 발명이 매우 다양한 주파수와 약수에 대해서 결정론적이며(deterministic) 따라서 프로그램 실행가능하다는 것이다. 예를들어, 코덱의 경우에서 본 발명은, 코덱 입력 클럭 주파수와 시스템 클럭 주파수가 서로 정수배가 아니라하더라도, PLL이나 기타 고가의 장치를 쓰지 않고 상기 코덱 입력 클럭 주파수를 상기 시스템 클럭 주파수와 정합시키는데 유연성을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명의 여러가지 실시예를 설명하기 전에 이들 실시예들을 설명하는데 필수적인 이론인 유클리드 이론(Euclidean Theorem)을 먼저 설명한다.
[유클리트 이론]
2개의 정수 a와 b(a＞b)를 나누는 최대 공통 정인자(greatest common integral divisor) d를 찾는 유클리드 이론은 간행물 스프링거-버락(Springer-Verlag)(1982), PP4-7에서의 에이치.제이.누스바우머(H.J.Nussbaumer)의 고속 푸리에 변환 및 컨벌루션 알고리즘(Fast Fourier Transforms and Convolution Algorithms)에 기재되어 있다. 여기서, 최대공약수는 몫 gk와 나머지 rk로 다음과 같이 구해질 수 있다.
a=bq1+r1, r1＜b (1)
b=r1q2+r2, r2＜r1(2)
r1=r2q3+r3, r3＜r1(3)
rk-2=rk-1qk+rk, rk＜rk-1(4)
rk-1=rkqk+1+0, (5)
상기 식에서 나머지 rk=d는 정수 a 및 b의 최대공약수이고, 몫 gk(k=1, 2, ...)는 출력 클럭에서 순간 이상의 악영향을 감소시키는 의미로 입력 클럭의 한쌍의 약수 N 및 N+1(또는 N-1 및 N)을 교대시키는 서열을 결정하는데 이용된다.
본 발명의 설계에 상기 이론을 적용하는데 있어 나머지들은 0이 되는 마지막 나머지를 제외하고는 양수 또는 음수로 취해질 수 있다. 따라서, 방정식(3) 내지 (5)의 좌변이절대치 | ri| (i=1, 2, ...(k-1)가 되어야함을 알았다. 후술될 이유로 해서, 또한 다음 조건이 방정식(2) 내지 (5)에 만족되어야 함을 알았다.
| rk| ≤ 1/2 | rk-1| and | ri| ≤ 1/2b (6)
이들 원리들이 클럭 발생기의 일반적인 설계에 적용될 경우, fout=fin/(a/b)가 된다. 여기서 fin및 fout은 각각 발생기의 입력 및 출력 주파수들이다. 이들 원리들을 시그마-델타 코덱의 설계에 적용하는 것은 오버 샘플링 클럭 주파수 fso=fout이 되는 이하에서 기술된다.
[시그마-델타 코덱]
오버샘플된 시그마-델타 코덱(12)은 제1도에서 단순화된 형태로 도시되어 있으며, 이코덱에서는 아날로그 신호 x(t)를 디지탈(즉, PCM) 신호 y(n)로, 그리고 그 역으로도 변환시킨다. 코덱(12)은 제어기(12.3)를 포함하는데, 이제어기는 A/D 변환기(12.1), D/A 변환가(12.2), 그리고 클럭 발생기(10)에 연결되어 있다. 입력 클럭 fin은 클럭 발생기(10)에 가해진다. 이 클럭 발생기(10)는 보통 N분할 카운터(divide-by-N counter)로서 입력 클럭 주파수를 정수 N으로 분할하여 오버샘플링 클럭 fso를 발생시킨다. 오버샘플링 클럭 fso는 제어기(12.3)에 공급되고, 차례로, 이제어기는 기본대역 샘플링 클럭 fsb를 각각의 변환기에 공급한다. 상기 제어기가 디시메이션 인자(decimation factor) M=fso/fsb인 경우, fin=NMfsb이다.
그러나 입력 클럭 fin가 상기에서 요구되는 오버샘플링 클럭 주파수 fso의 정수배가 아닐경우(그러나 입력 클럭은 여전히 요구되는 기본대역 샘플링 주파수 fsb의 배수임)에는 어떤 문제가 발생한다. 이와 같은 경우에는, 클럭 발생기는 더이상 단순한 N분할 카운터가 될 수 없고, 오히려 통상적으로 각각의 샘플링 시구간에서 fin이 2개의 약수 N, N+1(또는 N-1, N)중 어느 하나로 분할되는 더욱 복잡한 것이 된다. 상술한 바와 같이, 이 방식은 fso에서 순간 이상을 일으킨다. 소정의 약수쌍에 대해 순간 이상의 악영향을 감소시키기 위해 2개의 약수의 설명은 상술한 유클리드 이론에 따라 결정된다.
특히, 이 이론을 오버샘플링 시그마-델타 코덱 설계에 적용하는 것은 정수 a 및 b를 다음과 같이 코덱의 변수들로 식별하는 것으로 시작된다.
a=fin/fsb(7)
b=M=fso/fsb(8)
방정식(7) 및 (8)을 방정식(1)에 대입하여 방정식(1) 내지 (5)를 나머지가 0이 될 때까지 계산한다. 그러면 몫 g1은 약수 N과 같으며, 몫들 gk(k=2, 3, ...)는 약수 N 및 N+1(또는 N-1, N)의 소망하는 서열을 결정한다.
일반적으로, 약수들의 소망 서열은 다음과 같이 정수 약수 S1및 S'1를 먼저 정의함으로써 결정된다.
S1=g1=N (9)
S'1=N+1, g2＞0인 경우, (10)
S'1=N-1, g2＜0인 경우, (11)
서열 S2는 다음과 같이 정의된다.
S2=(N)| q2 |-1, (N+1), if q2＞0, 인 경우, (12)
S2(N)| q2 |-1, (N-1), if q2＜0, 인 경우 (13)
여기서 지수는 정수 약수 N이 | gk|-1번 반복됨을 의미하나 정수 약수(N+1) 또는 (N-1)은 단지 한번만 사용된다. 마찬가지로 각각의 k(k＞2) 및 g k≠0에 대해서, 서열 Sk는,
Sk=(Sk-1)| qk |-1, S'k-1(14)
여기서 지수는 괄호내의 서열(즉, Sk-1)이 | gk| -1 번 반복됨을 의미하나, 약수 S'k-1은 단지 한번만 사용된다.
이같은 방식으로 계속하여, gk+1＞0이 되면,
S'k=(Sk-1)| qk |, S'k-1, (15)
gk+1＜0이 되면,
S'k=(Sk-1)| qk | -2, S'k-1(16)
전체 서열을 고려하는 다른 방법은 다음과 같다. 지속기간 N/fin을 가진 클럭 구간들 g2-1이 있다. g2번째 구간에서 N은 N+1로 1만큼 중가된다(또는 g2의 부호에 따라서 N-1로 감소된다). 그래서 첫번째 g2-1구간 다음에 지속기간(N+1)/fin을 가진 1클럭 구간이 이어진다. 이 서열은 g2-1번 반복된다. g3번째 서열을 시작하기 바로 전에, g2-1은 g2-2로 1만큼 감소된다(또는 g3가 양수인 경우에는 g2로 증가된다). 따라서 다음 서열은 지속기간 N/fin을 가진 g2-2 클럭 구간과 이 구간에 이어지는 지속기간 N+1/fin을 가진 1클럭 구간으로 구성된다. g4와 만일 있다면 더 고차의 g에 대해서도 마찬가지로 적용된다. 이 전체 서열은 전체 기간 T=1/fsb에 걸친 전체 M클럭 구간을 발생시키고 fsb값에서 반복된다. 후술된 수치예는 이들 서열들을 명확히 하는데 도움이 될 것이다.
순간 이상의 영향을 감소시키기 위해 약수들을 소망하는 서열로 나타내는 한가지 설계가 제2도에 도시되어 있다. 클럭 발생기(20)는 일련의 카운터(C1, C2, C3, C4, ...)를 포함하고 있는데, 이카운터들에서 각각의 카운터 변수들(g1, g2, g3, g4)은 유클리드 이론을 방정식(7) 및 (8)에 정의된 정수들에 적용한 결과 얻어진 몫이다.
N분할 카운터(C1)는 입력 클럭 fin을 순차 카운터(C2)에 의해, 즉 C2의 대응하는 출력 INCO 및 DECO으로부터 C1에 들어오는 증가(INC) 또는 감소(DEC) 입력에 의해 결정되는 N 또는 N+1(또는 N-1, N)으로 나눈다. 마찬가지로, 순차 카운터(C3)는 카운터(C2)의 서열화를 제어하고, 순차 카운터(C4)는 카운터(C3)의 서열화를 제어하는 등의 동작이 수행된다.
상호 연관시켜보아, 각각의 카운터는 (1) 그 클럭(CK) 입력부에 공급된 입력 클럭과, (2) 몫 입력 단자(D)와, 그리고 (3) 인에이블 출력부(ENO)를 갖고 있다. 카운터들(C2, C3, C4)은 또한 (1) 이들 카운터들을 동기화시키는 SYNC 입력부들에(선택적으로) 공급된 기본대역 샘플링 클럭 fsb및, 인에이블 입력부(EN)을 갖고 있다. 마지막으로 카운터(C1)의 출력 클럭단자(CKO)는 오버샘플링 클럭 fso를 제어기(12.3)에 공급한다.
임의의 소정 변수 fin/fsb및 M의 집합에 있어서, 클럭 발생기에 필요한 카운터 수는 유클리드 이론과 관련된 계산이 실행되는 방식에 따라 다르다. 즉 나머지 0이 되는데 필요한 단계의 수가 적을수록 필요한 카운터 수도 적어진다. 이를 위해서는 양수 및 음수 나머지 rk를 조사할 필요가 있으며, 방정식(6)의 조건은 각 단계에서 만족되어야 한다.
fsb를 SYNC 입력부들에 가하는 것은 선택적인 것임을 상술했었다. 그러나, SYNC 입력부가 바람직스러운 상황이 있다. 즉, 최대공약수 d=1(즉, a 및 b가 모드 소수(prime number)일때) 일때 마지막 서열이 fsb의 각 기간에서 한번만 발생하기 때문에 마지막 몫 | gk| 는 계산치보다 약간 작게 되도록 허용될 수 있다. 사실 어떤 경우에 있어서는, 마지막 gk(따라서 이에 대응하는 카운터)는 모두 생략될 수 있다. 그럼에도 불구하고, 이들 대안으로서의 설계들은 본 발명의 영역내에 있다.
[실시예 1]
본 실시예는 fin=2.048MHz, fsb=8KHz M=125인 오버샘플된 코덱의 설계를 설명하는 것이다. 방정식(7) 및 (8)로부터 a=256, b=125가 된다. 이 값들을 방정식(1)에 대입하여 계산하면,
256=125(2)+6 (17)
125=6(21)-1 (18)
6=-1(-6)+0 (19)
괄호들내의 숫자들은 약수 N=g1=2와 서열 변수 g2=21 및 g3=-6을 결정하는 몫들이다. 결과적인 서열은 다음과 같다. 20클럭 구간은 지속기간 2/2.048MHz를 갖고, 21번째 구간(g2=21)에서 N은 N=3으로 1만큼 증가되고, 따라서 첫번째 20구간 다음에 지속기간 3/2.048MHz를 가진 1클럭 구간이 온다. 이서열은 5번 반복된다. 6번째 서열(| g3| =6)의 시작 바로전에 g2는 g3의 부호가 음이기 때문에 19로 1만큼 감소되고, 따라서 다음(그리고 마지막) 서열은 지속기간 2/2.048MHz를 가진 19클럭 구간과 이 구간에 이어진 지속기간 3/2.048MHz을 가진 1클럭 구간으로 구성된다. 이 전체 서열은 전체기간 125μS(1/fsb)에 걸친 전체 125클럭 구간을 발생시키고 fsb=8KHz 값에서 반복한다.
본 발명의 바람직한 실시예에서, 상기 서열은 제2도에 도시된 형태의 클럭 발생기내의 설계되었다. 상기 형태의 클럭 발생기에는 g1=N=2가 첫번째 카운터 C1에, g2=21이 두번째 카운터 C2에, g3=-6이 세번째 카운터(C3)에 가해졌고, 네번째 카운터(C4)는 사용되지 않았다.
순간 이상 관점에서 보아, 클럭 발생기가 시그마-델타 코덱에 사용된 경우, 측음상(sidetone image)들이 컴퓨터 시뮬레이션으로 먼저 측정된다. 즉 fa=3KHz이 아날로그 신호 x(f)에 대해 nfsb±fa(여기서 n은 정수)에서의 노이즈 또는 왜곡 생성이 시뮬레이트된다. 3/2.048MHz의 6개 클럭 구간이 상술한 바와 같이 전개되었을 경우에는 측음상들은 아날로그 입력 레벨보다 작은 80dB 이상이다. 이들 시뮬레이션들은 실제 코덱들에서 확인되었다. 대조적으로, 예컨대 각클럭 사이클의 끝에서 3/2.048MHz의 6개 클럭 구간으로 그룹지워졌던 시뮬레이션들은 측음상들이 아날로그 입력 레벨보다 작은 45dB로서 많은 응용에 있어 너무 높음을 보여주었다.
[실시예 2]
실시예 1은 예시 목적으로 | rk+1| ≤ ½ | rk| 인 조건이 잠재적인 조건이 잠재적인 원하지 않는 다음 결과, 즉
256=125(2)+6 (20)
125=6(20)+5 (21)
6=5(1)+1 (22)
5=1(5)+0 (23)
을 입증하기 위해 생략된 점을 제외하고는 a=256, M=125에 대해 반복되었다.
나머지 5의 절대치가 나머지 6의 절대치의 절반보다 크다는 점을 주목하면 이계산은 g1=N=2, g2=20, g3=3, g4=5인 4개의 카운터를 포함하는 설계를 나타낸다. 실시예 1 과 대조적으로, 이설계는 더많은 장비를 따라서 더 많은 칩면적과 비용을 필요로 한다. 게다가 3번째 카운터는 g3=1이기 때문에 매구간 마다 2번째 카운터를 증가시키게 되어 그 이용이 다소 의심스럽다.
[실시예 3]
이 실시예는 fin=23.328MHz, fsb=8KHz, M=125, fin/fsb=2916인, 제2도에 도시된 형태의 오버샘플린 코덱을 설명한다. 방정식(1) 내지 (8)을 계산하면, g1=N=23, g2=3, g3=20, g4=2, 또는 등가적으로 g1=N=23, g2=3, g3=21, g4=-2가 된다.
이 경우에 있어서의 컴퓨터 시뮬레이션은 또한 입력 레벨 아래의 80dB에서의 측음상으로 입증한다.
[실시예 4]
이 실시예는 상술한 말로이 특허에서 설명된 형태의 디지탈 위상 동기 루프를 설명한다. 이경우에, a=FTB/PHCLK=51.84MHz/8KHz=6480, 말로이의 카운터(28)의 b=N=193이다, 방정식(1) 내지 (8)을 이용하면, g1=N=34, g2=-2, g3=-3, g4=6, g5=-6이 됨을 보여줄 수 있다. 이들 몫에 의해 정의된 서열은 말로이의 표 1에 도시된 것과 같은 서열을 발생시키지 않고, 순간 이상의 영향을 더 잘 감소시키는 것으로 기대된다.
상술한 장치들은 단지 실시예적인 것들로서 본 발명의 원리들을 적용해본 것에 지나지 않는다. 본 발명의 원리들에 따라서 당업자들은 다른 많은 다양한 장치들을 생각해낼 수 있으나 이것은 본 발명의 사상과 영역내에 들 것이다. 특히, 본 발명의 상술한 실시예들은 제2도에 도시된 형태의 일련의 카운터들을 가지고 설명했지만, 당업자들은 유클리드 몫에 의해 정의된 서열을 다른 형태의 하드웨어, 소프트웨어, 또는 그 둘다의 형태, 예를들어 PLA(programmed logic array)로부터 설계된 것과 같은 기계 또는 소프트웨어로 제어되는 마이크로 컨트롤러에서 실시될 수 있음을 쉽게 이해할 것이다.

Claims (9)

  1. 입력 주파수를 가진 입력 클럭 신호로부터 출력 주파수를 가진 출력 클럭 신호를 발생시키는 클럭 발생기에 있어서, 상기 입력 주파수의 정수배가 아닌 상기 출력 주파수를 발생시키기 위해 상기 입력 주파수를 복수의 연속된 시구간 각각에서 2개의 제 1 정수중 하나로 분할하는 수단 및, 2개의 제2정수의 최대공약수를 결정하는 유클리드 이론의 몫으로 결정된 서열에서 상기 2개의 제1정수간을 교대시키는 수단으로 구성된 것을 특징으로 하는 클럭 발생기.
  2. 제1항에 있어서, 상기 분할 수단이 N분할 카운터로 구성되고, 상기 교대 수단이 상기 N분할 카운터가 상기 입력 주파수를 N, N-1 또는 N+1로 분할할 때를 제어하도록 연결된 적어도 하나 이상의 순차 카운터로 구성되고, 상기 N은 상기 제1정수들중 하나이고, 상기 N+1 또는 N-1은 상기 제1정수들중 나머지 다른 하나이고, 상기 적어도 하나 이상의 순차 카운터 각각은 상기 유클리드 몫 각각과 동일한 서열 변수를 갖는 것을 특징으로 하는 클럭 발생기.
  3. A/D 변환기와, D/A 변환기 및, (1) 오버샘플링 클럭 주파수 fso를 수신하고 (2) 기본대역 샘플링 주파수 fsb를 발생시키기 위해 디시메이션 인자 M으로 fso를 분할하고 (3) fsb를 상기 변환기들 각각에 공급하는 제어기를 포함하는 오버샘플된 코덱 및 ; (1) 입력 클럭 주파수 fin을 수신하고 (2) 이 fin으로부터 상기 오버샘플링 클럭 주파수 fso를 발생시키고 (3) fso를 상기 제어기와 상기 변환기들에 공급하는 클럭 발생기로 구성되고, 상기 클럭 발생기는 상기 2개의 제1정수가 fin/fsb및 M인 제1항 또는 제2항에 따른 발생기인 것을 특징으로 하는 샘플된 데이타 시스템.
  4. 제3항에 있어서, 상기 카운터들 각각이 fin이 가해지는 클럭 입력부를 구비하고, 상기 N분할 카운터가 상기 제어기에 공급되는 fso를 출력시키는 클럭 출력부를 구비하고, 상기 순차 카운터들 각각이 fsb가 가해지는 동기화 입력부를 구비하는 것을 특징으로 하는 샘플된 데이타 시스템.
  5. 오버샘플된 A/D 변환기 또는 D/A 변환기와, (1) 오버샘플링 클럭 주파수 fso를 수신하여 (2) 기본대역 샘플링 주파수 fsb를 발생시키기 위해 디시메이션 인자 M으로 fso를 분할하고 (3) fsb를 상기 변환기에 공급하는 제어기 및 ; (1) 입력 클럭 주파수 fin을 수신하고 (2) 이 fin으로부터 상기 오버샘플링 클럭 주파수 fso를 발생시키고 (3) fso를 상기 제어기 및 상기 변환기에 공급하는 클럭 발생기로 구성되고, 상기 클럭 발생기는 상기 2개의 제 1 정수가 fin/fsb및 M인 제1항 또는 제2항에 따른 발생기인 것을 특징으로 하는 샘플된 데이타 시스템.
  6. 제5항에 있어서, 상기 카운터들 각각이 fin이 가해지는 클럭 입력부를 구비하고, 상기 N분할 카운터가 상기 제어기에 공급되는 fso를 출력시키는 클럭 출력부를 구비하고, 상기 순차 카운터들 각각이 fsb가 가해지는 동기화 입력부를 구비하는 것을 특징으로 하는 샘플된 데이타 시스템.
  7. 입력 주파수를 지닌 입력 클럭 신호로부터 출력 주파수를 가진 출력 클럭 신호를 발생시키는 방볍에 있어서, 상기 입력 주파수의 정수배가 아닌 상기 출력 주파수를 발생시키기 위해 상기 입력 주파수를 복수의 연속된 시구간 각각에서 2개의 제 1 정수중 하나로 분할 하는 단계 및 ; 2개의 제2정수의 최대공약수를 결정하는 유클리드 이론의 몫으로 결정된 서열에서 상기 2개의 제1정수간을 교대시키는 단계로 구성된 것을 특징으로 하는 클럭 발생 방법.
  8. 제7항에 있어서, 상기 분할 단계가 상기 입력 주파수를 N으로 분할하는 단계로 이루어지고, 상기 교대 단계가 상기 입력 주파수가 N 및 N-1 또는 N+1로 분할될 때를 제어하는 단계로 이루어지고, 상기 제어 단계가 상기 유클리드 이론의 상기 몫들에 의해 결정되고, 상기 N은 상기 제1 정수중 하나이고, 상기 N+1 또는 N-1은 상기 제 1 정수중 나머지 다른 하나인 것을 특징으로 하는 클럭 발생 방법.
  9. 제7항 또는 제8항에 있어서, 상기 입력 주파수(fin)를 클럭 발생기에 가하는 단계 및 ; 상기 발생기의 상기 출력 주파수 (fso)를 기본대역 주파수(fsb)를 가진 데이타 신호를 발생 또는 수신하는 변환기에 가하는 단계로 이루어지고, 상기 제1정수가 fin/fso이고, 상기 제2정수가 fso/fsb인 것을 특징으로 하는 , 클럭 발생기 및 오버샘플된 A/D 및/또는 D/A 변환기를 포함하는 샘플된 데이타 시스템에 이용하는 클럭 발생 방법.
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