KR20050016309A - 디지털 주파수 전환을 위한 방법 및 장치 - Google Patents

디지털 주파수 전환을 위한 방법 및 장치

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KR20050016309A
KR20050016309A KR10-2004-7014709A KR20047014709A KR20050016309A KR 20050016309 A KR20050016309 A KR 20050016309A KR 20047014709 A KR20047014709 A KR 20047014709A KR 20050016309 A KR20050016309 A KR 20050016309A
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KR10-2004-7014709A
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스테이니스라브 그루신
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제네시스 마이크로칩 인코포레이티드
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Abstract

일반적 방법이 입력 신호가 전환 되도록 하는 것과 실질적으로 동시적인 선택 가능한 주파수 및 위상을 지닌 출력 신호를 생산하는 모든-디지털 주파수 전환 장치에서 주파수 전환을 획득하기 위해 제공된다. 다수의 시간-이동 신호들이 발생되고 그리고 적합한 하나가 출력 신호를 셋 그리고 리셋하기 위해 선택된다. 당해 발명을 구현하는 장치, 컴퓨터 시스템 그리고 소프트웨어 상품이 또한 제공된다.

Description

디지털 주파수 전환을 위한 방법 및 장치{METHOD AND APPARATUS FOR DIGITAL FREQUENCY CONVERSION}
당해 발명은 주파수 컨버터에 관한 것이다. 보다 상세히, 당해 발명은 결정적 위상 에러를 지닌 디지털 주파수 컨버터에 관한 것이다.
전기 시스템의 여러 가지 타입에서, 특정 기준 신호로부터 합성되는 다양한 주파수 및 위상 관계를 지닌 클락 신호를 발생하는 것이 바람직하다. 기준 신호의 유도 값들을 합성하기 위한 일반적 방법은 위상 잠금 루프(PLL) 주파수 컨버터에 기초한다. 따라서 도 1 은 기준 주파수 fREF 를 생성하기 위해 정수 값 S로 SCLK 를 나누는 소스 분할기(104)로의 입력으로서 디지털 소스 주파수 SCLK를 취하는 종래의 아날로그 PLL(100)을 도시한다. 네거티브(negative) 피드백 PLL 제어 루프(105)는 위상 검출기(106), 전하 펌프(108), 로우 패스 루프 필터(110), 전압 제어 오실레이터(VCO)(112), 그리고 피드백 분할기(114)에 의해 형성된다. 위상 검출기(106)는 fREF및 피드백 주파수 fBACK상의 위상 차이 작동을 수행한다. 즉, 위상 검출기(106)는 fREF 및 fBACK가 같을 때 영인 위상 에러 신호 UERR를 발생하고 그리고 그들의 차이에 따라 역으로 변화한다. 상기 PLL 제어 루프의 앞쪽으로-공급 경로(107)는 전하 펌프(108) 및 로우 패스 필터(110)에 의해 생성되는 전압을 통해 UERR에 의해 제어되는 출력 주파수를 지니는 VCO(112)로부터 출력, 또는 목적지, 주파수 DCLK 를 생성한다. 특히, 전하 펌프(108)는 로우 패스 루프 필터(110)에 의해 매끄러워지는 전압 신호로 UERR 를 전환하며, 그것에 의해 VCO(112)로 제어 전압을 제공한다. PLL 제어 루프의 피드백 경로(113)는 정수값 F 에 의해 DCLK를 분할함으로써 fBACK신호를 생성하는 피드백 분할기(114)로 주파수 출력 DCLK 를 공급한다. DCLK의 출력 주파수는 비율 F/S 에 의해 결정되는 것과 같은 소스 주파수 SCLK의 곱 또는 부분이다.
PLL 위상 지터, 루프 안정성 및 응답 시간은 원칙적으로 아날로그 전하 펌프(108) 및 로우 패스 루프 필터(110) 성분에 의해 결정된다. 이러한 아날로그 PLL 성분들에서 용량성 성분들은 상당한 루프 시간 상수 그리고 상기 소스 주파수 SCLK가 빠르게 변화할 때, 특히 이해하고 예상하기 어려운 루프 작동에서 초래하는 위상 지터를 소개한다. 이러한 불확정성의 한 이유는, 예를 들면, 커패시터들이 그들의 전기적 특성의 열적 변화에 영향을 받는 것이다. 이러한 이유로서, 종래의 아날로그 PLL들은 특히 소스 주파수 SCLK 가 상수 값이 아닐 때, 정확한 주파수 전환을 위해 실질적으로 사용하기 매우 어렵다. 전기적 수행 제한에 부가하여, 종래의 아날로그 PLL의 구현과 관련된 상당한 가격이 있다. 예를 들어, 집적 회로(IC)에 구현될 때, 상기 아날로그 PLL 성분들은 마지막 IC 다이 지역의 상당한 부분을 취한다. 아날로그 PLL과 관련된 또 다른 상당한 가격은 구체화된 테스팅 장치에 의한 검사를 위해 아날로그 PLL에 연결된 외부 IC 액세스 핀들을 요구하는 현재 IC 장치 테스팅 기술이다. 일부 경우에서, 분배기(114,104)의 선택은 또한 중요한 가격 및 디자인 문제들을 표시할 수 있다. 실시예에 따라, 너무 적은 비트(예,4)들을 지닌 분배기 들이 사용되는 경우 그러한 PLL이 분배기의 제한된 해상도에 따라 생산할 수 없는 출력 주파수의 범위가 있을 수 있다. 그러나 이러한 분배기 내의 비트의 수를 증가시키는 것이 종종 실용적이지 못하다. 왜냐하면 아날로그 PLL에서 더 크고 더 비싼 용량성 성분을 초래하며, 비교 주기를 증가시킬 수 있기 때문이다. 게다가, 작은 분배기 비율을 선택하는 문제점은 많은 종래의 클락 소스들이 상대적으로 적은 분리 주파수 값에서 다가오는 크리스털 오실레이터로부터 유도된다는 사실에 의해 보다 어렵게 만들어 진다.
고정된-주파수 크리스털 오실레이터 대신, 일부 알려진 방법은 DCLK 를 발생하기 위해 디지털 오실레이터를 구현한다. 하나의 전통적 디지털로 제어되는 오실레이터는 분리-시간 오실레이터(DTO)라고 불리며, 그것이 DTO(200)으로서 도 2 의 실시예를 통해 도시된다. 상기 DTO(200)는 레지스터(204)의 이전 출력값으로 n-비트 증가 값을 더하는 n-비트 덧셈기(202)를 포함하며, 그것으로 인해 레지스터(204)의 출력값은 기준 클락 신호 RCLK의 다음 상승 모서리에 따라 새롭게 증가된 값과 함께 업데이트 되며, 그에 따라 신호(206)에 의해 표현되는 n-비트 층계형 출력을 순환하는 몇몇 RCLK에 대해 발생한다. 상기 기준 클락 신호 RCLK는 레지스터(204)가 덧셈기(202)에 의해 결정되는 다음 DTO 출력값과 함께 업데이트 될 때 동기화에 따라 층계형 출력 신호(206)에서 각 스텝의 구간을 제어한다. 상기 DTO 출력 신호(206)의 각 주기 이후, 올림 비트(208)가 생성된다. 올림 비트(208)는 상기 DTO 출력 주파수의 정수 부분을 나타내며, 그리고 상기 층계형 DTO 출력 신호(206)는 각 주기의 분수 부분에 대한 정보를 포함한다. 카운터 유닛(도시 안 됨)은 연속적인 주기에 대해 발생되는 캐리들(208)을 축적되고, 그에 따라 다른 시스템 성분에 의한 사용을 위한 DTO의 출력의 정수 부분을 축적한다. 상기 DTO 진동 구간은 DTO 덧셈기의 MODULO, SF 의 값, 그리고 다음 방정식(1)에 따른 RCLK 주파수 fRCLK 에 의해 결정된다.
그곳에서 SF 는 선형적으로 DTO의 출력 주파수를 결정하는 N-비트 스케일링 성분이다. 특히, 상기 RCLK 주파수 및 상기 MODULO 는 고정 값이고, 그리고 상기 원하는 DTO 출력 주파수는 N의 값에 의해 동적으로 제어된다. 특히, MODULO = 2n 이고, 그곳에서 n 은 DTO 덧셈기 비트의 수이다. 일부 실시예에서, 상기 DTO 출력 주파수는 N 상수를 붙드는 동안 MODULO 를 변화시킴으로써 제어된다. 주의할 것은 DTO(200)는 전환할 입력 주파수를 분석하고 그리고 원하는 DCLK 출력 주파수를 발생하기 위해 DTO를 위한 적합한 N 값을 계산하는 모듈(도시 안 됨)을 지님으로써 주파수 전환에 사용될 수 있다. 그러나 그러한 DTO 주파수 컨버터들이 지니는 한 가지 문제점은 DCLK 출력 신호의 상승-모서리 및 하강-모서리가 실질적으로 이상적 위치에 대해 잘못-배치된다. 왜냐하면 DTO 출력의 내부는 상기 기준 클락, RCLK의 상승 모서리에서 만들어지기 때문이다. 결과적으로, DCLK 신호 모서리의 지터는 하나의 RCLK 구간가지이며, 지터 값은 아날로그 PLL의 그것보다 상당히 악화된다. 이는 특히 심지어 DTO 출력 주파수 내부의 위상 지터의 한 부분이 견뎌낼 수 없을 때에 특히 중요하다.
DTO 출력 주파수에서 위상 지터를 감소시키는 한 가지 알려진 방법은 도 3에서 전형적인 블락 다이어그램(300)에 의해 표시되는 것과 같은 디지털-아날로그 컨버터(DAC)를 이용하는 것이다. 다이어그램에서, N-비트 값 N 은 DTO 신호의 주파수를 세트하고, 이는 신호 조건을 위한 출력 모듈(307)로 공급된다. 출력 모듈(307)은 디지털-아날로그 컨버터(DAC)(310)로 각 대응하는 LUT 어드레스 위치로부터 적합한 값들을 입력하는 룩업 테이블(LUT)(308)을 위한 메모리 어드레스로서 DTO(304)의 출력을 취함으로써 fDTO 와 동일한 주기를 지닌 임의의 파형을 발생하며, 이는 그것에 의해 로우-패스 필터(312)에 의해 매끄러워지는 원하는 파형을 발생한다. 상기 LUT 및 필터는 일반적으로 가장 높은 고조파 주파수를 막고 그리고 원칙적으로 패스하는 메인 클락 주파수를 원칙적으로 허용함으로써 DTO 출력 신호 내에서 고조파 주파수 왜곡을 감소시키기 위해 포함되며, 또한 위상 지터를 제거하는 것은 아니나 감소시킨다. 슈미트 트리거(314)는 fDTO 의 아날로그 표현을 주파수 전환의 다음 스텝을 위해 PLL(316)로 공급하는 디지털 주파수 SCLK로 전환한다. 상기 아날로그 PLL은 상기 SCLK 지터를 매끄럽게 하며, 부가적으로 DCLK 범위에 대해 상대적으로 fDTO 의 감소를 허용하며, 이는 로우-패스 필터(312)의 디자인을 위해 중요하다.
주파수 컨버터들이 종종 사용되는 중요 지역들은 디지털 인터페이스를 지닌 컴퓨터 CRT 및 LCD 모니터를 포함하기 위해 종종 사용된다. 그러한 장치에서, 발생되거나 또는 상대적으로 적은 정확한 클락 기준으로부터 전환되는 다수의 다른 디지털 클락 주파수가 있다. 많은 다른 클락 주파수들을 위한 필요를 구동하기 위해 수행되는 기능들은 이미지 수축 및 보간(interpolation) 및 이미지 픽셀 차원에서 변화를 지지하기 위해 요구되는 다른 스캐닝 주파수들을 포함한다.
알려진 주파수 컨버터들이 일반적으로 잘 동작함에도 불구하고, 디지털 시스템들은 증가하는 다수의 정확한 디지털 클락 주파수들을 요구하며, 제조 및 테스트에 효율적인 개선된 디지털 주파수 컨버터를 위한 필요가 있다. 특히, 아날로그 PLL을 지니지 않는 모든-디지털 주파수 컨버터를 지니는 것이 바람직하다.
도 1 은 알려진 아날로그 위상 잠금 루프(PLL) 주파수 컨버터의 전형적인 블락 다이어그램을 도시한다.
도 2 는 종래의 분할-시간 오실레이터(DTO)의 전형적인 디지털 구현을 도시하는 다이어그램이다.
도 3 은 알려진 DTO-기반 주파수 컨버터의 전형적인 블락 다이어그램을 도시한다.
도 4 는 DTO 출력에서 발생하는 관찰된 주기 위상 이동 에러를 도시하는 파형 다이어그램이다.
도 5 는 당해 발명의 실시예에 따라 출력 클락 신호 Out_clock을 생산하기 위해 사용되는 시간 이동 파형의 전형적인 세트의 파형 다이어그램을 도시한다.
도 6a 는 당해 발명의 실시예에 따라 실질적으로 동시적 출력 클락 신호를 발생하는 디지털 주파수 전환 시스템의 블락 다이어그램을 도시한다.
도 6b 는 당해 발명의 상세한 실시예를 도시하며, 그에 의해 상기 디지털 주파수 컨버터 시스템은 실질적으로 동시적 출력 클락 신호를 생성한다.
도 7 은 당해 발명의 실시예에 따라 도 5에 도시된 시간-이동된 기준 클락 (RCLK) 신호를 생산할 수 있는 지연-라인의 블락 다이어그램을 도시한다.
도 8A 는 당해 발명의 실시예에 따라 실질적으로 동시적 주파수 컨버터를 획득하기 위해 상세한 방법의 흐름도를 도시한다.
도 9 는 당해 발명을 구현하기에 적합한 일반적-목적의 컴퓨터 시스템의 다이어그램식 표현이다.
당해 발명의 목적에 따라 앞선 그리고 다른 목적을 획득하기 위해 다지 디지털 성분만을 이용하는 디지털 주파수 전환을 위한 방법 및 장치가 제공된다.
일반적 목적은 입력 신호가 전환되고 그리고 선택할 수 있는 주파수 및 위상을 지니는 신호를 출력하는 모든-디지털 주파수 전환 장치에서 주파수 전환을 획득하기 위해 제공된다. 일반적 방법의 한 실시예는 주파수 세팅 변수를 결정하는 것, 그리고 다수의 시간-이동 신호들을 발생하는 것을 포함한다. 상기 주파수 전환 관정은 입력 전환 신호내의 특정 위상 위치에서 출력 신호를 세트하거나 리셋하기 위해 적합한 시간-이동 신호를 선택함으로써 계속된다. 예를 들어, 상기 출력 신호는 입력 전환 신호의 구간의 시작에서 세트될 수 있으며 중앙에서 리셋 된다. 상기 주파수 전환 과정은 상기 선택된 시간-이동 세트 신호 및 상기 선택된 시간-이동 리셋 신호에 대응하는 출력 신호를 발생하며, 그에 따라 입력 전환 신호와 실질적으로 동기화되는 선택할 수 있는 주파수를 지니는 출력 신호를 생산한다.
당해 방법의 또 다른 측면에서, 상기 시간-이동 신호들은 시간-이동 주기 기준 신호를 포함하는 다양한 적합한 방법에서 발생된다. 당해 방법의 다른 측면에서, 이러한 시간-이동 기준 신호들은 또한 출력 신호를 세트하고 그리고 리셋하기 위해 적합하게 사용되는 펄스들로 만들어 진다.
한 실시예에서, 주파수 전환을 위한 장치가 당해 방법을 구현하기 위해 제공된다. 상기 장치는 기준 입력 신호를 취하고 그리고 다수의 시간 이동된 기준 신호를 출력하는 시간 이동 유닛을 포함한다. 상기 시간 이동 기준 신호들은 다수의 시간 이동 펄스들을 생성하는 펄스 생성 유닛으로 공급된다. 펄스 선택기 유닛은 상기 출력 신호를 세트하거나 리셋하기 위해 적합한 시간 이동 펄스들을 선택한다. 상기 펄스 선택기 유닛은 디지털 위상 분석기 유닛이 펄스 선택기 유닛에 제공하는 입력 전환 신호에 대응하는 위상 정보를 수신하고, 이는 선택할 수 있는 주파수를 지닌 대응하는 디지털 출력 신호를 발생하기 위해 출력 모듈로의 세트 신호 및 리셋 신호를 출력한다. 상기 시간 이동 유닛은 일부 실시예에서 지연-라인에 의해 구현될 수 있다. 상기 출력 모듈은 세트-리셋 래치에 의해 구현될 수 있다.
당해 발명을 구현하는 컴퓨터 시스템 및 소프트웨어 제조물들이 또한 제공된다.
앞선 관점에서 당해 발명의 목적을 획득하기 위해 모든-디지털 주파수 컨버터를 위한 방법 및 장치가 결정적 지터를 지닌 동시적 주파수 전환을 획득하기 위해 제공된다. 특히, 상기 주파수 컨버터는 어떠한 아날로그 PLL을 지니지 않으며, 그에 따라 디지털 회로를 위한 상대적으로 효율적인 제조 및 테스트 방법이 레버리지 될 수 있다.
당해 발명의 모든-디지털 주파수 컨버터를 상세히 설명하기 이전에, 왜 도 2에 도시된 DTO 가 동시적 주파수 전환에 적합하지 않은지를 먼저 이해하는 것이 도움이 된다. 만들어 질 수 있는 하나의 의미 있는 관찰은 기준 클락의 상승 모서리와 도 4 내의 파형 다이어그램 내에 도시된 것과 같은 DTO의 각 새로운 주기에서 발생하는 출력 클락의 상승 모서리 간의 위상 이동(Phase_shift)이 있다는 점이다. 도면에서, 상기 DTO 출력 레지스터는 그것이 Q=2N , N은 DTO에서 비트의 수 값 까지 표현되는 그것의 최대 카운트에 도달할 때까지 각 RCLK에서 N만큼 증가된다. 최대 카운트, Q 가 도달될 때 다음 주기의 시작으로서 올림이 발생된다. 그리고 Q 를 초과하는 N의 남아있는 부분은 DTO의 모듈로 덧셈기에 의해 주위를 감싼다. 주위를 감싸는 N의 부분은 도면에서 m 으로서 표현되고, 주위를 감싸지 않는 N의 부분은 N-m의 차이에 의해 주어진다. 상기 DTO 출력 레지스터 내의 상기 값은 RCLK의 앞 모서리에 동시에 대응하는 출력 신호의 위상이다. 출력 클락 신호는 출력 클락의 상승 모서리에서 영의 위상으로부터 시작하는 주기적 램프 신호로서 도면에 도시되는 출력 위상을 지닌 채 생성되고, 선형적으로 다음의 상승 출력 클락 모서리에서 일의 값으로 경사진다. 출력 클락의 하강 모서리는 출력 위상 0.5에서 발생한다. 즉, 상기 카운트 Q/2 가 카운트 Q/2가 발생되는 것을 통해 올림에 도달할 때, 그것은 주기의 제 2 반의 시작을 신호하고, RCLK의 앞 모서리에 대해 하강 모서리 부분에 대한 정보를 포함하는 Q/2(m)를 초과하는 남아 있는 부분을 발생시킨다. 주의할 것은, DTO 출력의 많은 값들이 그들이 도달할 경우에 값이 출력 클락의 상승 또는 하강 모서리를 발생시킬 수 있는 것과 같이 결정된다. 예를 들어, 출력 클락의 상승 모서리는 상기 카운트 Q/2 또는 Q에 도달되는 경우 발생되고, 그리고 하강 모서리는 상기 카운트 Q/4 및 3Q/3에 도달되는 경우 발생된다. 그러나 상기 DTO의 출력의 주위를-둘러싼 효과로 설명되는 것에 대응하는 Phase_shift 에 의해 표현되는 RCLK 및 출력 클락 간의 누적적 위상 차이가 있다. 상기 출력 신호의 상승/하강 모서리 및 RCLK의 앞 모서리 간의 상기 위상 차이, 또는 Phase_shift는 아래의 방정식(2)에 의해 도시되는 것과 같이 계산된다.
그곳에서 TRCLK 는 RCLK의 주기이다. 특히, DAC, 로우-패스 필터, 그리고 아날로그 PLL을 포함하는 출력 모듈은 출력 클락으로부터 위상 에러 Phase_shift 를 제거하기 위해 사용되고, 그에 따라 동시적 주파수 컨버터를 획득한다. 그러나 당해 발명은 결정적으로 제어되는 위상 에러를 지닌 동시적 출력 클락 신호를 실질적으로 생성하기 위해 사용되는 RCLK로부터 유도되는 특별 신호를 사용하는 디지털 회로를 제공함으로써 아날로그 성분을 피한다. 당해 발명의 한 실시예에서, 다수의 시간 이동 기준 클락 신호(RCLK)는 상기 기준 클락 신호 간의 상기 시간 이동과 동일한 최대 위상 에러를 지닌 출력 클락 신호를 생산하는 게이트 된 펄스를 발생하기 위해 생성된다.
도 5에 도시된 파형 다이어그램은 당해 발명의 실시예에 따라 출력 클락 신호, Out_clock을 생산하기 위해 사용되는 시간 이동 파형의 전형적인 세트를 도시한다. 시간-이동 RCLK 파형 RCLK(2)-RCLK(D)의 전형적인 세트가 도 5의 파형 다이어그램에 도시되었으며, 그에 따라 원 기준 클락 RCLK(1)이후의 각 연속하는 기준 클락 신호는 미리 결정된 값, STEP 에 의해 이전의 기준 클락에 앞서 이동된 시간이다. 한 실시예에서, 게이트된 펄스, 예를 들어, PULSE(1)-PULSE(8)는 게이트된 펄스의 상승 및 하강 모서리를 생성하기 위해 시간 이동된 RCLK 상승 모서리의 적합한 쌍을 선택함으로써 형성되는 마지막 출력 클락 신호를 생성하기 위해 사용된다. 도면에 도시된 실시예에서, 펄스(1)의 상승 모서리는 RCLK(1)의 상승 모서리에 대응하고 그리고 펄스(1)의 하강 모서리는 시간 이동된 RCLK(4)의 상승 모서리에 대응한다. 다른 실시예에서, 상기 게이트된 펄스들은 알려진 펄스 생성 회로에서 펄스 트리거들과 같은 시간-이동된 RCLK 신호를 이용함으로써 대신 발생되며, 그에 따라 상승 펄스 모서리들은 실질적으로 펄스가 트리거 되는 것과 같이 사용되는 시간-이동된 RCLK 신호의 상승 모서리에 대응하여 실질적으로 배열된다. RCLK(D)의 두 개의 상승 모서리 간의 전체 펄스의 숫자는 출력 클락 모서리를 위한 가능한 위치의 수와 동일하다. Out_clock 신호의 원하는 주기는 Out_clock의 상승 및 하강 모서리를 트리거하기 위해 선택된 지연된 펄스에 의해 결정된다. 도 5에 도시된 실시예와 다시 관련하여, 출력 클락(Out_clock)의 상승 모서리는 펄스(4)에 의해 생성되고 하강 모서리는 다음 RCLK 주기, T2 동안 펄스(10)에 의해 생성된다. 출력 클락 주기를 증가하기 위해, 연속적인 RCLK 주기(도시 안 됨) 내의 펄스는 Out_clock 신호를 리셋하기 위해 선택될 수 있다. 따라서 임의의 출력 클락 주기는 적합한 시간-이동된 펄스를 선택함으로써 발생될 수 있다. 주의할 것은 카운트 Q 또는 카운트 Q/2를 통해 캐리가 DTO에 의해 발생될 때 출력 래치를 셋 또는 리셋하기 위해 선택된 상기 펄스들은 RCLK 주기에 대응한다.
당해 발명에서, D 펄스의 세트로부터 하나의 펄스가 카운트 Q 를 통한 올림이 생성될 때 RCLK에서 출력 래치를 세트하기 위해 선택되고, 그리고 D 펄스의 세트로부터 하나의 펄스가 카운트 Q/2로부터 올림이 생성될 때 RCLK 주기에서 출력 래치를 리셋하기 위해 선택된다. 각 펄스의 구간은 출력 클락 신호를 발생하기 위해 사용되는 셋-리셋(S-R) 출력 래치의 시간(예, 셋-업 및 홀드) 요구를 충족하기에 충분히 길도록 디자인되는 것이 바람직하다. SD 의 값은 RCLK 주기의 구간을 표현한다. 출력 래치를 적합하게 셋/리셋하기 위해 선택되는 특정 펄스 수는 Phase_shift를 표현하고, 그리고 방정식(2)은 아래의 방정식(3)에 의해 보이는 것과 같이 또 다른 방법으로 쓰일 수 있다.
그곳에서 pulse_num 는 Phase_shift 에 대응하는 RCLK의 상승 모서리에 상대적인 시간 이동을 지닌 지연된 펄스 수(예, 펄스(2))이며, D 는 RCLK의 두 개의 앞 모서리들 간의 펄스들의 수이다. 상기 'N-m' 텀은 아래의 방정식(4)에 도시되는 것과 같이 결정되다.
그곳에서 dto_val 는 캐리가 카운트 Q를 통해 발생되는 곳에서 상기 클락 주기 이전에 상기 RCLK 주기에서 DTO 내에서의 값이다. N-m 의 이 값은 상기 출력 클락의 상승 모서리를 생산하기 위해 선택된 적합한 pulse_num의 계산을 위해 사용된다. 상기 출력 클락의 하강 모서리를 생산하기 위해 선택되도록 pulse_num의 값을 계산하기 위해, 상기 'N-m' 텀은 아래의 방정식(5)에서 보이는 것과 같이 결정된다.
그곳에서 dto_val 는 캐리가 카운트 Q/2를 통해 발생되는 곳에서 상기 클락 주기 이전에 상기 RCLK 주기에서 DTO 내부의 값이다.
일반적으로, 시간-이동된 또는 지연된, RCLK 의 충분히 큰 숫자 D 그리고 펄스 신호들이 생성되고 그 결과 다수의 펄스들 중의 두 개가 세트를 위한 카운트 Q를 통해 발생되는 캐리와 함께 그리고 출력 래치를 리세팅 하기 위한 카운트 Q/2를 통해 발생되는 캐리와 함께 RCLK 구간동안 출력 래피를 세트하고 리셋하기 위해 선택될 수 있다. 그에 따라 원하는 출력 클락 신호를 발생한다. 그러므로 그것의 이상적 위치에 대한 출력 클락 모서리를 세팅하기 위한 정확성은 실질적으로 지연 변수의 구간, STEP 에 의해 제한된다. 특히, STEP의 값은 출력 클락의 모서리의 최대 지터를 결정한다.
도 6의 블락 다이어그램은 당해 발명의 일반적 실시예를 도시하며, 그에 따라 모든-디지털 주파수 컨버터 시스템(600)은 실질적으로 동시적 출력 클락 신호, Out_clock을 세트 및 리셋하기 위해 적합한 시간-이동 펄스를 선택함으로써 실질적으로 동시적 출력 클락 신호 Out_clock을 생성하고 그 결과 Phase_shift 에러는 실질적으로 결정적이다. 디지털 시스템(600)은 도 5에 설명된 신호를 생성하는 시스템 구조를 구체화한다. 특히, 상기 입력 기준 신호, RCLK는 D 시간-이동 RCLK 신호 RCLK(1)-RCLK(D)를 발생하기 위해 시간 이동 유닛(604)으로 공급되며, 그곳에서 다수의 시간-이동 RCLK 신호들은 입력 변수 D에 의해 결정된다. 주의할 것은 RCLK(0)은 기준 RCLK이며, 단순히 시간 이동 유닛(60)을 통해 패스된다. 게다가, 시간의 양, STEP, 각 연속적 RCLK 신호는 이전의 시간-이동 신호가 입력 변수 STEP 에 의해 세트된 이후에 지연되어야만 한다. 주의할 것은 다른 실시예에서 원하는 Out_clock 파형을 발생하기 위해 사용되는 시간-이동 RCLK 신호만이 시간 이동 유닛(604)에서 발생되며, 그로인해 다수의 시간-이동 RCLK 신호들 및 발생된 펄스들은 그러한 실시예에서 D보다 잠재적으로 더 적을 수 있다. 펄스 발생기 유닛(608)은 적합하게 출력 모듈(616)의 Set 및 Reset 라인들을 구동하기 위해 펄스 선택기 유닛(612)에 의해 선택적으로 게이트되는 펄스들 pulse(0)-pulse(D)를 생성한다. 위상 분석기 유닛(618)은 n-비트 DTO 출력 신호, fDTO 를 수신한다, 그것은 예를 들어 DTO 출력 주기의 시작 및 중간과 같은 특정 위상 정보를 표시하기 위해 분석된다. 이 정보는 펄스 선택기 유닛(612)으로 전송되고 그리고 어떠한 펄스들 pulse(0)-pulse(D) 이 출력 모듈(616)로 출력 클락 세트(614) 또는 리셋(615)로서 펄스 선택기 유닛(612)을 통해 패스하여야 하는지를 적합하게 결정하기 위해 펄스 선택기 유닛(612)에 의해 사용된다. 출력 모듈(616)은 세트 신호(614)가 검출된 이후에 높은 Out_clock 상태 그리고 리셋 신호(615)가 검출된 이후에는 낮은 Out_clock을 삽입하는 기능을 획득하는 다양한 방법으로 구체화된다.
도 6b 내의 블락 다이어그램은 당해 발명의 상세한 실시예를 설명하며, 그에 따라 디지털 주파수 컨버터 시스템은 실질적으로 동시적 출력 클락 신호, Out_clock을 Out_clock 을 세트 및 리셋 하기 위해 적합한 시간-이동 펄스들을 선택함으로써 생산한다. 도 6b에 도시된 보다 상세한 구현은 다음과 같은 도 6과 관련된다. 상기 위상 분석기 유닛(618)은 기능적 블락(660, 662)을 포함한다. 그리고 DTO 출력 신호, fDTO 는 DTO(651)에 의해 발생된다. 상기 남아 있는 기능적 블락들은 일 대 일 대응을 지닌다. 예를 들어, 유닛(604)은 블락(670)에 대응하고, 유닛(608)은 672에, 그리고 출력 모듈(616)은 래치(678)에 대응한다. 출력 신호의 현재 위상은 분리된-시간 오실레이터(DTO)(652)에 의해 생성되고, 이는 덧셈기(654), 그리고 일정한 주파수 기준 클락 RCLK에 의해 클락 되는 레지스터(656)를 포함한다. 상기 DTO 출력은 층계형 n-비트 신호 DTO_val 이다. DTO 출력 신호의 주파수는 DTO의 스케일 요소로서 다루어질 수 있는 DTO 입력 신호 N_val 에 비례한다. 상기 디지털 주파수 컨버터(650)는 도 5에 설명된 신호를 생성하는 상세한 시스템 구조를 예시한다. 특히, 상기 입력 기준 클락 신호, RCLK 는 시간-이동 RCLK 신호의 세트를 발생하기 위해 시간 이동 유닛(670)에 공급된다. 그곳에서 RCLK의 두 개의 상승 모서리들 간의 다수의 상기 지연 신호들은 D_val 값에 의해 세트되고 각 연속적인 RCLK 신호는 STEP 값에 의해 이전으로부터 지연된다. 펄스 발생기 (672)는 시간-이동 RCLK 발생기(670)의 출력 신호를 수신하며 시간-이동 펄스들의 세트를 생성한다. 분배기(658)의 n-비트 출력 신호 K 는 스케일 성분 N_val 또는 N으로 D_val 를 나누는 결과 이다. DTO(652)(DTO_val)의 출력은 두 개의 유닛의 입력-carry_set 분석기(660) 및 carry_reset 분석기(662)-을 공급한다. 캐리 세트 분석기(660)는 상기 최대 카운트 Q를 통해 캐리를 지닌 RCLK 주기를 결정하고, 그것은 두 개의 출력 신호를 생성한다. 캐리를 지닌RCLK 주기를 표시하는 스트로보 Set_strobe, 그리고 n-비트 DN_set 는 캐리가 발생될 때의 주기 이전에 RCLK 주기에서 Q 와 DTO_val 간의 차이와 동일한 값이다. 비슷하게, 캐리 리셋 분석기(662)는 카운트 Q/2를 통해 캐리를 지닌 RCLK 주기를 결정하며 그것은 두 개의 출력 신호를 생성한다. 캐리를 지닌 RCLK 주기를 표시하는 스트로브 Reset_strobe , 그리고 n-비트 DN_reset 신호는 캐리가 발생할 때의 주기 이전의 RCLK 주기에서 Q/2 및 DTO_val 간의 차이와 동일한 값이다. 곱셈기(664)는 지연된 펄스 넘버, Pulse_num_set, 를 계산하고, 그것은 방정식(3)에 따라 출력 래치(678)를 세트하기 위해 사용되어야만 한다. 비슷하게, 곱셈기(666)는 지연된 펄스 넘버, Pulse_num_reset를 계산하며, 그것은 방정식(3)에 따라 출력 래치를 리셋하기 위해 사용되어야만 한다. 펄스 선택기(674)는 Pulse_num_set 에 대응하는 펄스 발생기(672)로부터 펄스들 중의 하나를 선택하고 그리고 입력 신호 Set_strobe 가 주장되는 경우 출력 신호를 주장하기 위해 이 펄스를 이용한다. 펄스 선택기(676)는 입력 신호 Reset_strove 가 주장되는 경우 상기 출력 신호를 주장하기 위해 이 신호를 이용하고 Pulse_num_reset에 대응하는 펄스 발생기(672)로부터 펄스들 중의 하나를 선택한다. 하나의 래치(678)는 주파수 컨버터 출력 신호 Out_clock 을 생성한다.
주의할 것은 시간 이동 유닛(604) 내에서 요구되는 시간-이동 RCLK 신호를 생성하는 디지털 회로가 여러 가지의 다른 방법으로 구현될 수 있다는 점이다. 한 실시예에서, 다수의 시간-이동된 RCLK 신호들은 도 7에 도시된 바와 같이 지연-라인(700)에 의해 생성되며, 그 곳에서 D의 체인 또는 더 알려진 지연 성분들(704)은 직렬로 연결되고 그리고 도 5에 도시된 시간-이동 RCLK 파형 RCLK(1)-RCLK(D)를 성공적으로 생산하기 위해 각 접합 노드에서 탭 된다. 당해 실시예에서, 지연 성분(704)은 위의 STEP과 동일한 고정 시간 지연을 지닌다. 일부 실시예에서, 그러나, 지연 성분들(704)은 선택 가능한 시간 지연을 지닌다.
도 6a와 다시 관련하여, 디지털 디자인의 업계의 당업자들은 펄스 발생기 유닛(608) 그리고 펄스 선택기 유닛(608) 내의 펄스 선택 구조에서 펄스 신호 발생이 실질적으로 동시적 디지털 주파수 컨버터를 생산하기 위한 설명된 일반적 방법의 영역 내에서 작동하는 동안 특정 응용에 적합한 다양한 알려진 방법으로 구현될 수 있다. 도 8a 는 당해 발명의 일실시예에 따른 동시적 주파수 컨버터를 실질적으로 획득하기 위한 일반적 방법(800)의 흐름차트를 도시한다. 상기 주파수 전환 프로세스는 RCLK의 두 개의 앞 모서리, D_val 및 pulse_num 선택 값들 간의 펄스의 수와 주파수 세팅 N_val 과 같이, 804에서 적합한 주파수 세팅 변수들을 결정함으로써 802에서 시작한다. 그러나 일부 실시예에서, 변수 값들은, 대신, 상기 특정 변수가 요구되기 이전에 주파수 전환 방법(800)에서 어떠한 스텝에서라도 계산될 수 있다. 다수의 시간-이동 기준 클락 신호는 808에서 생산되고 그리고 812에서 다수의 시간-이동 펄스들에 대응한다. 다른 실시예에서 주의할 것은 시간-이동 기준 클락 신호들은 스텝(804)에서 동시에 또는 그 이전에 발생된다는 것이다. 원하는 위상-수정 출력 신호에 대응하는 상기 시간-이동 펄스들은 pulse_num set 그리고 pulse_num reset 변수들에 따라 816에서 선택된다. 본 실시예에서, set 와 reset 펄스들은 DTO 기준 신호 구간의 시작과 중간에서 함께 동기화되기 위해 시간이 맞춰진다. 그러나 다른 실시예들은 선택된 셋 그리고 리셋 신호들을 방사하기 위해 다른 트리거 지점을 선택한다. 본 실시예와 계속 관련하여, 출력 클락 신호의 상승 및 하강 모서리들에 대응하는 시간-이동 펄스들이 상기 출력 클락 신호의 상승 그리고 하강 모서리를 발생하기 위해 820에서 사용된다. 다음 출력 클락 구간을 위한 출력 클락 신호를 발생하기 위해 804에서 상기 과정이 반복된다. 게다가, 상기 설명된 스텝들은 실시예이며, 다양한 스텝들의 순서가 변화될 수 있고 그리고 일부 스텝들은 제거되거나 또는 결합되거나 다른 것들이 부가될 수 있는 점을 주의하여야 한다.
도 8b 는 당해 발명의 실시예에 따라 동시적 주파수 컨버터를 동시에 획득하기 위해 설명된 방법(850)의 흐름 차트를 설명한다. 당해 주파수 전환 프로세스는 두 개의 RCLK D_val의 앞 모서리 간의 다수의 펄스들 및 적합한 주파수 세팅 N_val을 결정함으로써 852에서 시작한다. 다수의 시간 이동 기준 클락들은 856에서 다수의 시간-이동 펄스들에 대응하고 그리고 854에서 생성된다. 상기 계수 K=D_val/N_val 는 858에서 생성된다. 상기 과정은 862에서 스케일 성분 N_val의 값까지 상기 DTO를 증가시킴으로써 860에서 RCLK의 상승 모서리 이후에 시작한다. 그 후, 두 개의 독립적 그리고 잠재적으로 동시 발생하는 브랜치들이 있다. 상기 제 1 브랜치는 출력 래치를 세트하는 스텝들(866, 870, 874, 878)을 포함한다. 상기 제 2 브랜치는 출력 래치를 리셋 하는 스텝들(868, 872, 876, 880)을 포함한다. 866에서, 상기 DTO 출력 신호는 최대 카운트 Q를 통한 캐리를 위해 분석된다. 캐리가 생산되는 경우, 상기 DN_set 값 그리고 Set_strobe 는 870에서 발생된다. 신호 Set_strobe는 캐리를 지닌 RCLK 주기를 표시하고, 그리고 n-비트 DN_set 값은 캐리가 발생되는 주기 이전의 RCLK 주기에서 Q 와 DTO 출력 간의 차이와 동일하다. Pulse_num_set 의 계산 수는 874에서 수행되며, 그 곳에서 Pulse_num_set의 값은 어떠한 지연된 펄스가 연속적으로 출력 래치를 세트할 것인지를 결정한다. Pulse_num 에 대응하는 상기 지연된 펄스는 878에서 선택되고 그리고 출력 래치를 세트하기 위해 882에서 사용된다. 상기 동일한 절차는 스텝(868, 872, 876, 880)에서 출력 래치를 리셋하기 위해 사용된다. 주의할 것은 일부 실시예에서, 스텝(858)은 배제된다. 부가적으로, 다른 실시예에서, 스텝(874 및 876)은 제외된다. 또한, 상기 설명된 스텝들은 예시적인 것이며, 다양한 스텝의 순서가 변화될 수 있으며, 일부 스텝들은 제거되거나 또는 결합되고, 그리고 다른 것들이 부가될 수 있다.
도 9 는 당해 발명을 구현하기 위해 사용되는 컴퓨터 시스템(900)을 도시한다. 당업자에게 알려진 바와 같이, RAM이 데이터를 전송하기 위해 특별히 사용되고 양-방향으로 지시하는 동안, ROM 은 데이터를 전송하기 위한 역할을 하고 CPU(902)로 단방향 지시를 한다. CPU(902)는 일반적으로 다수의 프로세서들을 포함한다. 양 일차 저장 장치(904, 906)는 적합한 컴퓨터-판독형 매체를 포함한다. 제 2 저장장치 (908)는, 이는 특히 대량 메모리 장치이다, 또한 CPU(902)에 양-방향으로 결합되고 그리고 부가적 데이터 저장 용량을 제공한다. 상기 대량 메모리 장치(908)는 컴퓨터 코드, 데이터 등을 포함하는 프로그램을 저장하기 위해 사용하는 컴퓨터-판독형 장치이다. 특히, 대용량 메모리 장치(908)는 일차 저장 장치(904,906)보다 일반적으로 더 느린 하드 디스크 또는 테이프와 같은 저장 매체이다. 대량 메모리 저장 장치(908)는 마그네틱 또는 페이퍼 테이프 판독기 또는 몇몇의 다른 알려진 장치의 형태를 취한다. 상기 대용량 메모리 장치(908) 이내에 보유되는 정보는, 적합한 경우, 가상 메모리로서 RAM(906)의 부분으로서 표준 유형 내에 통합된다. CD-ROM과 같은 특정 일차 저장 장치(904)는 또한 CPU(902)로 단-방향으로 데이터를 패스한다.
CPU(902)는 또한 비디오 모니터, 트랙 볼, 마우스, 키보드, 마이크로폰, 터치-민감형 디스플레이, 변환 카드 판독기, 마그네틱 또는 페이퍼 테이프 리더, 타블렛, 스타일러스, 음성 또는 핸드라이팅 인식기, 또는 다른 컴퓨터와 같은 잘 알려진 입력 장치와 같은 장치들을 포함하며, 다만 이에 제한되는 것은 아니다. 마지막으로, CPU(902)는 선택적으로, 예를 들어 912에서 인터넷과 같은 컴퓨터 또는 원격 통신 네트워크에 결합되며, 912에서 일반적으로 도시되는 네트워크 연결을 이용한다. 그러한 네트워크 연결에서, 상기 CPU(912)가 네트워크로부터 정보를 수신하는 것을 고려하거나 또는 위에서 설명된 방법 스텝들을 수행하는 코스로서 네트워크로 정보를 출력한다. 그러한 정보는, 종종 CPU(902)를 이용하여 실행되어야 하는 일련의 명령으로서 표현되는, 예를 들어 캐리어 파형에서 구체화되는 컴퓨터 데이터 신호의 형태에서 네트워크로부터 수신되며 네트워크로 출력된다. 위에서-설명한 장치 및 물질들 컴퓨터 하드웨어 및 소프트웨어 당업자에게 명백할 것이다.
당해 발명의 일부 실시예가 상세히 설명되었음에도 불구하고, 당해 발명은 당해 발명의 기술적 사상 및 영역으로부터 분리됨 없이 많은 특정 형태로 구체화 될 수 있음이 명백하다. 예를 들어, 설명된 실시예가 출력 클락의 모서리에 대응하는 상기 DTO 출력 신호(예, Q 그리고 Q/2)의 특정의 미리 지정된 부분된 위치를 지닌 DTO 출력 주기마다 하나의 출력 클락 주기를 지니는 것이 도시됨에도 불구하고, 이러한 모서리 이동 위치들이 변화되고 그리고 위치의 수가 증가된다는 점을 이해하여야 한다.

Claims (18)

  1. 디지털 주파수 전환을 위한 장치로서,
    - 다수의 시간 이동된 기준 신호를 출력하기 위해 구현된 디지털 시간 이동 유닛,
    - 상기 디지털 시간 이동 유닛에 결합된 디지털 펄스 발생기로서, 이 때 상기 디지털 펄스 발생기 유닛은 다수의 시간 이동 기준 신호를 수신하고 그리고 다수의 시간-이동 펄스들을 출력하기 위해 구현되는 상기 디지털 펄스 발생기,
    - 상기 디지털 펄스 발생기 유닛에 결합된 디지털 위상 분석기 유닛으로서, 이 때 상기 디지털 위상 분석기 유닛은 제 1 주파수를 지닌 소스 신호를 수신하고 그리고 상기 디지털 펄스 발생기 유닛으로 위상 정보를 출력하기 위해 구현되는 상기 디지털 위상 분석기 유닛,
    - 상기 위상 분석기 유닛에 결합된 디지털 펄스 선택기 유닛, 그리고 펄스 발생기 유닛으로서, 이 때 상기 디지털 펄스 선택기 유닛은 다수의 시간 이동 펄스들 및 상기 위상 정보에 기초한 셋 신호 및 리셋 신호를 출력하기 위해 배열되는 상기 디지털 펄스 선택기 유닛 및 펄스 발생기 유닛, 그리고,
    - 상기 디지털 펄스 선택기 유닛에 결합된 디지털 출력 모듈로서, 이 때 상기 출력 모듈은 상기 셋 신호 및 상기 리셋 신호에 기초한 제 2 주파수를 지니는 디지털 출력 신호를 발생하기 위해 배열되는 상기 디지털 출력 모듈
    을 포함하는 것을 특징으로 하는 디지털 주파수 전환을 위한 장치.
  2. 제 1 항에 있어서, 이 때 상기 펄스 선택기 유닛은 추가적으로,
    - 상기 소스 신호 및 제 1 값에 대응하는 주파수 세팅 값에 기초한 제 2 값을 계산하기 위해 배열된 계산 유닛,
    - 상기 제 2 값 및 상기 위상 정보에 기초한 펄스 선택 값을 제공하기 위한 곱셈 유닛, 그리고,
    - 상기 펄스 선택 값에 기초한 셋 신호 또는 리셋 신호로 대응하는 시간 이동 펄스들을 제공하기 위해 배열되는 펄스 선택기 모듈
    을 포함하는 것을 특징으로 하는 디지털 주파수 전환을 위한 장치.
  3. 제 1 항에 있어서, 이 때 상기 시간 이동 유닛은 지연-라인을 포함하는 것을 특징으로 하는 디지털 주파수 전환을 위한 장치.
  4. 제 1 항에 있어서, 이 때 상기 출력 모듈은 셋-리셋 래치를 포함하는 것을 특징으로 하는 디지털 주파수 전환을 위한 장치.
  5. 주파수 전환 장치에서, 주파수 전환 방법으로서, 상기 방법은,
    (a) 다수의 주파수 세팅 변수들을 결정하고,
    (b) 다수의 시간-이동 신호들을 발생하며,
    (c)제 1 기준 신호에 기초한 출력 신호를 세트하기 위해 적합한 시간-이동 신호를 선택하고,
    (d) 상기 제 1 기준 신호에 기초한 상기 출력 신호를 리셋하기 위해 적합한 시간-이동 신호를 선택하며, 그리고,
    (e) 상기 선택된 시간-이동 세트 신호 및 상기 선택된 시간-이동 리셋 신호에 대응하는 출력 신호를 발생하는
    단계를 포함하는 것을 특징으로 하는 상기 주파수 전환 방법.
  6. 제 5 항에 있어서, 이 때 (b) 단계에서 상기 신호 발생은
    (f) 제 2 기준 신호로부터 유도되는 다수의 시간-이동 신호들을 발생하는
    단계를 추가적으로 포함하는 것을 특징으로 하는 상기 주파수 전환 방법.
  7. 제 6 항에 있어서, 상기 방법은
    (g) 다수의 시간-이동된 신호로부터 유도되는 다수의 시간-이동된 펄스들을 발생하며, 이 때 (d)에서 적합한 시간-이동된 신호를 선택하는 것은 다수의 시간-이동 펄스들로부터 선택하는 것을 특징으로 하는
    단계를 추가적으로 포함하는 것을 특징으로 하는 상기 주파수 전환 방법.
  8. 제 5 항에 있어서, 이 때 (c)에서 적합한 시간-이동된 신호를 선택하는 것은
    (h) 상기 제 1 기준 신호의 새로운 주기의 시작을 결정하고, 그리고,
    (i) 상기 주기의 시작에서일 때에만 상기 출력을 세트하기 위해 적합한 시간-이동된 신호를 선택하는
    단계를 추가적으로 포함하는 것을 특징으로 하는 상기 주파수 전환 방법.
  9. 제 5 항에 있어서, 이 때 (d)에서 적합한 시간-이동된 신호를 선택하는 것은
    (i) 상기 제 1 기준 신호의 주기의 중간을 결정하고, 그리고,
    (k) 상기 주기의 중간에서 일 때에만 상기 출력을 리셋하기 위한 적합한 시간-이동된 신호를 선택하는
    단계를 추가적으로 포함하는 것을 특징으로 하는 상기 주파수 전환 방법.
  10. 제 5 항에 있어서, 이 때 (a)에서 다수의 주파수 세팅 변수들을 결정하는 것은
    - 다수의 시간-이동된 신호를 발생하기 위해 요구되는 제 1 변수들의 세트들을 결정하는 단계를 추가적으로 포함하고, 이 때 상기 제 1 변수들의 세트는 다수의 지연된 신호들 및 시간 이동의 양을 포함하는 것을 특징으로 하는 상기 주파수 전환 방법.
  11. 제 10 항에 있어서, 이 때 (a)에서 다수의 주파수 세팅 변수들을 결정하는 것은
    -(c) 및 (d)단계에서 시간-이동 신호 선택에 의해 사용되는 제 1 상수를 계산하는 단계를 추가적으로 포함하고, 이 때 상기 제 1 상수는 상기 제 1 기준 신호 및 다수의 지연된 신호에 대응하는 양 주파수 세팅 값에 기초하는 것을 특징으로 하는 상기 주파수 전환 방법.
  12. 디지털 주파수 전환을 위한 시스템으로서,
    - 다수의 주파수 세팅 변수들을 결정하기 위해 배열된 프로세서,
    - 다수의 시간-이동된 신호들을 발생하기 위해 배열된 프로세서,
    - 제 1 기준 신호에 기초한 출력 신호를 세트하기 위해 적합한 시간-이동 신호를 선택하기 위해 배열된 프로세서,
    - 상기 제 1 기준 신호에 기초한 상기 출력 신호를 리셋하기 위해 적합한 시간-이동 신호를 선택하기 위해 배열된 프로세서, 그리고,
    - 상기 셋 그리고 리셋 신호에 대응하는 상기 출력 신호를 발생하기 위해 배열된 입력/출력 장치
    를 포함하는 것을 특징으로 하는 상기 디지털 주파수 전환을 위한 시스템.
  13. 제 12 항에 있어서, 이 때 다수의 시간-이동된 신호들의 발생은
    -제 2 기준 신호로부터 유도된 다수의 시간-이동된 신호를 발생하기 위해 배열된 프로세서
    를 포함하는 것을 특징으로 하는 상기 디지털 주파수 전환을 위한 시스템.
  14. 제 13 항에 있어서, 상기 시스템은
    - 다수의 시간-이동된 신호들로부터 유도되는 다수의 시간-이동된 펄스들을 발생하기 위해 배열된 프로세서를 추가적으로 포함하고, 이 때 상기 출력 신호를 셋 그리고 리셋하기 위해 선택된 상기 신호들은 상기 다수의 시간-이동된 펄스들로부터 선택되는 것을 특징으로 하는 상기 디지털 주파수 전환을 위한 시스템.
  15. 디지털 주파수 전환을 위한 컴퓨터 프로그램 상품으로서,
    - 다수의 주파수 세팅 변수들을 결정하기 위한 컴퓨터 코드,
    - 다수의 시간-이동된 신호들을 생성하기 위한 컴퓨터 코드,
    - 제 1 기준 신호에 기초한 출력 신호를 세트하기 위해 상기 적합한 시간-이동 신호를 선택하는 컴퓨터 코드,
    - 상기 제 1 기준 신호에 기초한 상기 출력 신호를 리셋하기 위해 적합한 시간-이동 신호를 선택하는 컴퓨터 코드,
    - 상기 선택된 셋 그리고 리셋 신호에 대응하는 상기 출력 신호를 발생하는 컴퓨터 코드, 그리고,
    - 상기 컴퓨터 코드를 저장하는 컴퓨터-판독형 매체
    를 포함하는 것을 특징으로 하는 디지털 주파수 전환을 위한 컴퓨터 프로그램 상품.
  16. 제 15 항에 있어서, 이 때 다수의 시간-이동 신호들의 발생은
    - 제 2 기준 신호로부터 유도되는 다수의 시간-이동 신호들을 발생하는 컴퓨터 코드
    를 추가적으로 포함하는 것을 특징으로 하는 디지털 주파수 전환을 위한 컴퓨터 프로그램 상품.
  17. 제 16 항에 있어서, 상기 상품은
    - 다수의 시간-이동 신호로부터 유도되는 다수의 시간-이동 펄스들을 발생하는 컴퓨터 코드
    를 포함하고, 이 때 출력 신호를 셋 그리고 리셋하기 위해 선택된 상기 신호들은 다수의 시간-이동 펄스들로부터 선택되는 것을 특징으로 하는 디지털 주파수 전환을 위한 컴퓨터 프로그램 상품.
  18. 제 15 항에 있어서, 이 때 상기 컴퓨터-판독형 매체는 캐리어 파, CD-ROM, 하드 디스크, 플로피 디스크, 테이프 드라이브 그리고 반도체 메모리 내에 구체화 되는 데이터 신호로 구성되는 그룹으로부터 선택된 하나인 것을 특징으로 하는 디지털 주파수 전환을 위한 컴퓨터 프로그램 상품.
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