JP2003324347A - 信号発生装置 - Google Patents
信号発生装置Info
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- JP2003324347A JP2003324347A JP2002128845A JP2002128845A JP2003324347A JP 2003324347 A JP2003324347 A JP 2003324347A JP 2002128845 A JP2002128845 A JP 2002128845A JP 2002128845 A JP2002128845 A JP 2002128845A JP 2003324347 A JP2003324347 A JP 2003324347A
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Abstract
(57)【要約】
【課題】 位相比較周期を基準周波数よりも短くして出
力信号の周波数や位相の変動を抑制する。 【解決手段】 基準信号Ｆrefと出力信号Ｆoutとを位相
比較器３で位相比較することによって基準信号Ｆrefに
同期した出力信号Ｆoutを発生する信号発生装置であっ
て、基準信号Ｆrefに応じて一定の周期で変化する信号
Ｄrを生成して位相比較器３に出力する第１信号生成手
段１と、出力信号Ｆoutに応じて一定の周期で変化する
信号Ｄoを生成して位相比較器３に出力する第２信号生
成手段２を備える。
力信号の周波数や位相の変動を抑制する。 【解決手段】 基準信号Ｆrefと出力信号Ｆoutとを位相
比較器３で位相比較することによって基準信号Ｆrefに
同期した出力信号Ｆoutを発生する信号発生装置であっ
て、基準信号Ｆrefに応じて一定の周期で変化する信号
Ｄrを生成して位相比較器３に出力する第１信号生成手
段１と、出力信号Ｆoutに応じて一定の周期で変化する
信号Ｄoを生成して位相比較器３に出力する第２信号生
成手段２を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（phase lo
cked loop）を用いた信号発生装置に関する。
cked loop）を用いた信号発生装置に関する。
【０００２】
【従来の技術】周知のように、ＰＬＬは基準信号を発生
しようとする出力信号と位相比較することにより基準信
号に同期した出力信号を発生させる信号発生方式であ
る。このようなＰＬＬの変形例の１つとして、例えば基
準信号及び出力信号を各々について個別に設けられた分
周器で分周した後に位相比較器に入力するものがある。
仮に基準信号の周波数（基準周波数）をｆr、基準信号
用分周器の分周比をｎ、また出力信号用分周器の分周比
をｍとした場合、出力信号の周波数（出力周波数）ｆo
は、ＰＬＬが収束した時に位相比較器に入力される各信
号（基準信号及び出力信号を各々分周したもの）は同一
周波数となるので、ｆo＝（ｍ／ｎ）・ｆrとして表され
る。すなわち、分周器を用いることにより基準周波数の
所定倍つまりｍ／ｎ倍の出力周波数を有する出力信号を
容易に発生することができる。
しようとする出力信号と位相比較することにより基準信
号に同期した出力信号を発生させる信号発生方式であ
る。このようなＰＬＬの変形例の１つとして、例えば基
準信号及び出力信号を各々について個別に設けられた分
周器で分周した後に位相比較器に入力するものがある。
仮に基準信号の周波数（基準周波数）をｆr、基準信号
用分周器の分周比をｎ、また出力信号用分周器の分周比
をｍとした場合、出力信号の周波数（出力周波数）ｆo
は、ＰＬＬが収束した時に位相比較器に入力される各信
号（基準信号及び出力信号を各々分周したもの）は同一
周波数となるので、ｆo＝（ｍ／ｎ）・ｆrとして表され
る。すなわち、分周器を用いることにより基準周波数の
所定倍つまりｍ／ｎ倍の出力周波数を有する出力信号を
容易に発生することができる。
【０００３】
【発明が解決しようとする課題】ところで、上記各分周
器を備えた信号発生装置では、分周比が大きくなる程に
位相比較器に入力される各信号の周波数は低くなる。一
例として基準周波数ｆrを１ＭＨｚ、ｎ＝１×１０6 、
ｍ＝１×１０7とした場合、上記位相比較器には１Ｈｚ
（＝１ＭＨｚ／１×１０6）の各信号が入力されること
になる。なお、この場合には、出力周波数ｆoは１０Ｍ
Ｈｚ（＝（１０7／１０6）・１ＭＨｚ）となる。
器を備えた信号発生装置では、分周比が大きくなる程に
位相比較器に入力される各信号の周波数は低くなる。一
例として基準周波数ｆrを１ＭＨｚ、ｎ＝１×１０6 、
ｍ＝１×１０7とした場合、上記位相比較器には１Ｈｚ
（＝１ＭＨｚ／１×１０6）の各信号が入力されること
になる。なお、この場合には、出力周波数ｆoは１０Ｍ
Ｈｚ（＝（１０7／１０6）・１ＭＨｚ）となる。
【０００４】すなわち、位相比較器は、１Ｈｚという長
周期の時間間隔で各信号の位相差を比較する位相比較周
期を持つので、この位相比較周期の間における出力信号
の周波数や位相の変動を抑制することができない。出力
周波数ｆoは１０ＭＨｚであり、かつ１Ｈｚが位相比較
周期に設定されているので、当該位相比較周期は出力信
号の１×１０7個の波数に相当する。この波数に相当す
る期間において出力信号の周波数や位相に変動が生じて
も、位相比較器はこれら変動を修正し得ない。
周期の時間間隔で各信号の位相差を比較する位相比較周
期を持つので、この位相比較周期の間における出力信号
の周波数や位相の変動を抑制することができない。出力
周波数ｆoは１０ＭＨｚであり、かつ１Ｈｚが位相比較
周期に設定されているので、当該位相比較周期は出力信
号の１×１０7個の波数に相当する。この波数に相当す
る期間において出力信号の周波数や位相に変動が生じて
も、位相比較器はこれら変動を修正し得ない。
【０００５】本発明は、上述する問題点に鑑みてなされ
たもので、位相比較周期をより短くして出力信号の周波
数や位相の変動を抑制することを目的とする。
たもので、位相比較周期をより短くして出力信号の周波
数や位相の変動を抑制することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、第１の手段として、基準信号Ｆrefと
出力信号Ｆoutとを位相比較器（３，６）で位相比較す
ることによって基準信号Ｆrefに同期した出力信号Ｆout
を発生する信号発生装置であって、基準信号Ｆrefに応
じて一定の周期で変化する信号（Ｄr）を生成して位相
比較器（３，６）に出力する第１信号生成手段（１）を
備えるという構成を採用する。
に、本発明では、第１の手段として、基準信号Ｆrefと
出力信号Ｆoutとを位相比較器（３，６）で位相比較す
ることによって基準信号Ｆrefに同期した出力信号Ｆout
を発生する信号発生装置であって、基準信号Ｆrefに応
じて一定の周期で変化する信号（Ｄr）を生成して位相
比較器（３，６）に出力する第１信号生成手段（１）を
備えるという構成を採用する。
【０００７】また、第２の手段として、上記第１の手段
において、第１信号生成手段（１）は、基準信号Ｆref
に第１固定信号を乗算する乗算器であるという構成を採
用する。
において、第１信号生成手段（１）は、基準信号Ｆref
に第１固定信号を乗算する乗算器であるという構成を採
用する。
【０００８】第３の手段として、上記第１または第２の
手段において、出力信号Ｆoutに応じて一定の周期で変
化する信号（Ｄo）を生成して位相比較器（３，６）に
出力する第２信号生成手段（２）をさらに備えるという
構成を採用する。
手段において、出力信号Ｆoutに応じて一定の周期で変
化する信号（Ｄo）を生成して位相比較器（３，６）に
出力する第２信号生成手段（２）をさらに備えるという
構成を採用する。
【０００９】第４の手段として、上記第３の手段におい
て、第２信号生成手段（２）は、出力信号Ｆoutに第２
固定信号を乗算する乗算器であるという構成を採用す
る。
て、第２信号生成手段（２）は、出力信号Ｆoutに第２
固定信号を乗算する乗算器であるという構成を採用す
る。
【００１０】第５の手段として、上記第１〜第４いずれ
かの手段において、位相比較器（３，６）は、基準信号
Ｆrefの周波数と出力信号Ｆoutの周波数との差を数値と
して比較し、その大小関係を出力する数値比較器である
という構成を採用する。
かの手段において、位相比較器（３，６）は、基準信号
Ｆrefの周波数と出力信号Ｆoutの周波数との差を数値と
して比較し、その大小関係を出力する数値比較器である
という構成を採用する。
【００１１】第６の手段として、上記第１〜第４いずれ
かの手段において、位相比較器（３，６）は、基準信号
Ｆrefの周波数と出力信号Ｆoutの周波数との差を数値と
して演算し、その周波数差を出力する減算器であるとい
う構成を採用する。
かの手段において、位相比較器（３，６）は、基準信号
Ｆrefの周波数と出力信号Ｆoutの周波数との差を数値と
して演算し、その周波数差を出力する減算器であるとい
う構成を採用する。
【００１２】
【発明の実施の形態】以下、図面を参照して、本発明に
係わる信号発生装置の一実施形態について説明する。
係わる信号発生装置の一実施形態について説明する。
【００１３】図１は、本実施形態の機能構成を示すブロ
ック図である。この図において、符号１は乗算器（第１
信号生成手段）、２は乗算器（第２信号生成手段）、３
は数値比較器（位相比較器）、４はローパスフィルタ、
５は電圧制御型発振器である。このブロック図から明ら
かなように、本信号発生装置はＰＬＬ（phase lockedlo
op）の原理に基づいて基準信号Ｆrefに位相同期した出
力信号Ｆoutを出力するものである。
ック図である。この図において、符号１は乗算器（第１
信号生成手段）、２は乗算器（第２信号生成手段）、３
は数値比較器（位相比較器）、４はローパスフィルタ、
５は電圧制御型発振器である。このブロック図から明ら
かなように、本信号発生装置はＰＬＬ（phase lockedlo
op）の原理に基づいて基準信号Ｆrefに位相同期した出
力信号Ｆoutを出力するものである。
【００１４】乗算器１は、基準信号Ｆrefにｎ（正の整
数）を乗算することにより、基準信号Ｆrefの周波数が
ｎ倍された信号Ｄrを数値比較器３に出力する。乗算器
２は、出力信号Ｆoutの一部として入力される比較信号
Ｆoutにｍ（正の整数）を乗算することにより、比較信
号Ｆoutの周波数がｍ倍された信号Ｄoを数値比較器３に
出力する。
数）を乗算することにより、基準信号Ｆrefの周波数が
ｎ倍された信号Ｄrを数値比較器３に出力する。乗算器
２は、出力信号Ｆoutの一部として入力される比較信号
Ｆoutにｍ（正の整数）を乗算することにより、比較信
号Ｆoutの周波数がｍ倍された信号Ｄoを数値比較器３に
出力する。
【００１５】数値比較器３は、上記各信号Ｄr，Ｄoの周
波数差を数値比較し、その大小関係を出力する。すなわ
ち、数値比較器３の出力信号は、例えばＤr≧Ｄoのとき
は「Ｈ（ハイ）」となり、Ｄr＜Ｄoのときには「Ｌ（ロ
ー）」となる。ローパスフィルタ４は、このような数値
比較器３の出力信号に含まれる高周波信号成分を除去し
て直流近傍成分のみを電圧制御型発振器５に出力する。
電圧制御型発振器５は、上記直流近傍成分を周波数制御
信号として出力信号Ｆoutを生成して出力する。
波数差を数値比較し、その大小関係を出力する。すなわ
ち、数値比較器３の出力信号は、例えばＤr≧Ｄoのとき
は「Ｈ（ハイ）」となり、Ｄr＜Ｄoのときには「Ｌ（ロ
ー）」となる。ローパスフィルタ４は、このような数値
比較器３の出力信号に含まれる高周波信号成分を除去し
て直流近傍成分のみを電圧制御型発振器５に出力する。
電圧制御型発振器５は、上記直流近傍成分を周波数制御
信号として出力信号Ｆoutを生成して出力する。
【００１６】続いて、上記各乗算器１，２の詳細構成に
ついて図２を参照して説明する。なお、この図２におい
て、（ａ）は乗算器１の機能構成を示し、（ｂ）は乗算
器２の機能構成を示している。
ついて図２を参照して説明する。なお、この図２におい
て、（ａ）は乗算器１の機能構成を示し、（ｂ）は乗算
器２の機能構成を示している。
【００１７】乗算器１は、図示するように増加幅設定レ
ジスタ１ａと全加算器１ｂとレジスタ１ｃとから構成さ
れている。増加幅設定レジスタ１ａは、周波数の増幅幅
としての上記整数ｎを格納するものであり、当該整数ｎ
を全加算器１ｂに出力する。全加算器１ｂは、整数ｎと
レジスタ１ｃから入力された前回出力データ（１加算周
期前のデータ）とを加算して得られた加算値をレジスタ
１ｃに出力する。レジスタ１ｃは、基準信号Ｆrefをク
ロックとして加算値を順次取り込んで、上記信号Ｄrと
して数値比較器３に出力すると共に上記全加算器１ｂに
フィードバックする。すなわち、レジスタ１ｃは、加算
値を基準信号Ｆrefの１クロック分遅延させて前回出力
データとして出力する。
ジスタ１ａと全加算器１ｂとレジスタ１ｃとから構成さ
れている。増加幅設定レジスタ１ａは、周波数の増幅幅
としての上記整数ｎを格納するものであり、当該整数ｎ
を全加算器１ｂに出力する。全加算器１ｂは、整数ｎと
レジスタ１ｃから入力された前回出力データ（１加算周
期前のデータ）とを加算して得られた加算値をレジスタ
１ｃに出力する。レジスタ１ｃは、基準信号Ｆrefをク
ロックとして加算値を順次取り込んで、上記信号Ｄrと
して数値比較器３に出力すると共に上記全加算器１ｂに
フィードバックする。すなわち、レジスタ１ｃは、加算
値を基準信号Ｆrefの１クロック分遅延させて前回出力
データとして出力する。
【００１８】このような乗算器１に対して、乗算器２
は、増加幅設定レジスタ２ａと全加算器２ｂとレジスタ
２ｃとから構成されている。増加幅設定レジスタ２ａ
は、周波数の増幅幅としての上記整数ｍを格納するもの
であり、当該整数ｍを全加算器２ｂに出力する。全加算
器２ｂは、整数ｍとレジスタ２ｃから入力された前回出
力データ（１加算周期前のデータ）とを加算して得られ
た加算値をレジスタ２ｃに出力する。レジスタ２ｃは、
比較信号Ｆoutをクロックとして加算値を順次取り込ん
で、上記信号Ｄoとして数値比較器３に出力すると共に
上記全加算器２ｂにフィードバックする。すなわち、レ
ジスタ２ｃは、加算値を比較信号Ｆoutの１クロック分
遅延させて前回出力データとして出力する。
は、増加幅設定レジスタ２ａと全加算器２ｂとレジスタ
２ｃとから構成されている。増加幅設定レジスタ２ａ
は、周波数の増幅幅としての上記整数ｍを格納するもの
であり、当該整数ｍを全加算器２ｂに出力する。全加算
器２ｂは、整数ｍとレジスタ２ｃから入力された前回出
力データ（１加算周期前のデータ）とを加算して得られ
た加算値をレジスタ２ｃに出力する。レジスタ２ｃは、
比較信号Ｆoutをクロックとして加算値を順次取り込ん
で、上記信号Ｄoとして数値比較器３に出力すると共に
上記全加算器２ｂにフィードバックする。すなわち、レ
ジスタ２ｃは、加算値を比較信号Ｆoutの１クロック分
遅延させて前回出力データとして出力する。
【００１９】次に、このように構成された本信号発生装
置の動作について、図３をも参照して詳しく説明する。
置の動作について、図３をも参照して詳しく説明する。
【００２０】まず最初に、図３を参照して上記各乗算器
１，２の動作について説明する。なお、この図３におい
て、上段の（ａ）は信号Ｄoを出力する乗算器２の動作
を示し、下段の（ｂ）は信号Ｄrを出力する乗算器１の
動作を示している。なお、この図は、信号Ｄ0と信号Ｄr
の各周期は同一周期、つまり比較信号Ｆoutが基準信号
Ｆrefに周波数同期した状態を示している。
１，２の動作について説明する。なお、この図３におい
て、上段の（ａ）は信号Ｄoを出力する乗算器２の動作
を示し、下段の（ｂ）は信号Ｄrを出力する乗算器１の
動作を示している。なお、この図は、信号Ｄ0と信号Ｄr
の各周期は同一周期、つまり比較信号Ｆoutが基準信号
Ｆrefに周波数同期した状態を示している。
【００２１】乗算器１は、基準信号Ｆrefをクロックと
して全加算器１ｂの加算値を取り込むので、信号Ｄr
は、（ｂ）に示すように基準信号Ｆrefの１クロック毎
に基底レベルから増加幅である整数ｎだけ順次増加する
信号となる。そして、全加算器１ｂが整数ｎを繰り返し
加算することによりオーバーフローすると、信号Ｄr
は、基底レベルに復帰する。すなわち、この信号Ｄr
は、基準信号Ｆrefに整数ｎを乗算した信号となる。
して全加算器１ｂの加算値を取り込むので、信号Ｄr
は、（ｂ）に示すように基準信号Ｆrefの１クロック毎
に基底レベルから増加幅である整数ｎだけ順次増加する
信号となる。そして、全加算器１ｂが整数ｎを繰り返し
加算することによりオーバーフローすると、信号Ｄr
は、基底レベルに復帰する。すなわち、この信号Ｄr
は、基準信号Ｆrefに整数ｎを乗算した信号となる。
【００２２】これに対して、乗算器２は、比較信号Ｆou
tをクロックとして全加算器２ｂの加算値を取り込むの
で、信号Ｄoは、比較信号Ｆoutの１クロック毎に基底レ
ベルから増加幅である整数ｍだけ順次増加する信号とな
る。そして、信号Ｄoは、全加算器２ｂが整数ｍを繰り
返し加算することによりオーバーフローすると、基底レ
ベルに復帰する。すなわち、信号Ｄoは、比較信号Ｆout
に整数ｍを乗算した信号になる。
tをクロックとして全加算器２ｂの加算値を取り込むの
で、信号Ｄoは、比較信号Ｆoutの１クロック毎に基底レ
ベルから増加幅である整数ｍだけ順次増加する信号とな
る。そして、信号Ｄoは、全加算器２ｂが整数ｍを繰り
返し加算することによりオーバーフローすると、基底レ
ベルに復帰する。すなわち、信号Ｄoは、比較信号Ｆout
に整数ｍを乗算した信号になる。
【００２３】数値比較器３は、このように生成された信
号Ｄrと信号Ｄoとの大小関係を検出し、例えばＤr≧Ｄo
のときは「Ｈ」となり、Ｄr＜Ｄoのときには「Ｌ」とな
信号をローパスフィルタ４に出力する。ローパスフィル
タ４は、このような数値比較器３の出力から直流近傍成
分のみを電圧制御型発振器５に出力し、この結果、電圧
制御型発振器５は、上記直流近傍成分に応じて出力信号
Ｆoutの発信周波数が制御される。そして、このように
制御される出力信号Ｆoutが上記乗算器２を介して数値
比較器３にフィードバックされることにより、最終的に
Ｄr＝ＤoとなってＰＬＬループが収束するので、出力信
号Ｆoutは、整数ｍ，ｎ及び基準信号Ｆrefに基づく下式
（）として与えられる信号となる。 Ｆout＝（ｍ／ｎ）・Ｆref
号Ｄrと信号Ｄoとの大小関係を検出し、例えばＤr≧Ｄo
のときは「Ｈ」となり、Ｄr＜Ｄoのときには「Ｌ」とな
信号をローパスフィルタ４に出力する。ローパスフィル
タ４は、このような数値比較器３の出力から直流近傍成
分のみを電圧制御型発振器５に出力し、この結果、電圧
制御型発振器５は、上記直流近傍成分に応じて出力信号
Ｆoutの発信周波数が制御される。そして、このように
制御される出力信号Ｆoutが上記乗算器２を介して数値
比較器３にフィードバックされることにより、最終的に
Ｄr＝ＤoとなってＰＬＬループが収束するので、出力信
号Ｆoutは、整数ｍ，ｎ及び基準信号Ｆrefに基づく下式
（）として与えられる信号となる。 Ｆout＝（ｍ／ｎ）・Ｆref
【００２４】図３に示す信号Ｄrと信号Ｄoとから解るよ
うに、信号Ｄr及び信号Ｄoは１周期の中で段階的に変化
する信号である。したがって、従来ように分周器を位相
比較器の前段に挿入した場合に比較して、Ｄrと信号Ｄo
との位相比較周期を短くすることが可能となる。
うに、信号Ｄr及び信号Ｄoは１周期の中で段階的に変化
する信号である。したがって、従来ように分周器を位相
比較器の前段に挿入した場合に比較して、Ｄrと信号Ｄo
との位相比較周期を短くすることが可能となる。
【００２５】最後に、本実施形態の変形例について、図
４を参照して説明する。なお、この図４では、上記図１
と同一の構成要素には同一符号を付している。
４を参照して説明する。なお、この図４では、上記図１
と同一の構成要素には同一符号を付している。
【００２６】この変形例は、図示するように位相比較器
を減算器６とＡ／Ｄ（Ａ／Ｄコンバータ）７とから構成
するものである。これ以外の構成は、図１と全く同一で
ある。減算器６は、信号Ｄrと信号Ｄoとの差を演算し誤
差値（数値）としてＡ／Ｄ７に出力する。Ａ／Ｄ７は、
数値としての誤差値（デジタル信号）をアナログ信号に
変換してローパスフィルタ４に出力する。
を減算器６とＡ／Ｄ（Ａ／Ｄコンバータ）７とから構成
するものである。これ以外の構成は、図１と全く同一で
ある。減算器６は、信号Ｄrと信号Ｄoとの差を演算し誤
差値（数値）としてＡ／Ｄ７に出力する。Ａ／Ｄ７は、
数値としての誤差値（デジタル信号）をアナログ信号に
変換してローパスフィルタ４に出力する。
【００２７】上述した数値比較器３は信号Ｄrと信号Ｄo
との大小関係、つまり何れが大きいかという情報のみを
「Ｈ」レベルあるいは「Ｌ」レベルとして出力するもの
であるが、本変形例における減算器６は、信号Ｄrと信
号Ｄoとの差を数値として示す誤差値を出力するので、
信号Ｄrと信号Ｄoとの関係について、数値比較器３より
もより細かい情報を出力する。したがって、信号発生装
置としての安定性や過度応答性能に優れたものとなる。
との大小関係、つまり何れが大きいかという情報のみを
「Ｈ」レベルあるいは「Ｌ」レベルとして出力するもの
であるが、本変形例における減算器６は、信号Ｄrと信
号Ｄoとの差を数値として示す誤差値を出力するので、
信号Ｄrと信号Ｄoとの関係について、数値比較器３より
もより細かい情報を出力する。したがって、信号発生装
置としての安定性や過度応答性能に優れたものとなる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
基準信号Ｆrefと出力信号Ｆoutとを位相比較器で位相比
較することによって基準信号Ｆrefに同期した出力信号
Ｆoutを発生する信号発生装置であって、基準信号Ｆref
に応じて一定の周期で変化する信号を生成して位相比較
器に出力する第１信号生成手段を備えるので、位相比較
周期をより短くして出力信号の周波数や位相の変動を抑
制する。
基準信号Ｆrefと出力信号Ｆoutとを位相比較器で位相比
較することによって基準信号Ｆrefに同期した出力信号
Ｆoutを発生する信号発生装置であって、基準信号Ｆref
に応じて一定の周期で変化する信号を生成して位相比較
器に出力する第１信号生成手段を備えるので、位相比較
周期をより短くして出力信号の周波数や位相の変動を抑
制する。
【図１】 本発明の一実施形態の機能構成を示すブロ
ック図である。
ック図である。
【図２】 本発明の一実施形態における乗算器の構成
例を示すブロック図である。
例を示すブロック図である。
【図３】 本発明の一実施形態における乗算器の動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図４】 本発明の一実施形態の変形例の機能構成を
示すブロック図である。
示すブロック図である。
１……乗算器（第１信号生成手段）
１ａ，２ａ……増加幅設定レジスタ
１ｂ，２ｂ……全加算器
１ｃ，２ｃ……レジスタ
２……乗算器（第２信号生成手段）
３……数値比較器（位相比較器）
４……ローパスフィルタ
５……電圧制御型発振器
６……減算器
７……Ａ／Ｄ（Ａ／Ｄコンバータ）
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 豊田 誠司
東京都大田区蒲田五丁目29番３号 安藤電
気株式会社内
(72)発明者 大塚 義昭
熊本県上益城郡益城町大字田原2081番28
九州安藤電気株式会社内
Ｆターム(参考） 5J106 AA04 BB10 CC01 CC21 CC41
DD12 DD13 DD38 FF02 FF06
FF08 KK06 KK12 RR01 RR04
RR05
Claims (6)
- 【請求項１】 基準信号Ｆrefと出力信号Ｆoutとを位
相比較器（３，６）で位相比較することによって基準信
号Ｆrefに同期した出力信号Ｆoutを発生する信号発生装
置であって、 基準信号Ｆrefに応じて一定の周期で変化する信号（Ｄ
r）を生成して位相比較器（３，６）に出力する第１信
号生成手段（１）を備えることを特徴とする信号発生装
置。 - 【請求項２】 第１信号生成手段（１）は、基準信号
Ｆrefに第１固定信号を乗算する乗算器であることを特
徴とする請求項１記載の信号発生装置。 - 【請求項３】 出力信号Ｆoutに応じて一定の周期で変
化する信号（Ｄo）を生成して位相比較器（３，６）に
出力する第２信号生成手段（２）をさらに備えることを
特徴とする請求項１または２記載の信号発生装置。 - 【請求項４】 第２信号生成手段（２）は、出力信号
Ｆoutに第２固定信号を乗算する乗算器であることを特
徴とする請求項３記載の信号発生装置。 - 【請求項５】 位相比較器（３，６）は、基準信号Ｆr
efの周波数と出力信号Ｆoutの周波数との差を数値とし
て比較し、その大小関係を出力する数値比較器であるこ
とを特徴とする請求項１〜４いずれかに記載の信号発生
装置。 - 【請求項６】 位相比較器（３，６）は、基準信号Ｆr
efの周波数と出力信号Ｆoutの周波数との差を数値とし
て演算し、その周波数差を出力する減算器であることを
特徴とする請求項１〜４いずれかに記載の信号発生装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002128845A JP2003324347A (ja) | 2002-04-30 | 2002-04-30 | 信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002128845A JP2003324347A (ja) | 2002-04-30 | 2002-04-30 | 信号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003324347A true JP2003324347A (ja) | 2003-11-14 |
Family
ID=29542463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002128845A Pending JP2003324347A (ja) | 2002-04-30 | 2002-04-30 | 信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003324347A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011030071A (ja) * | 2009-07-28 | 2011-02-10 | Mitsubishi Electric Corp | Ｐｌｌ回路 |
-
2002
- 2002-04-30 JP JP2002128845A patent/JP2003324347A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011030071A (ja) * | 2009-07-28 | 2011-02-10 | Mitsubishi Electric Corp | Ｐｌｌ回路 |
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