WO2004109309A1 - 試験装置 - Google Patents

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WO2004109309A1
WO2004109309A1 PCT/JP2004/007828 JP2004007828W WO2004109309A1 WO 2004109309 A1 WO2004109309 A1 WO 2004109309A1 JP 2004007828 W JP2004007828 W JP 2004007828W WO 2004109309 A1 WO2004109309 A1 WO 2004109309A1
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WO
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test
clock
pattern
reference clock
unit
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PCT/JP2004/007828
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English (en)
French (fr)
Inventor
Noriaki Chiba
Yasutaka Tsuruki
Original Assignee
Advantest Corporation
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Publication date
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    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
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    • G01R31/317—Testing of digital circuits
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    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor

Definitions

  • the present invention relates to a test apparatus for testing an electronic device.
  • the present invention relates to a test apparatus for testing an electronic device having a plurality of blocks having different operating frequencies.
  • test apparatus for testing an electronic device such as a semiconductor device has been developed based on the description of the electronic device.
  • a test pattern having a frequency corresponding to the operating frequency is supplied to the electronic device, and the electronic device
  • Patent Document 1 JP-A-61-47573
  • a test module that supplies a test pattern based on a first reference clock having a predetermined frequency and a test module that supplies a test pattern based on a second reference clock whose frequency is variable are used for a test apparatus.
  • an object of the present invention is to provide a test apparatus that can solve the above-described problems.
  • Target This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous embodiments of the present invention.
  • a test apparatus for testing an electronic device comprising: a first reference clock generation unit that generates a first reference clock having a first frequency; A first test rate generating unit that generates a first test rate clock indicating a cycle of supplying a first test pattern to the electronic device based on the first reference clock; and A first driver unit that supplies the first test pattern to the electronic device, a second reference clock generation unit that generates a second reference clock that is variable within a predetermined frequency range, and the second driver unit.
  • a first phase synchronizing unit for synchronizing a reference clock with the first test rate clock, and a second test pattern to the electronic device based on the phase-synchronized second reference clock.
  • a second test rate generation unit that generates a second test rate clock indicating a supply cycle, and a second driver unit that supplies the second test pattern to the electronic device based on the second test rate clock.
  • a test apparatus comprising:
  • the first test rate generation unit generates a test cycle pulse signal having a number of noises per unit time substantially equal to the first test rate clock based on the first reference clock.
  • a test cycle generator, and a first timing delay unit that delays each pulse in the test cycle pulse signal so that a pulse interval becomes substantially the same and generates the first test rate clock.
  • the first phase synchronization unit may synchronize the phase of the second reference clock with the first test rate clock generated by the first timing delay unit.
  • the second test rate generating unit generates a reference clock having a frequency obtained by multiplying the frequency of the second reference clock by an integer equal to or greater than 2; And a reference clock divider that generates a second test rate clock, and a second test rate clock that is frequency-divided to generate a test rate frequency-divided clock having substantially the same frequency as the second reference clock. Adjusting a phase of the reference clock based on a test rate clock divider, and a phase error between the second reference clock and the test rate divided clock. And a phase adjustment unit.
  • the second reference clock generation unit generates a variable frequency clock that is variable within a predetermined frequency range, and divides the variable frequency clock to perform the first test.
  • a variable frequency clock divider that generates the second reference clock having substantially the same frequency as the rate clock, wherein the first phase synchronization unit includes the first test rate clock and the second reference clock.
  • the apparatus may include a phase detector that detects a phase error of a clock, and a phase adjustment unit that phase-synchronizes the variable frequency clock with the first test rate clock based on the phase error.
  • a pattern start signal for starting supply of the first test pattern and the second test pattern to the electronic device in a state where the second reference clock is phase-synchronized with the first test rate clock is provided.
  • a pattern start signal generating unit for generating, wherein the first driver unit and the second driver unit start supplying the first test pattern and the second test pattern based on the pattern start signal. May be.
  • a first pattern start signal synchronizer for synchronizing the pattern start signal with the first test rate clock, and a second pattern for synchronizing the pattern start signal with the second test rate clock.
  • a start signal synchronizing unit wherein the first driver unit starts supplying the first test pattern based on the pattern start signal synchronized with the first test rate clock, and The second driver unit may start supplying the second test pattern based on the pattern start signal synchronized with the second test rate clock.
  • Each of the first test rate generation unit and the first driver unit performs a test in which the number of pulses per unit time is the same as the first test rate clock based on the first reference clock.
  • a test cycle generator that generates a periodic pulse signal; and a first timing delay unit that generates a delay signal obtained by delaying each pulse in the test cycle pulse signal.
  • the timing delay unit generates the first test rate clock, which is the delay signal obtained by delaying each of the noises in the test period pulse signal so that the pulse intervals are substantially the same.
  • the first timing delay device of the first test pattern which is the delay signal obtained by delaying each pulse of the test cycle pulse signal by a time determined corresponding to the first test pattern, May be generated.
  • a pattern start for starting supply of the first test pattern and the second test pattern to the electronic device in a state where the second reference clock is in phase synchronization with the first test rate clock.
  • a pattern start signal generation unit that generates a signal; wherein the second driver unit delays each pulse in the second test rate clock to generate the second test pattern.
  • the first timing delay unit and the second timing delay unit are configured such that the first driver unit and the second driver unit perform the first test pattern and the second test based on the pattern start signal. The amount of delay may be set so as to start supplying the test pattern in synchronization with the electronic device.
  • a synchronous start signal for starting the generation of the first test rate clock to the first test rate generator.
  • a synchronization start signal supply unit for supplying the second start signal, wherein the second reference clock receives the synchronization start signal, and the first test rate generation unit starts generating the second reference clock.
  • a third reference clock generator that generates a third reference clock that is variable within a predetermined frequency range, and a third reference clock that synchronizes the third reference clock with the first test rate clock.
  • a third test rate generating unit that generates a third test rate clock indicating a cycle of supplying a third test pattern to the electronic device based on the phase locked unit and the phase-synchronized third reference clock;
  • a third driver unit that supplies the third test pattern to the electronic device based on the third test rate clock.
  • a third test pattern is provided to the electronic device based on the first reference clock.
  • a third test rate generating unit that generates a third test rate clock indicating a supply cycle, and a third driver unit that supplies the third test pattern to the electronic device based on the third test rate clock.
  • a third reference clock generation unit that generates a third reference clock that is variable within a predetermined frequency range, and a third reference clock that synchronizes the third reference clock with the third test rate clock.
  • the electronic device may further include a generation unit, and a fourth driver unit that supplies the fourth test pattern to the electronic device based on the fourth test rate clock.
  • test apparatus for accurately testing an electronic device having a plurality of blocks having different operating frequencies.
  • FIG. 1 shows a configuration of a test apparatus 10 according to an embodiment of the present invention.
  • FIG. 2 shows a configuration of a first test rate generation unit 164 and a first driver unit 166 according to the embodiment of the present invention.
  • FIG. 3 shows a configuration of a second test rate generator 182 according to the embodiment of the present invention.
  • FIG. 4 shows a configuration of a second driver section 184 according to the embodiment of the present invention.
  • FIG. 5 is a first operation tie of a test apparatus 10 according to an embodiment of the present invention.
  • FIG. 6 shows a second operation tie of the test apparatus 10 according to the embodiment of the present invention.
  • FIG. 7 shows a third operation tie of the test apparatus 10 according to the embodiment of the present invention.
  • FIG. 8 shows a configuration of a test apparatus 10 according to a first modification of the present embodiment.
  • FIG. 9 shows a configuration of a test apparatus 10 according to a second modification of the present embodiment.
  • Pattern start signal generator 114 Synchronous start signal supplier
  • Variable frequency clock generator 134
  • Variable frequency clock divider 135 Phase synchronization unit
  • FIG. 1 shows a configuration of a test apparatus 10 according to the present embodiment.
  • the test apparatus 10 includes a first test module 160 that tests the electronic device 100 based on a first reference clock (CLK1 in the figure), and an electronic device based on a second reference clock (CLK2 in the figure).
  • the purpose is to perform a test with reproducibility by synchronizing the patterns.
  • the electronic device 100 has a plurality of blocks having different operating frequencies.
  • the electronic device 100 may be a single semiconductor chip, or may be composed of a plurality of semiconductor chips having different operating frequencies.
  • the test apparatus 10 supplies a first control clock to the first test module 160, a test control unit 110 that controls the start and stop of the test, and supplies the second test clock to the second test module 180.
  • a first test module 160 that generates a first test pattern based on the first reference clock and supplies the first test pattern to the electronic device 100, and a second reference clock based on the second reference clock.
  • one or more second test modules 180 for generating a second test pattern and supplying the second test pattern to the electronic device 100.
  • the test control unit 110 supplies a synchronization start signal for instructing the first test module 160a-b and the second test module 180a-b to start synchronization before starting the test to the clock supply unit 120.
  • the test control unit 110 starts the supply of the test pattern to the electronic device 100 in a state where the first test module 160 and the second test module 180 are synchronized.
  • the designated pattern start signal is supplied to the clock supply unit 120.
  • the clock supply unit 120 generates a first reference clock having a first frequency, supplies the first reference clock to the first test modules 160a-b, and changes a second reference clock that is variable within a predetermined frequency range. Generate a reference clock and supply it to the second test module 180a-b. In the present embodiment, the clock supply unit 120 generates, for example, a first reference clock of 250 MHz and a second reference clock of 200 MHz. Further, the clock supply unit 120 supplies a synchronization start signal to the first test modules 160a-b, and supplies a pattern start signal to the first test module 160ab and the second test module 180ab, respectively.
  • Each of the first test modules 160ab generates a first test rate clock (RATECLK1 in the figure) indicating a cycle of supplying the first test pattern to the electronic device 100 based on the first reference clock. Then, a first test pattern is supplied to the electronic device 100 based on the first test rate clock.
  • the first test modules 160a and 160b generate, for example, a first test rate clock of approximately 200 MHz.
  • the first test module 160b feeds back the first test rate clock to the clock supply unit 120.
  • the clock supply unit 120 synchronizes the second test module 180 with the first test module 160 based on the first test rate clock returned by the first test module 160b.
  • Each of the second test modules 180a-b generates a second test rate clock (RATECLK2 in the figure) indicating a cycle of supplying the second test pattern to the electronic device 100 based on the second reference clock.
  • the second test pattern is generated and supplied to the electronic device 100 based on the second test rate clock.
  • the terminal group of the electronic device 100 to be tested by the first test module 160a and / or the first test module 160a is the domain A
  • the first test modules 160b and Z or the electronic device to be tested by the first test module 160b is the domain A
  • the terminal group of the device 100 is the domain B
  • the terminal group of the electronic device 100 to be tested by the second test module 180a and Z or the second test module 180a is the domain C
  • the terminal group of the electronic device 100 tested by Yule 180b is called a domain D.
  • test control unit 110 the clock supply unit 120, the first test module 160, and the second test
  • the configuration of the test module 180 is shown.
  • the test control section 110 has a synchronization start signal supply section 114 and a pattern start signal generation section 112.
  • the synchronous start signal supply unit 114 generates a synchronous start signal for causing the first test module 160b to start generating the first test rate clock prior to the start of the test, and generates the synchronous start signal via the clock supply unit 120.
  • the pattern start signal generation unit 112 performs a pattern start for starting supply of the first test pattern and the second test pattern to the electronic device 100 in a state where the second reference clock is in phase synchronization with the first test rate clock. Generate a signal.
  • the synchronization start signal and the pattern start signal are supplied to the clock supply unit 120 via the bus in synchronization with a bus clock that is a bus connecting the test control unit 110 and the clock supply unit 120. You.
  • the clock supply unit 120 includes a first reference clock generation unit 122, a second reference clock generation unit 130, a flip-flop 142, a plurality of flip-flops 144, a flip-flop 146, and a plurality of flip-flops 148. And a first pattern start signal synchronizing unit 150 and a second pattern start signal synchronizing unit 155.
  • the first reference clock generator 122 includes, for example, an oscillator and a frequency multiplier, and generates a first reference clock.
  • the first reference clock generation unit 122 multiplies the 10 MHz clock oscillated by the oscillator by 25 times and supplies it as the first reference clock.
  • the second reference clock generator 130 includes a variable frequency clock generator 132, a variable frequency clock divider 134, a phase synchronizer 135, and a test rate clock divider 140, and converts the second reference clock. Generate.
  • the variable frequency clock generator 132 generates a variable frequency clock that is variable within a predetermined frequency range, and supplies it to the variable frequency clock divider 134.
  • the variable frequency clock generator 132 generates a variable frequency clock that is variable within an octave frequency range such as 1 GHz to 2 GHz.
  • the variable frequency clock generator 132 sets the variable frequency clock to, for example, 2 GHz.
  • the variable frequency clock divider 134 divides the variable clock into 1 ZM, and And generating a second reference clock having substantially the same frequency as the reference clock.
  • the phase synchronization unit 135 includes a phase detector 136 and a phase adjustment unit 138, and synchronizes the phase of the second reference clock with the first test rate clock.
  • the phase detector 136 includes a first test rate clock supplied from the first test module 160b via the test rate clock divider 140, and a second reference clock generated by the variable frequency clock divider 134. The phase error of is detected. Then, the phase detector 136 supplies the detected phase error to the pattern start signal generator 112 in the test controller 110. The pattern start signal generator 112 is used to determine whether or not the second reference clock is phase-synchronized with the first test rate clock based on the phase error received from the phase detector 136.
  • the phase adjuster 138 adjusts the phase of the variable frequency clock generated by the variable frequency clock generator 132 based on the phase error detected by the phase detector 136, and synchronizes the phase with the first test rate clock.
  • the test rate clock divider 140 divides the first test rate clock into 1 / n, and converts the phase of the first test rate clock, which is frequency-divided to substantially the same frequency as the second reference clock, It is supplied to the phase detector 136 in the synchronization section 135.
  • the test rate clock divider 140 halves the first test rate clock. The frequency may be divided.
  • the flip-flop 142 receives a pattern start signal in synchronization with a bus clock.
  • the plurality of flip-flops 144 receive a pattern start signal synchronized with the bus clock in synchronization with the first reference clock, and convert the pattern start signal into a pattern start signal synchronized with the first reference clock.
  • each of the plurality of flip-flops 144 is arranged in series, and receives the pattern start signal output from the preceding flip-flop 144 in synchronization with the first reference clock, and outputs the received signal to the subsequent stage. Prevents the status table status.
  • the flip-flop 146 receives the synchronization start signal in synchronization with the bus clock.
  • the plurality of flip-flops 148 receive the synchronous start signal synchronized with the bus clock in synchronization with the first reference clock, and receive the synchronous start signal (synchronized with the first reference clock). (CSTART in the figure).
  • the first pattern start signal synchronizer 150 synchronizes the pattern start signal synchronized with the first reference clock with the first test rate clock, and generates the pattern start signal (PSTART_AB) for domains A and B. Generate. That is, the first pattern start signal synchronizing section 150 converts the pattern start signal output from the last-stage flip-flop 144 into the first test rate divided clock supplied by the first test module 160b (LRA TECLK1 in the figure). ) To receive in synchronization.
  • the first test rate divided clock is a clock obtained by dividing the first test rate clock by the first test module 160b.
  • the first pattern start signal synchronizer 150 synchronizes with the first test rate clock by receiving the pattern start signal in synchronization with the first test rate dividing clock.
  • the first pattern start signal synchronizing unit 150 includes a plurality of flip-flops 152 arranged in series to prevent the state from being in the pattern start signal status table state.
  • the first-stage flip-flop 152 receives the pattern start signal output from the last-stage flip-flop 144 of the plurality of flip-flops 144 in synchronization with the first test-rate divided clock, and Output to The second and subsequent flip-flops 152 receive the pattern start signal output from the preceding flip-flop 152 in synchronization with the first test rate frequency-divided clock, and output it to the subsequent stage.
  • Second pattern start signal synchronization section 155 synchronizes the pattern start signal synchronized with the first reference clock with the second reference clock, and generates a pattern start signal (PSTART_CD) for domains C and D. .
  • the second pattern start signal synchronizing unit 155 receives a pattern start signal output from one of the flip-flops 152 and synchronized with the first test rate clock in synchronization with the second reference clock. Includes 157.
  • the first test module 160b includes a stage number matching unit 162, a first test rate generation unit 164, and one or a plurality of first driver units 166.
  • the step number matching unit 162 is the first test module.
  • the second test module 180 determines the number of flip-flop stages present on the path from when the latch 160b receives the pattern start signals for the domains A and B to when the test pattern is supplied to the electronic device 100.
  • a stage stage number adjusting circuit provided to match the number of stage stages of the flip-flop existing on the path from the reception of the pattern start signal to the supply of the test pattern to the electronic device 100.
  • First test rate generating section 164 generates a first test rate clock and a first test rate divided clock based on the first test rate clock.
  • One or more first driver units 166 supply the first test pattern to the electronic device 100 based on the first reference clock. More specifically, each of the one or a plurality of first driver units 166 is provided corresponding to each of the one or a plurality of terminals of the electronic device 100, and is supplied to the corresponding one of the first test patterns. The part to be provided may be supplied to the electronic device 100.
  • the first test module 160a has the same configuration and function as the first test module 16 Ob except that the first test module 160a does not include the first test rate generation unit 164 that feeds back the first test rate clock and the like to the clock supply unit 120. Therefore, the description is omitted.
  • the second test module 180a includes a second test rate generator 182 and a second driver 184.
  • the second test rate generator 182 generates a second reference clock generated by the variable frequency clock generator 132 and the variable frequency clock divider 134 and phase-locked to the first test rate clock by the phase synchronizer 135. Based on this, a second test rate clock and a reference clock (REFCLK in the figure) are generated.
  • the second driver section 184 supplies the second test pattern to the electronic device 100 based on the second test rate clock. More specifically, each of the one or a plurality of second driver units 184 is provided corresponding to each of the one or a plurality of terminals of the electronic device 100, and supplies one or more of the second driver units 184 to the corresponding one of the second test patterns. The part to be provided may be supplied to the electronic device 100.
  • the second test module 180b has the same configuration and function as the second test module 180a, and thus the description is omitted.
  • the first test module As described above, according to the test apparatus 10 of the present embodiment, the first test module
  • the first driver section 166 in 160 and the second driver section 184 in the second test module 180 The supply of the first test pattern and the second test pattern is started based on the pattern start signal. More specifically, the first driver section 166 starts supplying the first test pattern based on the pattern start signal for domains A and B synchronized with the first test rate clock, and The unit 184 starts supplying the second test pattern based on the pattern start signals for the domains C and D synchronized with the second test rate clock.
  • the test control unit 110 generates the pattern start signal for starting the supply of the test pattern to the electronic device 100 in a state where the second reference clock and the first test rate clock are in phase synchronization.
  • the first test module 160 and the second test module 180 can synchronize the phases of the first test pattern and the second test pattern.
  • FIG. 2 shows a configuration of the first test rate generator 164 and the first driver 166 according to the present embodiment.
  • the first test rate generator 164 and the first driver 166 have the same or similar configuration.
  • the first test rate generator 164 will be mainly described below, and the description of the first driver 166 will be omitted except for differences.
  • the first test rate generator 164 and the first driver 166 include a set signal generator 220, a reset signal generator 290, an SR latch 210, a first dry loop 200, and an inverter 292. And a logical comparison unit 295.
  • the set signal generating section 220 in the first test rate generating section 164 sets the timing indicating the rising edge timing of the first test rate clock based on the first reference clock and the synchronization start signal received from the stage number matching section 162.
  • the reset signal generation unit 290 in the first test rate generation unit 164 generates a reset signal indicating the timing of the falling edge of the first test rate clock based on the first reference clock and the synchronization start signal. I do.
  • the set signal generation unit 220 in the first driver unit 166 A set signal indicating the timing of the rising edge of the first test pattern to be supplied is generated. Further, the reset signal generating section 290 in the first driver section 166 is configured to output the first reference clock and the synchronous start signal received from the stage number matching section 162. And generating a reset signal indicating the timing of the falling edge of the first test pattern to be supplied by the first driver section 166 based on the pattern start signal.
  • the SR latch 210 receives the set signal and the reset signal, changes the output to H logic (set) at the timing generated by the set signal generation unit 220, and outputs the logic at the timing generated by the reset signal generation unit 290. To L logic (reset). As a result, the SR latch 210 in the first test rate generator 164 generates the first test rate clock based on the set signal and the reset signal, and the SR latch 210 in the first driver 166 generates the set signal and the reset signal. A first test pattern is generated based on the first test pattern. The first driver 200 of the first test rate generation unit 164 supplies the first test rate clock generated by the SR latch 210 to the clock supply unit 120, and the first driver 200 of the first driver unit 166 The first test pattern generated by 210 is supplied to the electronic device 100.
  • the comparator 292 in the first driver unit 166 detects whether the output signal output by the electronic device 100 according to the test pattern is higher than a predetermined reference potential, and compares the detection result with the logical comparison unit 295. To supply.
  • the logical comparison unit 295 in the first driver unit 166 compares the detection result of the comparator 292 with the expected value of the output signal to determine whether the electronic device 100 is good. On the other hand, in the first test rate generation section 164, the comparator 292 and the logical comparison section 295 may not be used.
  • the set signal generator 220 and the reset signal generator 290 of the first test rate generator 164 and the set signal generator 220 and the reset signal generator 290 of the first driver 166 are substantially the same.
  • the reset signal generation unit 290 of the first test rate generation unit 164 and the set signal generation unit 220 and the reset signal generation unit 290 of the first driver unit 166 have the following configurations and functions. The description is omitted except for the difference from the set signal generation unit 220 of FIG.
  • the set signal generation unit 220 includes a test frequency generator 230, a frequency divider 250, a NOR element 252, an AND element 254, an AND element 256, an AND element 258, and a test pattern generator 26. 0 and a timing delay unit 270.
  • the test frequency generator 230 generates a test cycle noise signal having the same number of pulses per unit time as the first test rate clock based on the first reference clock. Than Specifically, the test frequency generator 230 sets a cycle magnification X indicating a magnification of the cycle of the first test rate clock with respect to the cycle of the first reference clock, and sets the number of pulses per unit time to the first. Generate a test cycle pulse signal that is 1 / X of the reference clock.
  • the test frequency generator 230 includes a counter 232, a flip-flop 234, a selector 236, a calorie calculator 238, a register 240, an OR element 242, and an AND element 244.
  • the counter 232 is a down counter that operates in synchronization with the first reference clock. Each time the AND element 244 outputs a pulse as a test period pulse signal, the counter 232 inputs the pulse to the L terminal (load terminal), and upon receiving the pulse, counts X, which is an integer part of the period magnification X. Set as a value. Then, the counter 232 is synchronized with the first reference clock.
  • the counter value is decremented, and when the counter value becomes 0, the z terminal is set to a logical value.
  • the counter 232 starts the first reference clock after the pulse is input to the L terminal. After a lapse of X times the period of, the Z terminal is set to logical value "1".
  • the flip-flop 234 receives the signal value of the Z terminal in synchronization with the first reference clock and outputs the signal value to the selector 236.
  • the selector 236 outputs the signal value of the Z terminal of the counter 232 to the OR element 242 when the carry output “0” is received from the adder 238, and outputs the carry signal “1” from the adder 238 when the carry output “0” is received.
  • the output of the flip-flop 234 is output to the OR element 242.
  • the adder 238 and the register 240 determine the AN based on the fractional part X of the period magnification X.
  • the timing at which the D element 244 outputs a pulse as a test cycle pulse signal is adjusted.
  • the calorie calculator 238 calories the fractional part X of the cycle magnification X into the register value stored in the register 240.
  • the register 240 stores the addition result of the adder 238, in this embodiment, a decimal part of the addition result as a register value in synchronization with the pulse input to the L terminal.
  • the register 240 synchronizes with the pulse input to the L terminal,
  • the adder 238 adds the decimal part X of the period magnification X to the decimal part of the accumulated value.
  • the selector 236 When receiving the carry output “1”, the selector 236 outputs the output of the flip-flop 234 to the OR element 242 instead of outputting the signal value of the Z terminal of the power counter 232 to the OR element 242. This allows the selector 236 to reduce the cycle magnification X If no carry has occurred in the integer part as a result of accumulating the number part X, a pulse is applied to the L terminal.
  • the logical value "1" is output after a lapse of X times the period of the first reference clock.
  • the OR element 242 outputs the logical sum of the output of the selector 236 and the synchronization start signal received from the stage number matching unit 162.
  • the AND element 244 converts the output of the OR element 242 into a noise signal by outputting the logical product of the output of the OR element 242 and the first reference clock, and outputs the signal as a test cycle pulse signal.
  • the OR element 242 and the AND element 244 change the pulse to the test cycle pulse signal.
  • the counter value of the counter 232 and the register value of the register 240 are set, and the pulse output for the test period pulse signal is started.
  • Frequency divider 250 divides the test cycle pulse signal by 1 / N. Where the divider 250 is a
  • the test period pulse is calculated by the fractional part X of the period magnification X.
  • the N ⁇ R element 252 supplies the first test rate divided clock generated by the frequency divider 250 to the clock supply unit 120 when the other input signal power is “0”.
  • the AND element 258 outputs a logical product of the test cycle pulse signal and the pattern start signals for the domains A and B.
  • the test pattern generator 260 of the first driver unit 166 receives the test period noise signal when the pattern start signals for the domains A and B are at the logical value "1", and responds to the pulse.
  • Electronic devices in the test cycle A set signal of the first test pattern to be supplied to the source 100 is output.
  • the test pattern generator 260 of the first test rate generation unit 164 may always output a set signal for setting the first test rate clock for each pulse of the test cycle pulse signal.
  • AND element 254 is a logical product of the test cycle pulse signal output from test frequency generator 230 and the first test rate clock or the set signal of the second test pattern output from test pattern generator 260. Is output.
  • the AND element 256 is connected to the fractional part of the fractional part X of the period scaling factor X stored in the register 240 and the first test rate clock or the first
  • the logical product of the test pattern and the set signal is output.
  • the timing delay unit 270 generates a delay signal obtained by delaying each pulse in the test cycle pulse signal input via the AND element 254.
  • the timing delay unit 270 in the first test rate generation unit 164 is a delay signal that is a signal obtained by delaying each of the noises in the test cycle noise signal so that the pulse intervals are substantially the same. Generate a test rate clock of 1.
  • the timing delay unit 270 in the first driver unit 166 is a delay signal that is a delay signal obtained by delaying each of the noises in the test cycle pulse signal by a time determined according to the first test pattern. Generate one test pattern.
  • the timing delay unit 270 includes a counter 272, a flip-flop 274, a selector 276, a register 280, an AND element 282, an AND element 284, and a variable delay element 286.
  • the counter 272 delays each pulse of the test cycle pulse signal by an integer multiple of the first reference clock based on the coarse delay data determined corresponding to the pulse. More specifically, each time a pulse of the test cycle pulse signal is input to the L terminal, the counter 272 sets coarse delay data determined corresponding to the pulse as a counter value. Then, the counter 272 decrements the counter value in synchronization with the first reference clock, and sets the Z terminal to a logical value “T” when the counter value becomes 0. As a result, the counter 272 delays each pulse of the test cycle pulse signal by a time obtained by multiplying the cycle of the first reference clock by an integral multiple determined by the coarse delay data after the pulse is input to the L terminal. Output a signal.
  • the flip-flop 274 receives the signal value of the Z terminal in synchronization with the first reference clock and outputs the signal value to the selector 276.
  • Selector 276 receives carry output “0” from adder 278, and In this case, the signal value of the Z terminal of the counter 272 is output to the AND element 282 and the register 280.
  • the carry output “1” is received from the calorie calculator 278, the output of the flip-flop 274 is output to the AND element 282 and the register 280. Output.
  • the adder 278 calculates the fractional part of the cumulative value of the fractional part X of the period magnification X from the AND element 256.
  • Register 280 stores the minute delay data in the decimal part of the
  • the result of the addition is stored as a register value in synchronization with the first reference clock. Then, the register 280 outputs the register value in synchronization with the rise of the level signal output from the selector 276.
  • the AND element 282 obtains the logical product of the first reference clock and the level signal output from the selector 276, thereby converting the level signal output from the selector 276 into the first reference clock. Convert to a synchronized pulse signal.
  • the AND element 284 calculates the logical product of the first reference clock and the register value output from the register 280. As a result, the AND element 284 supplies the variable delay element 286 with a small delay amount for delaying each pulse of the test period noise signal in synchronization with the first reference clock.
  • the variable delay element 286 outputs the test cycle pulse signal output from the AND element 282 and having its respective noise positions adjusted by being delayed by the coarse delay data, by the minute delay amount supplied from the AND element 284. Delayed and output as set signal of SR latch 210.
  • the timing delay unit 270 delays each pulse of the test cycle pulse signal by coarse delay data and minute delay data determined corresponding to the pulse, thereby providing a pulse interval. Can be set to generate a set signal delayed so that the values are substantially the same.
  • the timing delay unit 270 in the reset signal generation unit 290 delays each pulse of the test period pulse signal by coarse delay data and minute delay data determined corresponding to the pulse, thereby obtaining Generate a set signal that is delayed so that the response interval is almost the same.
  • the timing delay unit 270 in the set signal generation unit 220 and the timing delay unit 270 in the reset signal generation unit 290 are The first test rate clock can be generated by delaying each pulse in the signal so that the noise intervals are approximately the same.
  • the timing delay unit 270 in the set signal generation unit 220 and the reset signal generation unit 290 in the first driver unit 166 is connected to each pulse in the test cycle noise signal input via the AND element 254. Is delayed by the coarse delay data and the minute delay data determined corresponding to the first test pattern, to generate a first test pattern.
  • the coarse delay data and the fine delay data set in the timing delay unit 270 are a delay amount for converting each pulse in the test cycle pulse signal into a first test rate clock, and a first test rate clock. It is set so as to provide a delay amount corresponding to a time that is combined with a delay amount of the output timing of the first test pattern with respect to the clock.
  • the first test rate generation unit 164 uses the test frequency generator 230 and the timing delay unit 270 to generate the first reference clock based on the first reference clock and the cycle magnification X.
  • a first test rate clock having a cycle X times the cycle is generated.
  • the phase synchronization unit 135 in the second reference clock generation unit 130 converts the second reference clock into the set signal generation unit 220 in the first test rate generation unit 164 and the timing delay unit 270 in the reset signal generation unit 290.
  • the phase is synchronized with the first test rate clock generated by the above. Accordingly, the first test module 160 and the second test module 180 can supply the first test pattern and the second test pattern to the electronic device 100 in phase synchronization.
  • FIG. 3 shows a configuration of the second test rate generator 182 according to the present embodiment.
  • the second test rate generator 182 includes a reference clock oscillator 300, a reference clock divider 310, a test rate clock divider 320, a phase detector 330, a phase adjuster 332, and a flip-flop 340. , And AND element 350.
  • the reference clock oscillator 300 generates a reference clock (REFCLK in the figure) having a frequency obtained by multiplying the frequency of the second reference clock by an integer of 2 or more.
  • the second reference clock is 200 MHz
  • the second test rate generator 182 in the second test module 180a operates as a reference clock of 800 MHz and the second test rate generator 182 in the second test module 180b.
  • the reference clock oscillation unit 300 It is a container (Voltage Controlled Oscillator).
  • the reference clock divider 310 divides the frequency of the reference clock output from the reference clock oscillator 300, and generates a second test rate clock (RATECLK 2 in the figure) in the second test module 180a.
  • the reference clock divider 310 in the second test module 180a and the reference clock divider 310 in the second test module 180b divide the reference clock into lZL and 1 / L, respectively.
  • the reference clock divider 310 in the second test module 180b uses the 1.6 GHz reference clock.
  • Test rate clock divider 320 divides the second test rate clock output from reference clock divider 310 and generates a second test having substantially the same frequency as the second reference clock. Generate a rate-divided clock.
  • the test rate clock divider 320 in the second test module 180a and the test rate clock divider 320 in the second test module 180b divide the reference clock into 1 / N and 1 / N, respectively.
  • Phase detector 330 detects a phase error between the second reference clock and the test rate divided clock.
  • the phase adjustment unit 332 adjusts the phase of the reference clock based on the phase error between the second reference clock and the second test rate divided clock detected by the phase detector 330, and synchronizes the phase with the second reference clock. .
  • the flip-flop 340 receives the pattern start signals for the domains C and D in synchronization with the second reference clock.
  • the AND element 350 outputs the logical product of the pattern start signal received by the flip-flop 340 and the second test rate clock generated by the reference clock divider 310, so that the logical value of the pattern start signal is “1”.
  • the second test rate clock is supplied to the second driver section 184.
  • the second test rate generator 182 provided in each of the second test modules 180a-b has the second test rate divided clock phase-synchronized with the second reference clock. By doing so, it is possible to generate a second test rate clock phase-locked to the second reference clock.
  • the second reference clock is phase-synchronized with the first test rate clock by the second reference clock generator 130, the second test rate generator 182 A second test rate clock with phase synchronization can be generated.
  • FIG. 4 shows a configuration of the second driver section 184 according to the present embodiment.
  • Second driver section 184 includes a set signal generation section 420, a reset signal generation section 460, an SR latch 410, a second driver 400, a comparator 470, and a logical comparison section 480.
  • the set signal generation section 420 generates a set signal indicating the timing of the rising edge of the second test pattern based on the reference clock and the second test rate clock received from the second test rate generation section 182, and resets the set signal.
  • the signal generation unit 460 generates a reset signal indicating the timing of the falling edge of the second test pattern based on the reference clock and the second test rate clock received from the second test rate generation unit 182.
  • reset signal generating section 460 has substantially the same configuration and function as set signal generating section 420, description thereof will be omitted below except for differences from set signal generating section 420.
  • the SR latch 410 receives the set signal and the reset signal, changes the output to a logical value “(set)” at the timing generated by the set signal generating unit 420, and changes the output to the logical value (set) at the timing generated by the reset signal generating unit 460.
  • the output is changed to a logical value “0” (reset), whereby the SR latch 410 generates a second test pattern based on the set signal and the reset signal.
  • the logic comparison unit 480 outputs the detection result of the comparator 470 to the output signal.
  • the quality of the electronic device 100 is determined by comparing with the expected value.
  • the set signal generation unit 420 includes a test pattern generator 424, an AND element 428, and a timing delay unit 430.
  • the test pattern generator 424 synchronizes with the reference clock to generate the second test rate clock. For each pulse, a set signal of a second test pattern to be supplied to the electronic device 100 in a test cycle corresponding to the pulse is output.
  • the test pattern generator 424 in the reset signal generation unit 460 converts the reset signal of the second test pattern to be supplied to the electronic device 100 in the same manner as the test pattern generator 424 in the set signal generation unit 420. Is output.
  • the AND element 428 outputs a logical product of the set signal output from the test pattern generator 424 and the reference clock.
  • the timing delay unit 430 delays each noise in the second test rate clock to generate a second test pattern. More specifically, the timing delay unit 430 outputs the set signal of the second test pattern output by the test pattern generator 424 in response to each pulse of the second test rate clock via the AND element 428. And a delay signal generated by delaying each pulse of the set signal of the second test pattern by a predetermined time corresponding to the second test pattern. Similarly, the timing delay unit 430 in the reset signal generation unit 460 determines each pulse of the reset signal of the second test pattern output from the test pattern generator 424 in accordance with the second test pattern. To generate a delayed signal delayed by a predetermined time.
  • the timing delay unit 430 includes a counter 432, an AND element 438, and a variable delay element 450.
  • the counter 432 has the same configuration as the counter 272 in the timing delay unit 270, and delays each pulse of the set signal by an integer multiple of the reference clock based on the coarse delay data determined corresponding to the pulse. Output to the Z terminal.
  • the AND element 438 converts the level signal output from the counter 432 into a pulse signal synchronized with the reference clock by taking the logical product of the reference clock and the level signal output from the counter 432.
  • the variable delay element 450 converts the set signal output from the AND element 438, in which the position of each pulse is delayed by being delayed by the coarse delay data, into a minute delay determined in accordance with the second test pattern. The data is delayed by the minute delay amount specified by the data and output as a set signal of the SR latch 410.
  • FIG. 5, FIG. 6, and FIG. 7 show operation timings of the test apparatus 10 according to the present embodiment.
  • a synchronous start signal supply unit 114 generates a synchronous start signal that causes the first test module 160b to generate a first test rate clock before starting a test. Then, the synchronous start signal is supplied to the first test module 160b in synchronization with the rise of the bus clock ("T" in the figure). The synchronous start signal is converted into a synchronous start signal CSTART synchronized with the first reference clock.
  • the first test rate generator 164 and the first driver provided in the first test module 160a and the first test module 160b The unit 166 generates a test cycle pulse signal by the test frequency generator 230. Further, the frequency divider 250 and the NOR element 252 in the first test rate generator 164 generate a first test rate frequency-divided clock LRATECLK1 based on the test cycle pulse signal. Further, the timing delay unit 270 in the first test rate generator 164 generates a first test rate clock RATECLK1 based on the test cycle pulse signal generated by the test frequency generator 230.
  • the phase synchronizer 135 in the second reference clock generator 130 transmits the second test clock generated by the variable frequency clock generator 132 to the first test rate.
  • the second reference clock is phase-synchronized with the first test rate clock after the first test rate clock at the time 4 or less.
  • each of the second test rate clock (RATECLK2 (C) in the figure) in the second test module 180a and the second test rate clock (RATECLK2 (D) in the figure) in the second test module 180b is the second test rate clock. Phase-locked to the second reference clock by the test rate generator 182
  • the pattern start signal generation unit 112 in the test control unit 110 receives the phase error between the second reference clock and the first test rate clock from the phase detector 136, and performs the operation when the phases of these clocks are synchronized. Alternatively, when it is determined that synchronization is performed within a predetermined period, a pattern start signal is generated. That is, when the second reference clock is in phase synchronization with the first test rate clock, the pattern start signal generation unit 112 sends the first driver unit 166 and the second driver unit 184 a first A pattern start signal is generated so as to start supplying the first test pattern and the second test pattern.
  • the pattern start signal generated by the pattern start signal generation unit 112 is The signal is converted into a pattern start signal PSTART-AB synchronized with the first test rate clock via the flop 142, the plurality of flip-flops 144, and the first pattern start signal synchronizing unit 150. Then, in synchronization with the pulse 9 of the first test rate clock shown in FIG. 6, the pattern start signal 'T' is supplied to the first test modules 160a-b.
  • the pattern start signal generated by the pattern start signal generation unit 112 includes a flip-flop 142, a plurality of flip-flops 144, a first pattern start signal synchronization unit 150, and a second pattern start signal synchronization unit 155.
  • the signal is converted to a pattern start signal PSTART_CD synchronized with the second reference clock via the. Then, the pattern start signal "is supplied to the second test module 180ab in synchronization with the pulse 16 of the first test rate clock shown in FIG.
  • the timing delay unit 270 in the first driver unit 166 and the timing delay unit 430 in the second driver unit 184 are connected to the first driver unit 166 and the second driver unit 184 based on the pattern start signal.
  • An amount of delay to start supplying the first test pattern and the second test pattern in synchronization with the electronic device 100 is set.
  • the first test module 160a-b and the second test module 180a-b are synchronized with the first test rate clock pulse 16 shown in FIG.
  • a test pattern can be supplied to the electronic device 100 from each of the first driver 200 and the second driver 400.
  • the first test pattern and the second test pattern are synchronized by synchronizing the phase of the second reference clock with the first test rate clock.
  • the test pattern can be supplied to the electronic device 100 in synchronization.
  • the test apparatus 10 generates a first test rate clock having a cycle obtained by multiplying the cycle of the first reference clock by a cycle magnification X times, and a clock having a set frequency by the variable frequency clock generator 132.
  • these phases and frequencies can be matched.
  • the test apparatus 10 can accurately test the electronic device 100 having blocks with different operating frequencies using one or more first test modules 160 and one or more second test modules 180. it can.
  • FIG. 8 shows a configuration of a test apparatus 10 according to a first modification of the present embodiment.
  • the test apparatus 10 includes a test control unit 110, a clock supply unit 820, a first test module 160a-b, a second test module 180, and a third test module 880.
  • the test control unit 110, the first test module 160a-b, and the second test module 180 have substantially the same configuration and function as the members with the same reference numerals shown in FIG. Description is omitted.
  • the third test module 880 has substantially the same configuration and function as the second test module 180 shown in FIG.
  • the clock supply unit 820 includes a first reference clock generation unit 122, a second reference clock generation unit 130, a flip-flop 142, a plurality of flip-flops 144, a flip-flop 146, and a plurality of flip-flops 148. , A first pattern start signal synchronization section 150, a second pattern start signal synchronization section 155, a third reference clock generation section 830, and a third pattern start signal synchronization section 855.
  • the second pattern start signal synchronizing unit 155 has substantially the same configuration and function as the members having the same reference numerals shown in FIG. 1, and therefore description thereof will be omitted except for the following differences.
  • the third reference clock generation unit 830 and the third pattern start signal synchronization unit 855 including the flip-flop 857 are the same as the second pattern including the second reference clock generation unit 130 and the flip-flop 157 shown in FIG. Since the configuration and function are substantially the same as those of the start signal synchronizing unit 155, description thereof will be omitted except for the following differences.
  • the variable frequency clock generator 132 included in the third reference clock generation unit 830 generates a third reference clock (CLK3 in the figure) that is variable within a predetermined frequency range.
  • the phase synchronization unit 135 included in the third reference clock generation unit 830 synchronizes the phase of the third reference clock with the first test rate clock that is fed back from the first test module 160b.
  • the second test rate generator 182 in the third test module 880 generates a third test rate clock indicating a cycle of supplying the third test pattern to the electronic device 100 based on the third reference clock. .
  • the second driver section 184 in the third test module 880 supplies the third test pattern to the electronic device 100 based on the third test rate clock.
  • the predetermined frequency range The first test pattern, the second test pattern, and the third test pattern are phase-synchronized with the first test rate clock by phase-synchronizing a plurality of reference clocks that are variable in the electronic device. 100 can be supplied.
  • FIG. 9 shows a configuration of a test apparatus 10 according to a second modification of the present embodiment.
  • the test apparatus 10 includes a test control unit 110, a clock supply unit 920, a first test module 160, a second test module 180, a third test module 960, and a fourth test module 980.
  • the test control unit 110, the first test module 160, and the second test module 180 have substantially the same configuration and function as the members with the same reference numerals shown in FIG. Omitted.
  • the third test module 960 and the fourth test module 980 have almost the same configuration and function as the first test module 160a and the second test module 180 shown in FIG. Is omitted.
  • the clock supply unit 920 includes a first reference clock generation unit 122, a second reference clock generation unit 130, a flip-flop 142, a plurality of flip-flops 144, a flip-flop 146, and a plurality of flip-flops 148. , A first pattern start signal synchronizer 150, a second pattern start signal synchronizer 155, a third reference clock generator 930, a third pattern start signal synchronizer 950, and a fourth pattern start signal. A synchronization unit 955.
  • the second pattern start signal synchronizing section 155 has substantially the same configuration and function as the members having the same reference numerals shown in FIG.
  • FIG. 1 shows a third reference clock generation unit 930, a third pattern start signal synchronization unit 950 including a plurality of flip-flops 952, and a fourth pattern start signal synchronization unit 955 including a flip-flop 957.
  • a first pattern start signal synchronizing unit 150 including a plurality of flip-flops 152 and a second pattern start signal synchronizing unit 155 including a flip-flop 157.
  • the description will be omitted except for the following differences.
  • the first test rate generator 164 in the third test module 960 converts the third test pattern into an electronic device based on the first reference clock supplied from the first reference clock generator 122.
  • a third test rate clock indicating the period to be supplied to the source 100 is generated.
  • the first driver section 166 in the third test module 960 supplies the third test pattern to the electronic device 100 based on the third test rate clock.
  • the variable frequency clock generator 132 included in the third reference clock generation unit 930 generates a third reference clock (in the figure, CLK3) that is variable within a predetermined frequency range.
  • the phase synchronization section 135 included in the third reference clock generation section 930 synchronizes the phase of the third reference clock with the third test rate clock fed back from the third test module 960.
  • the second test rate generation unit 182 in the fourth test module 980 generates a fourth test rate clock indicating a cycle of supplying the fourth test pattern to the electronic device 100 based on the third reference clock. . Then, the second driver section 184 in the fourth test module 980 supplies the fourth test pattern to the electronic device 100 based on the fourth test rate clock.
  • the first test module 160 and the third test module 960 perform the first test with different periods based on the first reference clock. Generate a rate clock and a third test rate clock. Then, the second reference clock generation unit 130 converts the second reference clock and the third reference clock that are variable within a predetermined frequency range into the first test rate clock and the third test rate clock, respectively. By performing phase synchronization, the first test pattern, the second test pattern, the third test pattern, and the fourth test pattern can be supplied to the electronic device 100 in phase synchronization.

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Abstract

　試験装置は、第１の基準クロックを生成する第１基準クロック生成部と、第１の基準クロックに基づいて、第１の試験レートクロックを生成する第１試験レート生成部と、第１の試験レートクロックに基づいて、第１の試験パターンを電子デバイスに供給する第１ドライバ部と、第２の基準クロックを生成する第２基準クロック生成部と、第２の基準クロックを、第１の試験レートクロックに位相同期させる第１位相同期部と、位相同期された第２の基準クロックに基づいて、第２の試験レートクロックを生成する第２試験レート生成部と、第２の試験レートクロックに基づいて、第２の試験パターンを電子デバイスに供給する第２ドライバ部とを備える。

Description

技術分野
[0001] 本発明は、電子デバイスを試験する試験装置に関する。特に本発明は、動作周波 数の異なる複数のブロックを有する電子デバイスを試験する試験装置に関する。 背景技術
[0002] 従来、半導体デバイス等の電子デバイスを試験する試験装置は、電子デバイスの 明
動作周波数に応じた周波数の試験パターンを電子デバイスに供給し、電子デバイス 田
の試験を行なっている。電子デバイスの動作周波数に応じた周波数の試験パターン を生成する方法の一例としては、基準クロックのそれぞれのパルスを遅延させて所望 の周期の信号を得るタイミング発生器が開示されている（特許文献 1)。
[0003] 特許文献 1 :特開昭 61 - 47573号公報
発明の開示 発明が解決しょうとする課題
[0004] 電子デバイスの試験をより精度良く行なうためには、電子デバイスの複数のブロック を同時に動作させて試験を行なうことが望ましい。このような試験を行なう場合、従来 は、複数のタイミング発生器等を用いて、複数のブロックのそれぞれの動作周波数に 応じた複数のクロックを生成し、生成した複数のクロックに基づいて、それぞれのプロ ックに対する試験パターンを生成し、それぞれのブロックに供給していた。しかしなが ら、従来の試験装置においては、これらの複数のクロックが同期していないため、試 験を開始するタイミングにおけるそれぞれのクロック及び試験パターンの位相に再現 性がなぐ再現性のある試験を行なうことが困難であった。特に、予め定められた周 波数の第 1基準クロックに基づいて試験パターンを供給する試験モジュールと、周波 数が可変である第 2基準クロックに基づいて試験パターンを供給する試験モジュール とを試験装置に混載して試験を行なう場合、第 1基準クロック及び第 2基準クロックを 発振する発振器が異なるため、再現性のある試験を行なうことが困難であった。
[0005] そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目 的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより 達成される。また従属項は本発明の更なる有利な具体例を規定する。
課題を解決するための手段
[0006] 即ち、本発明の第 1の形態によると、電子デバイスを試験する試験装置であって、 第 1の周波数を有する第 1の基準クロックを生成する第 1基準クロック生成部と、前記 第 1の基準クロックに基づいて、第 1の試験パターンを前記電子デバイスに供給する 周期を示す第 1の試験レートクロックを生成する第 1試験レート生成部と、前記第 1の 試験レートクロックに基づいて、前記第 1の試験パターンを前記電子デバイスに供給 する第 1ドライバ部と、予め定められた周波数域内で可変である第 2の基準クロックを 生成する第 2基準クロック生成部と、前記第 2の基準クロックを、前記第 1の試験レート クロックに位相同期させる第 1位相同期部と、位相同期された前記第 2の基準クロック に基づいて、第 2の試験パターンを前記電子デバイスに供給する周期を示す第 2の 試験レートクロックを生成する第 2試験レート生成部と、前記第 2の試験レートクロック に基づいて、前記第 2の試験パターンを前記電子デバイスに供給する第 2ドライバ部 とを備える試験装置を提供する。
[0007] 前記第 1試験レート生成部は、前記第 1の基準クロックに基づいて、単位時間当たり のノ^レス数が前記第 1の試験レートクロックと略同一である試験周期パルス信号を生 成する試験周期発生器と、前記試験周期パルス信号におけるそれぞれのパルスを、 パルス間隔が略同一となるように遅延させ、前記第 1の試験レートクロックを生成する 第 1タイミング遅延器とを有し、前記第 1位相同期部は、前記第 2の基準クロックを、前 記第 1タイミング遅延器により生成された前記第 1の試験レートクロックに位相同期さ せてもよい。
[0008] 前記第 2試験レート生成部は、前記第 2の基準クロックの周波数を 2以上の整数倍 した周波数の参照クロックを生成する参照クロック発振部と、前記参照クロックを分周 し、前記第 2の試験レートクロックを生成する参照クロック分周器と、前記第 2の試験レ 一トクロックを分周し、前記第 2の基準クロックと略同一の周波数を有する試験レート 分周クロックを生成する試験レートクロック分周器と、前記第 2の基準クロック及び前 記試験レート分周クロックの位相誤差に基づき、前記参照クロックの位相を調整する 位相調整部とを有してもよい。
[0009] 前記第 2基準クロック生成部は、予め定められた周波数域内で可変である可変周 波数クロックを発生する可変周波数クロック発生器と、前記可変周波数クロックを分周 し、前記第 1の試験レートクロックと略同一の周波数を有する前記第 2の基準クロック を生成する可変周波数クロック分周器とを有し、前記第 1位相同期部は、前記第 1の 試験レートクロックと前記第 2の基準クロックの位相誤差を検出する位相検出器と、前 記位相誤差に基づき、前記可変周波数クロックを前記第 1の試験レートクロックに位 相同期させる位相調整部とを有してもよい。
[0010] 前記第 2の基準クロックが前記第 1の試験レートクロックに位相同期した状態におい て前記電子デバイスに対する前記第 1の試験パターン及び前記第 2の試験パターン の供給を開始させるパターンスタート信号を生成するパターンスタート信号生成部を 更に備え、前記第 1ドライバ部及び前記第 2ドライバ部は、前記パターンスタート信号 に基づいて、前記第 1の試験パターン及び前記第 2の試験パターンの供給を開始し てもよい。
[0011] 前記パターンスタート信号を、前記第 1の試験レートクロックに同期させる第 1パター ンスタート信号同期化部と、前記パターンスタート信号を、前記第 2の試験レートクロ ックに同期させる第 2パターンスタート信号同期化部とを更に備え、前記第 1ドライバ 部は、前記第 1の試験レートクロックに同期された前記パターンスタート信号に基づい て、前記第 1の試験パターンの供給を開始し、前記第 2ドライバ部は、前記第 2の試 験レートクロックに同期された前記パターンスタート信号に基づいて、前記第 2の試験 パターンの供給を開始してもよレヽ。
[0012] 前記第 1試験レート生成部及び前記第 1ドライバ部のそれぞれは、前記第 1の基準 クロックに基づいて、単位時間当たりのパルス数が前記第 1の試験レートクロックと同 一である試験周期パルス信号を生成する試験周期発生器と、前記試験周期パルス 信号におけるそれぞれのパルスを遅延させた遅延信号を生成する第 1タイミング遅延 器とを有し、前記第 1試験レート生成部の前記第 1タイミング遅延器は、前記試験周 期パルス信号におけるそれぞれのノ^レスを、パルス間隔が略同一となるように遅延さ せた前記遅延信号である前記第 1の試験レートクロックを生成し、前記第 1ドライバ部 の前記第 1タイミング遅延器は、前記試験周期パルス信号におけるそれぞれのパル スを、前記第 1の試験パターンに対応して定められた時間遅延させた前記遅延信号 である前記第 1の試験パターンを生成してもよい。
[0013] 前記第 2の基準クロックが前記第 1の試験レートクロックに位相同期した状態で、前 記電子デバイスに対する前記第 1の試験パターン及び前記第 2の試験パターンの供 給を開始させるパターンスタート信号を生成するパターンスタート信号生成部を更に 備え、前記第 2ドライバ部は、前記第 2の試験レートクロックにおけるそれぞれのパル スを遅延させて前記第 2の試験パターンを生成する第 2タイミング遅延器を有し、前 記第 1タイミング遅延器及び前記第 2タイミング遅延器は、前記パターンスタート信号 に基づいて前記第 1ドライバ部及び前記第 2ドライバ部が前記第 1の試験パターン及 び前記第 2の試験パターンを前記電子デバイスに対して同期して供給開始するべく 遅延量が設定されてもよい。
[0014] 前記第 1の試験パターン及び前記第 2の試験パターンの供給を開始する場合に、 前記第 1の試験レート生成部に前記第 1の試験レートクロックの生成を開始させる同 期スタート信号を供給する同期スタート信号供給部を更に備え、前記パターンスター ト信号生成部は、前記第 2の基準クロックが、前記同期スタート信号を受けて前記第 1 の試験レート生成部が生成を開始した前記第 1の試験レートクロックに位相同期した 状態において、前記第 1ドライバ部及び前記第 2ドライバ部に前記電子デバイスに対 する前記第 1の試験パターン及び前記第 2の試験パターンの供給を開始させる前記 パターンスタート信号を生成してもよレヽ。
[0015] 予め定められた周波数域内で可変である第 3の基準クロックを生成する第 3基準ク ロック生成部と、前記第 3の基準クロックを、前記第 1の試験レートクロックに位相同期 させる第 2位相同期部と、位相同期された前記第 3の基準クロックに基づいて、第 3の 試験パターンを前記電子デバイスに供給する周期を示す第 3の試験レートクロックを 生成する第 3試験レート生成部と、前記第 3の試験レートクロックに基づいて、前記第 3の試験パターンを前記電子デバイスに供給する第 3ドライバ部とを更に備えてもよ レ、。
[0016] 前記第 1の基準クロックに基づいて、第 3の試験パターンを前記電子デバイスに供 給する周期を示す第 3の試験レートクロックを生成する第 3試験レート生成部と、前記 第 3の試験レートクロックに基づいて、前記第 3の試験パターンを前記電子デバイス に供給する第 3ドライバ部と、予め定められた周波数域内で可変である第 3の基準ク ロックを生成する第 3基準クロック生成部と、前記第 3の基準クロックを、前記第 3の試 験レートクロックに位相同期させる第 2位相同期部と、位相同期された前記第 3の基 準クロックに基づいて、前記第 4の試験パターンを前記電子デバイスに供給する周期 を示す第 4の試験レートクロックを生成する第 4試験レート生成部と、前記第 4の試験 レートクロックに基づいて、前記第 4の試験パターンを前記電子デバイスに供給する 第 4ドライバ部とを更に備えてもよい。
[0017] なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。
発明の効果
[0018] 本発明によれば、動作周波数の異なる複数のブロックを有する電子デバイスを精度 良く試験する試験装置を提供することができる。
図面の簡単な説明
[0019] [図 1]本発明の実施形態に係る試験装置 10の構成を示す。
[図 2]本発明の実施形態に係る第 1試験レート生成部 164及び第 1ドライバ部 166の 構成を示す。
[図 3]本発明の実施形態に係る第 2試験レート生成部 182の構成を示す。
[図 4]本発明の実施形態に係る第 2ドライバ部 184の構成を示す。
[図 5]本発明の実施形態に係る試験装置 10の第 1の動作タイ
[図 6]本発明の実施形態に係る試験装置 10の第 2の動作タイ
[図 7]本発明の実施形態に係る試験装置 10の第 3の動作タイ
[図 8]本実施形態の第 1の変形例に係る試験装置 10の構成を示す。
[図 9]本実施形態の第 2の変形例に係る試験装置 10の構成を示す。
符号の説明
[0020] 10 試験装置
100 電子デバイス 110 試験制御部
112 パターンスタート信号生成部 114 同期スタート信号供給部
120 クロック供給き
122 第 1基準クロック生成部
130 第 2基準クロック生成部
132 可変周波数クロック発生器 134 可変周波数クロック分周器 135 位相同期部
136 位相検出器
138 位相調整部
140 試験レートクロック分周器
142 " "
144
146
148
150 第 1パターンスタート信号同期化部 152 フリップフロップ
155 第 2パターンスタート信号同期化部 157 フリップフロップ
160a— b 第 1試験モジュール
162 段数合わせ部
164 第 1試験レート生成部
166 第 1ドライバ部
180a b 第 2試験モジュール
182 第 2試験レート生成部
184 第 2ドライバ部
200 第 1ドライバ 210 SRラッチ
220 セット信号生成部
230 試験周波数発生器
232 カウンタ
234 フリップフロップ
236 セレクタ
238 加算器
240 レジスタ
242 OR素子
244 AND素子
250 分周器
252 NOR素子
254 AND素子
256 AND素子
258 AND素子
260 試験パターン発生器
270 タイミング遅延器
272 カウンタ
274 フリップフロップ
276 セレクタ
278 加算器
280 レジスタ
282 AND素子
284 AND素子
286 可変遅延素子
290 リセット信号生成部
292 コンノ、°レータ
295 論理比較部 300 参照クロック発振部
310 参照クロック分周器
320 試験レートクロック分周器
330 位相検出器
332 位相調整部
340 フリップフロップ
350 AND素子
400 第 2ドライバ
410 SRラッチ
420 セット信号生成部
424 試験パターン発生器
428 AND素子
430 タイミング遅延器
432 カウンタ
438 AND素子
450 可変遅延素子
460 リセット信号生成部
470 コンノ、。レータ
480 論理比較部
820 クロック供給咅
830 第 3基準クロック生成部
855 第 3パターンスタート信号同期化部 857 フリップフロップ
880 第 3試験モジュール
920 クロック供給咅
930 第 3基準クロック生成部
950 第 3パターンスタート信号同期化部 955 第 4パターンスタート信号同期化部
957 フリップフロップ
960 第 3試験モジュール
980 第 4試験モジュール
発明を実施するための最良の形態
[0021] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範囲に力かる発明を限定するものではなぐまた実施形態の中で説明されている特 徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0022] 図 1は、本実施形態に係る試験装置 10の構成を示す。本実施形態に係る試験装 置 10は、第 1基準クロック（図中 CLK1)に基づいて電子デバイス 100を試験する第 1 試験モジュール 160と、第 2基準クロック（図中 CLK2)に基づいて電子デバイス 100 を試験する第 2試験モジュール 180とを有し、第 1試験モジュール 160が電子デバィ ス 100に供給する第 1の試験パターン及び第 2試験モジュール 180が電子デバイス 1 00に供給する第 2の試験パターンを位相同期させることにより、再現性のある試験を 行なうことを目的とする。
[0023] 電子デバイス 100は、動作周波数の異なる複数のブロックを有する。ここで、電子デ バイス 100は、 1の半導体チップであってもよぐこれに代えて動作周波数の異なる複 数の半導体チップにより構成されてもよい。
[0024] 試験装置 10は、試験の開始及び停止を制御する試験制御部 110と、第 1の基準ク ロックを第 1試験モジュール 160に供給し、第 2の基準クロックを第 2試験モジュール 1 80に供給するクロック供給部 120と、第 1の基準クロックに基づいて第 1の試験パター ンを生成し電子デバイス 100に供給する 1又は複数の第 1試験モジュール 160と、第 2の基準クロックに基づいて第 2の試験パターンを生成し電子デバイス 100に供給す る 1又は複数の第 2試験モジュール 180とを備える。
[0025] 試験制御部 110は、試験の開始に先立ち第 1試験モジュール 160a— b及び第 2試 験モジュール 180a— bの同期開始を指示する同期スタート信号をクロック供給部 12 0に供給する。また、試験制御部 110は、第 1試験モジュール 160及び第 2試験モジ ユール 180が同期した状態で電子デバイス 100に対する試験パターンの供給開始を 指示するパターンスタート信号をクロック供給部 120に供給する。
[0026] クロック供給部 120は、第 1の周波数を有する第 1の基準クロックを生成して第 1試 験モジュール 160a— bに供給すると共に、予め定められた周波数域内で可変である 第 2の基準クロックを生成して第 2試験モジュール 180a— bに供給する。本実施形態 において、クロック供給部 120は、一例として、 250MHzである第 1の基準クロック、 及び 200MHzである第 2の基準クロックを生成する。また、クロック供給部 120は、同 期スタート信号を第 1試験モジュール 160a— bに、パターンスタート信号を第 1試験 モジュール 160a b及び第 2試験モジュール 180a bにそれぞれ供給する。
[0027] 第 1試験モジュール 160a bのそれぞれは、第 1の基準クロックに基づいて、第 1の 試験パターンを電子デバイス 100に供給する周期を示す第 1の試験レートクロック（ 図中 RATECLK1)を生成し、第 1の試験レートクロックに基づいて第 1の試験パター ンを電子デバイス 100に供給する。本実施形態において、第 1試験モジュール 160a 一 bは、一例として、略 200MHzである第 1の試験レートクロックを生成する。ここで、 第 1試験モジュール 160bは、第 1の試験レートクロックをクロック供給部 120に帰還さ せる。クロック供給部 120は、第 1試験モジュール 160bにより帰還された第 1の試験 レートクロックに基づいて、第 2試験モジュール 180を第 1試験モジュール 160に同期 させる。
[0028] 第 2試験モジュール 180a— bのそれぞれは、第 2の基準クロックに基づいて、第 2の 試験パターンを電子デバイス 100に供給する周期を示す第 2の試験レートクロック（ 図中 RATECLK2)を生成し、第 2の試験レートクロックに基づレ、て第 2の試験パター ンを電子デバイス 100に供給する。
[0029] 以上において、第 1試験モジュール 160a及び/又は第 1試験モジュール 160aが 試験する電子デバイス 100の端子群をドメイン Aと、第 1試験モジュール 160b及び Z 又は第 1試験モジュール 160bが試験する電子デバイス 100の端子群をドメイン Bと、 第 2試験モジュール 180a及び Z又は第 2試験モジュール 180aが試験する電子デバ イス 100の端子群をドメイン Cと、第 2試験モジュール 180b及び/又は第 2試験モジ ユール 180bが試験する電子デバイス 100の端子群をドメイン Dと呼ぶ。
[0030] 次に、試験制御部 110、クロック供給部 120、第 1試験モジュール 160及び第 2試 験モジュール 180の構成をそれぞれ示す。
試験制御部 110は、同期スタート信号供給部 114及びパターンスタート信号生成 部 112を有する。同期スタート信号供給部 114は、試験の開始に先立ち第 1の試験 レートクロックの生成を第 1試験モジュール 160bに開始させる同期スタート信号を生 成し、クロック供給部 120を介して第 1試験モジュール 160bに供給する。パターンス タート信号生成部 112は、第 2の基準クロックが第 1の試験レートクロックに位相同期 した状態において、電子デバイス 100に対する第 1の試験パターン及び第 2の試験 パターンの供給を開始させるパターンスタート信号を生成する。ここで、同期スタート 信号及びパターンスタート信号は、試験制御部 110とクロック供給部 120とを接続す るバスのクロックであるバスクロックに同期して、バスを介してクロック供給部 120に供 給される。
[0031] クロック供給部 120は、第 1基準クロック生成部 122と、第 2基準クロック生成部 130 と、フリップフロップ 142と、複数のフリップフロップ 144と、フリップフロップ 146と、複 数のフリップフロップ 148と、第 1パターンスタート信号同期化部 150と、第 2パターン スタート信号同期化部 155とを有する。
第 1基準クロック生成部 122は、例えば発振器や周波数遞倍器等を含み、第 1の基 準クロックを生成する。本実施形態において第 1基準クロック生成部 122は、一例とし て発振器により発振された 10MHzクロックを 25倍に遞倍し、第 1の基準クロックとし て供給する。
[0032] 第 2基準クロック生成部 130は、可変周波数クロック発生器 132、可変周波数クロッ ク分周器 134、位相同期部 135、及び試験レートクロック分周器 140を含み、第 2の 基準クロックを生成する。可変周波数クロック発生器 132は、予め定められた周波数 域内で可変である可変周波数クロックを発生し、可変周波数クロック分周器 134に供 給する。本実施形態において可変周波数クロック発生器 132は、例えば 1GHzから 2 GHz等のオクターブの周波数域内で可変である可変周波数クロックを発生する。本 実施形態に係る電子デバイス 100の試験において、可変周波数クロック発生器 132 は、可変周波数クロックを例えば 2GHzに設定する。
[0033] 可変周波数クロック分周器 134は、可変クロックを 1ZMに分周し、第 1の試験レー トクロックと略同一の周波数を有する第 2の基準クロックを生成する。本実施形態にお いて可変周波数クロック分周器 134は、例えば 2GHzの可変周波数クロックを 1/10 (M = 10)に分周し、 200MHzの第 2の基準クロックを生成する。
[0034] 位相同期部 135は、位相検出器 136及び位相調整部 138を含み、第 2の基準クロ ックを、第 1の試験レートクロックに位相同期させる。位相検出器 136は、第 1試験モ ジュール 160bから試験レートクロック分周器 140を介して供給される第 1の試験レー トクロックと、可変周波数クロック分周器 134が生成した第 2の基準クロックの位相誤 差を検出する。そして、位相検出器 136は、検出した位相誤差を試験制御部 110内 のパターンスタート信号生成部 112に供給する。パターンスタート信号生成部 112は 、位相検出器 136から受け取った位相誤差に基づいて、第 2の基準クロックが第 1の 試験レートクロックに位相同期するか否かの判断に用いる。位相調整部 138は、位相 検出器 136により検出された位相誤差に基づき可変周波数クロック発生器 132が発 振する可変周波数クロックの位相を調整し、第 1の試験レートクロックに位相同期させ る。
[0035] 試験レートクロック分周器 140は、第 1の試験レートクロックを 1/nに分周し、第 2 の基準クロックと略同一の周波数に分周された第 1の試験レートクロックを位相同期 部 135内の位相検出器 136に供給する。本実施形態において試験レートクロック分 周器 140は n = 1に設定され、略 200MHzの第 1の試験レートクロックを位相検出器 136に供給する。他の電子デバイス 100等の試験において、第 1の試験レートクロッ クを 200MHz、第 2の基準クロックを 100MHzとする場合、試験レートクロック分周器 140は、第 1の試験レートクロックを 1/2に分周してもよい。
[0036] フリップフロップ 142は、パターンスタート信号をバスクロックに同期して受け取る。
複数のフリップフロップ 144は、バスクロックに同期したパターンスタート信号を第 1の 基準クロックに同期して受け取り、第 1の基準クロックに同期したパターンスタート信号 に変換する。ここで、複数のフリップフロップ 144のそれぞれは直列に配置され、前段 のフリップフロップ 144が出力するパターンスタート信号を、第 1の基準クロックに同期 して受け取って後段に出力することにより、パターンスタート信号カ^タステーブル状 態となるのを防止する。 [0037] フリップフロップ 146は、同期スタート信号をバスクロックに同期して受け取る。複数 のフリップフロップ 148は、複数のフリップフロップ 144と同様にして、バスクロックに同 期した同期スタート信号を第 1の基準クロックに同期して受け取り、第 1の基準クロック に同期した同期スタート信号（図中 CSTART)に変換する。
[0038] 第 1パターンスタート信号同期化部 150は、第 1の基準クロックに同期したパターン スタート信号を第 1の試験レートクロックに同期させ、ドメイン A及び B用のパターンス タート信号 (PSTART_AB)を生成する。すなわち、第 1パターンスタート信号同期 化部 150は、最終段のフリップフロップ 144から出力されたパターンスタート信号を、 第 1試験モジュール 160bにより供給された第 1の試験レート分周クロック（図中 LRA TECLK1)に同期して受け取る。ここで、第 1の試験レート分周クロックは、第 1の試 験レートクロックが第 1試験モジュール 160bにより分周されたクロックである。第 1パタ ーンスタート信号同期化部 150は、パターンスタート信号を第 1の試験レート分周クロ ックに同期して受け取ることにより、第 1の試験レートクロックに同期させる。
[0039] 第 1パターンスタート信号同期化部 150は、パターンスタート信号カ^タステーブル 状態となることを防止するべく直列に配置された複数のフリップフロップ 152を含む。 先頭段のフリップフロップ 152は、複数のフリップフロップ 144のうち最終段のフリップ フロップ 144から出力されたパターンスタート信号を、第 1の試験レート分周クロックに 同期して受け取り、次段のフリップフロップ 152に出力する。 2段目以降のフリップフロ ップ 152は、前段のフリップフロップ 152が出力するパターンスタート信号を、第 1の 試験レート分周クロックに同期して受け取り、後段に出力する。
[0040] 第 2パターンスタート信号同期化部 155は、第 1の基準クロックに同期したパターン スタート信号を第 2の基準クロックに同期させ、ドメイン C及び D用のパターンスタート 信号 (PSTART_CD)を生成する。第 2パターンスタート信号同期化部 155は、い ずれかのフリップフロップ 152から出力される、第 1の試験レートクロックに同期したパ ターンスタート信号を、第 2の基準クロックに同期して受け取るフリップフロップ 157を 含む。
[0041] 第 1試験モジュール 160bは、段数合わせ部 162と、第 1試験レート生成部 164と、 1又は複数の第 1ドライバ部 166とを含む。段数合わせ部 162は、第 1試験モジユー ノレ 160bがドメイン A及び B用のパターンスタート信号を受け取つてから電子デバイス 100に試験パターンを供給するまでの経路上に存在するフリップフロップのステージ 段数を、第 2試験モジュール 180がドメイン C及び D用のパターンスタート信号を受け 取ってから電子デバイス 100に試験パターンを供給するまでの経路上に存在するフ リップフロップのステージ段数と合わせるために設けられるステージ段数調整回路で める。
[0042] 第 1試験レート生成部 164は、第 1の試験レートクロックに基づいて、第 1の試験レ 一トクロック及び第 1の試験レート分周クロックを生成する。 1又は複数の第 1ドライバ 部 166は、第 1の基準クロックに基づいて、第 1の試験パターンを電子デバイス 100 に供給する。より具体的には、 1又は複数の第 1ドライバ部 166のそれぞれは、電子 デバイス 100が有する 1又は複数の端子のそれぞれに対応して設けられ、第 1の試 験パターンのうち当該端子に供給すべき部分を電子デバイス 100に供給してよい。 なお、第 1試験モジュール 160aは、第 1の試験レートクロック等をクロック供給部 120 に帰還させる第 1試験レート生成部 164を有しない点を除き、第 1試験モジュール 16 Obと同様の構成及び機能を有するため、説明を省略する。
[0043] 第 2試験モジュール 180aは、第 2試験レート生成部 182と、第 2ドライバ部 184とを 含む。第 2試験レート生成部 182は、可変周波数クロック発生器 132及び可変周波 数クロック分周器 134により生成され、位相同期部 135により第 1の試験レートクロック に位相同期された第 2の基準クロックに基づいて、第 2の試験レートクロック及び参照 クロック（図中 REFCLK)を生成する。第 2ドライバ部 184は、第 2の試験レートクロッ クに基づいて、第 2の試験パターンを電子デバイス 100に供給する。より具体的には 、 1又は複数の第 2ドライバ部 184のそれぞれは、電子デバイス 100が有する 1又は 複数の端子のそれぞれに対応して設けられ、第 2の試験パターンのうち当該端子に 供給すべき部分を電子デバイス 100に供給してよい。なお、第 2試験モジュール 180 bは、第 2試験モジュール 180aと同様の構成及び機能を有するため、説明を省略す る。
[0044] 以上に示した様に、本実施形態に係る試験装置 10によれば、第 1試験モジュール
160内の第 1ドライバ部 166及び第 2試験モジュール 180内の第 2ドライバ部 184は、 パターンスタート信号に基づいて、第 1の試験パターン及び第 2の試験パターンの供 給を開始する。より具体的には、第 1ドライバ部 166は、第 1の試験レートクロックに同 期されたドメイン A及び B用のパターンスタート信号に基づいて第 1の試験パターンの 供給を開始し、第 2ドライバ部 184は、第 2の試験レートクロックに同期されたドメイン C及び D用のパターンスタート信号に基づいて第 2の試験パターンの供給を開始する 。ここで、試験制御部 110は、第 2の基準クロック及び第 1の試験レートクロックが位相 同期した状態において、電子デバイス 100に対する試験パターンの供給を開始させ るパターンスタート信号を生成することから、第 1試験モジュール 160及び第 2試験モ ジュール 180は第 1の試験パターン及び第 2の試験パターンを位相同期させることが できる。
[0045] 図 2は、本実施形態に係る第 1試験レート生成部 164及び第 1ドライバ部 166の構 成を示す。本実施形態において、第 1試験レート生成部 164及び第 1ドライバ部 166 は、同一又は同様の構成を採る。このため、以下第 1試験レート生成部 164を中心に 説明し、第 1ドライバ部 166については相違点を除き説明を省略する。
[0046] 第 1試験レート生成部 164及び第 1ドライバ部 166は、セット信号生成部 220と、リセ ット信号生成咅 290と、 SRラッチ 210と、第 1ドライノく 200と、 ンノ レータ 292と、論 理比較部 295とを含む。
第 1試験レート生成部 164におけるセット信号生成部 220は、第 1の基準クロック、 及び段数合わせ部 162から受けた同期スタート信号に基づき、第 1の試験レートクロ ックの立ち上がりエッジのタイミングを示すセット信号を生成し、第 1試験レート生成部 164におけるリセット信号生成部 290は、第 1の基準クロック及び同期スタート信号に 基づき、第 1の試験レートクロックの立ち下がりエッジのタイミングを示すリセット信号を 生成する。
[0047] 一方、第 1ドライバ部 166におけるセット信号生成部 220は、第 1の基準クロックと、 段数合わせ部 162から受けた同期スタート信号及びパターンスタート信号とに基づき 、当該第 1ドライバ部 166が供給すべき第 1の試験パターンの立ち上がりエッジのタイ ミングを示すセット信号を生成する。また、第 1ドライバ部 166におけるリセット信号生 成部 290は、第 1の基準クロックと、段数合わせ部 162から受けた同期スタート信号 及びパターンスタート信号とに基づき、当該第 1ドライバ部 166が供給すべき第 1の試 験パターンの立ち下がりエッジのタイミングを示すリセット信号を生成する。
[0048] SRラッチ 210は、セット信号及びリセット信号を受けて、セット信号生成部 220が生 成したタイミングで出力を H論理 (セット）に変化させ、リセット信号生成部 290が生成 したタイミングで出力を L論理（リセット）に変化させる。これにより、第 1試験レート生成 部 164における SRラッチ 210は、セット信号及びリセット信号に基づいて第 1の試験 レートクロックを生成し、第 1ドライバ部 166における SRラッチ 210は、セット信号及び リセット信号に基づいて第 1の試験パターンを生成する。第 1試験レート生成部 164 の第 1ドライバ 200は、 SRラッチ 210が生成した第 1の試験レートクロックをクロック供 給部 120に供給し、第 1ドライバ部 166の第 1ドライバ 200は、 SRラッチ 210が生成し た第 1の試験パターンを電子デバイス 100に供給する。
[0049] 第 1ドライバ部 166におけるコンパレータ 292は、電子デバイス 100が試験パターン に応じて出力する出力信号が、予め定められた基準電位より大きいか否力を検出し、 検出結果を論理比較部 295に供給する。第 1ドライバ部 166における論理比較部 29 5は、コンパレータ 292による検出結果を出力信号の期待値とを比較し、電子デバィ ス 100の良否を判定する。一方、第 1試験レート生成部 164においては、コンパレー タ 292及び論理比較部 295は使用されなくてもよい。
[0050] 以上において、第 1試験レート生成部 164のセット信号生成部 220及びリセット信 号生成部 290と、第 1ドライバ部 166のセット信号生成部 220及びリセット信号生成部 290は、略同一の構成及び機能を有するため、第 1試験レート生成部 164のリセット 信号生成部 290と、第 1ドライバ部 166のセット信号生成部 220及びリセット信号生成 部 290については、以下第 1試験レート生成部 164のセット信号生成部 220との相違 点を除き説明を省略する。
[0051] セット信号生成部 220は、試験周波数発生器 230と、分周器 250と、 NOR素子 25 2と、 AND素子 254と、 AND素子 256と、 AND素子 258と、試験ノ ターン発生器 26 0と、タイミング遅延器 270とを含む。
[0052] 試験周波数発生器 230は、第 1の基準クロックに基づいて、単位時間当たりのパル ス数が第 1の試験レートクロックと略同一である試験周期ノ^レス信号を生成する。より 具体的には、試験周波数発生器 230は、第 1の基準クロックの周期に対する第 1の試 験レートクロックの周期の倍率を示す周期倍率 Xが設定され、単位時間当たりのパル ス数が第 1の基準クロックの 1/Xとなる試験周期パルス信号を生成する。
[0053] 試験周波数発生器 230は、カウンタ 232と、フリップフロップ 234と、セレクタ 236と、 カロ算器 238と、レジスタ 240と、 OR素子 242と、 AND素子 244とを含む。
[0054] カウンタ 232は、第 1の基準クロックに同期して動作するダウンカウンタである。カウ ンタ 232は、 AND素子 244が試験周期パルス信号としてパルスを出力する毎に L端 子（ロード端子）に当該パルスが入力され、これを受けて周期倍率 Xの整数部分であ る X をカウンタ値として設定する。そして、カウンタ 232は、第 1の基準クロックに同期
H
してカウンタ値をデクリメントし、カウンタ値が 0となった時点で z端子を論理値" とす る。これにより、カウンタ 232は、 L端子にパルスが入力されてから、第 1の基準クロッ クの周期の X倍の時間の経過後に Z端子を論理値" 1 "とする。
H
[0055] フリップフロップ 234は、第 1の基準クロックに同期して Z端子の信号値を受け取りセ レクタ 236に出力する。セレクタ 236は、加算器 238からキャリー出力" 0"を受けた場 合にカウンタ 232の Z端子の信号値を OR素子 242に出力し、加算器 238からキヤリ 一出力 "1 "を受けた場合にフリップフロップ 234の出力を OR素子 242に出力する。
[0056] 加算器 238及びレジスタ 240は、周期倍率 Xの小数部分である Xに基づいて、 AN
L
D素子 244が試験周期パルス信号としてパルスを出力するタイミングを調整する。カロ 算器 238は、レジスタ 240が格納するレジスタ値に、周期倍率 Xの小数部分 Xをカロ
L
算する。レジスタ 240は、 L端子へのパルス入力に同期して、加算器 238の加算結果 、本実施形態においては加算結果の小数部分をレジスタ値として格納する。レジスタ 240は、 L端子へのパルス入力に同期して、周期倍率 Xの小数部分 Xの累積値の小
L
数部分を算出する。
[0057] そして、加算器 238は、累積値の小数部分に周期倍率 Xの小数部分 Xを加算した
L
結果、周期倍率 Xの整数部分に対するキャリーが生成された場合に、セレクタ 236に 対してキャリー出力 "1"を供給する。セレクタ 236は、キャリー出力 "1"を受けると、力 ゥンタ 232の Z端子の信号値を OR素子 242に出力するのに代えて、フリップフロップ 234の出力を OR素子 242に出力する。これにより、セレクタ 236は、周期倍率 Xの小 数部分 Xを累積した結果整数部分に桁上りが生じていない場合に、 L端子にパルス
L
が入力されてから第 1の基準クロックの周期の X倍の時間の経過後に論理値" 1 "を
H
出力し、桁上りが生じた場合に、 L端子にノ^レスが入力されてから、第 1の基準クロッ クの周期の X + 1倍の時間の経過後に論理値" 1 "を出力する。この結果、セレクタ 2
H
36は、単位時間当たりに第 1の試験レートクロックにおけるパルス数と略同数の論理 値":！ "を出力する。
[0058] OR素子 242は、セレクタ 236の出力と、段数合わせ部 162から受け取った同期ス タート信号との論理和を出力する。 AND素子 244は、 OR素子 242の出力と第 1の基 準クロックとの論理積を出力することにより、 OR素子 242の出力をノ^レス信号に変換 し、試験周期パルス信号として出力する。ここで、試験周期パルス信号にパルスを出 力していない状態において第 1の基準クロックの 1周期分の同期スタート信号を受け ると、 OR素子 242及び AND素子 244は、試験周期パルス信号にパルスを出力する と共に、カウンタ 232のカウンタ値及びレジスタ 240のレジスタ値を設定させ、試験周 期パルス信号に対するパルスの出力を開始させる。
[0059] 分周器 250は、試験周期パルス信号を 1/Nに分周する。ここで、分周器 250は、 a
第 1の基準クロック及び第 1の試験レートクロックの公倍数の周期となるように試験周 期パルス信号を分周することにより、周期倍率 Xの小数部分 Xにより試験周期パルス
L
信号上のノ^レスに与えられたパルス間隔のずれを除去する。この結果、分周器 250 は、略同一のパルス間隔を有する、第 1の試験レートクロックが分周された第 1の試験 レート分周クロックを生成する。例えば、分周器 250は、第 1の基準クロックが 250M Hz、試験周期パルス信号及び第 1の試験レートクロックが 200MHzの場合、 N =4 a に設定され、第 1の試験レートクロックに同期した 50MHzの第 1の試験レート分周ク ロックを生成してもよレヽ。 N〇R素子 252は、分周器 250により生成された第 1の試験 レート分周クロックを、他の入力信号力 '0"の場合にクロック供給部 120に供給する。
[0060] AND素子 258は、試験周期パルス信号と、ドメイン A及び B用のパターンスタート 信号との論理積を出力する。第 1ドライバ部 166の試験パターン発生器 260は、ドメイ ン A及び B用のパターンスタート信号が論理値 "1 "の状態において試験周期ノ^レス 信号のノ^レスが入力され、当該パルスに対応する試験サイクルにおいて電子デバィ ス 100に供給すべき第 1の試験パターンのセット信号を出力する。ここで、第 1試験レ ート生成部 164の試験パターン発生器 260は、試験周期パルス信号のパルス毎に 第 1の試験レートクロックをセットするべぐ常にセット信号を出力してもよい。
[0061] AND素子 254は、試験周波数発生器 230が出力する試験周期パルス信号と、試 験パターン発生器 260が出力する第丄の試験レートクロック又は第丄の試験パターン のセット信号との論理積を出力する。 AND素子 256は、レジスタ 240に格納された周 期倍率 Xの小数部分 Xの累積値の小数部分と、第 1の試験レートクロック又は第 1の
L
試験パターンのセット信号との論理積を出力する。
[0062] タイミング遅延器 270は、 AND素子 254を介して入力された試験周期パルス信号 におけるそれぞれのパルスを遅延させた遅延信号を生成する。ここで、第 1試験レー ト生成部 164内のタイミング遅延器 270は、試験周期ノ^レス信号におけるそれぞれ のノ^レスを、パルス間隔が略同一となるように遅延させた遅延信号である第 1の試験 レートクロックを生成する。一方、第 1ドライバ部 166内のタイミング遅延器 270は、試 験周期パルス信号におけるそれぞれのノ^レスを、第 1の試験パターンに対応して定 められた時間遅延させた遅延信号である第 1の試験パターンを生成する。タイミング 遅延器 270は、カウンタ 272と、フリップフロップ 274と、セレクタ 276と、レジスタ 280 と、 AND素子 282と、 AND素子 284と、可変遅延素子 286とを含む。
[0063] カウンタ 272は、試験周期パルス信号のそれぞれのパルスを、当該パルスに対応し て定められた粗遅延データに基づいて、第 1の基準クロックの整数倍遅延させる。より 具体的には、カウンタ 272は、試験周期パルス信号のパルスが L端子に入力される 毎に、当該パルスに対応して定められた粗遅延データをカウンタ値として設定する。 そして、カウンタ 272は、第 1の基準クロックに同期してカウンタ値をデクリメントし、力 ゥンタ値が 0となった時点で Z端子を論理値' T'とする。これにより、カウンタ 272は、 試験周期パルス信号のそれぞれのパルスを、 L端子にパルスが入力されてから、第 1 の基準クロックの周期を粗遅延データで定められる整数倍した時間遅延させたレべ ル信号を出力する。
[0064] フリップフロップ 274は、第 1の基準クロックに同期して Z端子の信号値を受け取りセ レクタ 276に出力する。セレクタ 276は、加算器 278からキャリー出力" 0"を受けた場 合にカウンタ 272の Z端子の信号値を AND素子 282及びレジスタ 280に出力し、カロ 算器 278からキャリー出力" 1"を受けた場合にフリップフロップ 274の出力を AND素 子 282及びレジスタ 280に出力する。
[0065] 加算器 278は、 AND素子 256から周期倍率 Xの小数部分 Xの累積値の小数部分
L
を受け取り、試験周期パルス信号のそれぞれのパルスに対応して定められた微小遅 延データを加える。この結果、キャリー出力" 1 "が生じた場合、セレクタ 276にキャリー 出力" 1"を出力し、セレクタ 276の出力を第 1の基準クロックの周期分更に遅延させる 。レジスタ 280は、周期倍率 Xの小数部分 Xの累積値の小数部分に、微小遅延デー
L
タを加えた加算結果を、第 1の基準クロックに同期してレジスタ値として格納する。そ して、レジスタ 280は、セレクタ 276から出力されるレベル信号の立ち上がりに同期し て、レジスタ値を出力する。
[0066] AND素子 282は、第 1の基準クロックと、セレクタ 276から出力されるレベル信号と の論理積をとることにより、セレクタ 276から出力されるレベル信号を、第 1の基準クロ ックに同期したパルス信号に変換する。 AND素子 284は、第 1の基準クロックと、レジ スタ 280が出力するレジスタ値との論理積をとる。これにより、 AND素子 284は、第 1 の基準クロックに同期して、試験周期ノ^レス信号のそれぞれのパルスを遅延させる微 小遅延量を可変遅延素子 286に供給する。可変遅延素子 286は、 AND素子 282が 出力する、粗遅延データによって遅延されることによりそれぞれのノ^レスの位置が調 整された試験周期パルス信号を、 AND素子 284から供給された微小遅延量遅延さ せ、 SRラッチ 210のセット信号として出力する。
[0067] 以上に示したように、タイミング遅延器 270は、試験周期パルス信号のそれぞれの パルスを、当該パルスに対応して定められる粗遅延データ及び微小遅延データ分遅 延させることにより、パルス間隔が略同一となるように遅延させたセット信号を生成す ること力 Sできる。同様にリセット信号生成部 290内のタイミング遅延器 270は、試験周 期パルス信号のそれぞれのパルスを、当該パルスに対応して定められる粗遅延デー タ及び微小遅延データ分遅延させることにより、ノ^レス間隔が略同一となるように遅 延させたセット信号を生成する。この結果、セット信号生成部 220内のタイミング遅延 器 270及びリセット信号生成部 290内のタイミング遅延器 270は、試験周期パルス信 号におけるそれぞれのパルスを、ノ^レス間隔が略同一となる様に遅延させ、第 1の試 験レートクロックを生成することができる。
[0068] 一方、第 1ドライバ部 166におけるセット信号生成部 220及びリセット信号生成部 29 0内のタイミング遅延器 270は、 AND素子 254を介して入力された試験周期ノ^レス 信号におけるそれぞれのパルスを、第 1の試験パターンに対応して定められた粗遅 延データ及び微小遅延データ分遅延させ、第 1の試験パターンを生成する。この場 合においてタイミング遅延器 270に設定される粗遅延データ及び微小遅延データは 、試験周期パルス信号におけるそれぞれのパルスを第 1の試験レートクロックに変換 するための遅延量と、第 1の試験レートクロックに対する第 1の試験パターンの出カタ イミングの遅延量とを合わせた時間分の遅延量を提供するように設定される。
[0069] 以上に示したように、第 1試験レート生成部 164は、試験周波数発生器 230及びタ イミング遅延器 270により第 1の基準クロック及び周期倍率 Xに基づいて、第 1の基準 クロックの周期を X倍した周期を有する第 1の試験レートクロックを生成する。そして、 第 2基準クロック生成部 130内の位相同期部 135は、第 2の基準クロックを、第 1試験 レート生成部 164におけるセット信号生成部 220及びリセット信号生成部 290内のタ イミング遅延器 270により生成された第 1の試験レートクロックに位相同期させる。これ により、第 1試験モジュール 160及び第 2試験モジュール 180は、第 1の試験パター ン及び第 2の試験パターンを位相同期して電子デバイス 100に供給することができる
[0070] 図 3は、本実施形態に係る第 2試験レート生成部 182の構成を示す。第 2試験レー ト生成部 182は、参照クロック発振部 300と、参照クロック分周器 310と、試験レートク ロック分周器 320と、位相検出器 330と、位相調整部 332と、フリップフロップ 340と、 AND素子 350とを含む。
[0071] 参照クロック発振部 300は、第 2の基準クロックの周波数を 2以上の整数倍した周波 数の参照クロック（図中 REFCLK)を生成する。一例として、第 2の基準クロックが 20 0MHzの場合に、第 2試験モジュール 180a内の第 2試験レート生成部 182は 800M Hzの参照クロック、第 2試験モジュール 180b内の第 2試験レート生成部 182は 1. 6 GHzの参照クロックを生成する。ここで、参照クロック発振部 300は、電圧制御発振 器（Voltage Controlled Oscillator)であってよレ、。
[0072] 参照クロック分周器 310は、参照クロック発振部 300が出力する参照クロックを分周 し、第 2試験モジュール 180a内における第 2の試験レートクロック（図中 RATECLK 2)を生成する。ここで、第 2試験モジュール 180a内の参照クロック分周器 310及び 第 2試験モジュール 180b内の参照クロック分周器 310は、参照クロックを lZL及び 1/Lにそれぞれ分周する。一例として、第 2試験モジュール 180a内の参照クロック d
分周器 310は 800MHzの参照クロックを 1Z2(L = 2)に分周した 400MHzの第 2 の試験レートクロックを、第 2試験モジュール 180b内の参照クロック分周器 310は 1. 6GHzの参照クロックを 1Z2(L
d =2)に分周した 800MHzの第 2の試験レートクロッ クをそれぞれ生成する。
[0073] 試験レートクロック分周器 320は、参照クロック分周器 310が出力する第 2の試験レ 一トクロックを分周し、第 2の基準クロックと略同一の周波数を有する第 2の試験レート 分周クロックを生成する。ここで、第 2試験モジュール 180a内の試験レートクロック分 周器 320及び第 2試験モジュール 180b内の試験レートクロック分周器 320は、参照 クロックを 1/N及び 1/Nにそれぞれ分周する。一例として、第 2試験モジュール
c d 1
80a内の試験レートクロック分周器 320は 400MHzの第 2の試験レートクロックを 1/ 2 (N = 2)に分周した第 2の試験レート分周クロックを、第 2試験モジュール 180b内 の試験レートクロック分周器 320は 800MHzの第 2の試験レートクロックを 1/4 (N d
=4)に分周した第 2の試験レート分周クロックをそれぞれ生成する。
[0074] 位相検出器 330は、第 2の基準クロックと試験レート分周クロックの位相誤差を検出 する。位相調整部 332は、位相検出器 330が検出した、第 2の基準クロックと第 2の 試験レート分周クロックの位相誤差に基づき参照クロックの位相を調整し、第 2の基準 クロックに位相同期させる。
[0075] フリップフロップ 340は、ドメイン C及び D用のパターンスタート信号を、第 2の基準ク ロックに同期して受け取る。 AND素子 350は、フリップフロップ 340が受け取ったパタ ーンスタート信号と、参照クロック分周器 310が生成した第 2の試験レートクロックとの 論理積を出力することにより、パターンスタート信号が論理値" 1"の場合に第 2の試 験レートクロックを第 2ドライバ部 184に供給する。 [0076] 以上に示したように、第 2試験モジュール 180a— bのそれぞれに設けられた第 2試 験レート生成部 182は、第 2の試験レート分周クロックを第 2の基準クロックに位相同 期させることにより、第 2の基準クロックに位相同期された第 2の試験レートクロックを 生成すること力 Sできる。ここで、第 2の基準クロックは、第 2基準クロック生成部 130によ つて第 1の試験レートクロックに位相同期されることから、第 2試験レート生成部 182は 、第 1の試験レートクロックと位相同期した第 2の試験レートクロックを生成することが できる。
[0077] 図 4は、本実施形態に係る第 2ドライバ部 184の構成を示す。第 2ドライバ部 184は 、セット信号生成部 420と、リセット信号生成部 460と、 SRラッチ 410と、第 2ドライバ 4 00と、コンパレータ 470と、論理比較部 480とを含む。セット信号生成部 420は、第 2 試験レート生成部 182から受けた参照クロック及び第 2の試験レートクロックに基づき 、第 2の試験パターンの立ち上がりエッジのタイミングを示すセット信号を生成し、リセ ット信号生成部 460は、第 2試験レート生成部 182から受けた参照クロック及び第 2の 試験レートクロックに基づき、第 2の試験パターンの立ち下がりエッジのタイミングを示 すリセット信号を生成する。ここで、リセット信号生成部 460は、セット信号生成部 420 と略同一の構成及び機能を有するため、セット信号生成部 420との相違点を除き以 下説明を省略する。
[0078] SRラッチ 410は、セット信号及びリセット信号を受けて、セット信号生成部 420が生 成したタイミングで出力を論理値" (セット）に変化させ、リセット信号生成部 460が 生成したタイミングで出力を論理値" 0" (リセット）に変化させる。これにより、 SRラッチ 410は、セット信号及びリセット信号に基づいて第 2の試験パターンを生成する。コン パレータ 470は、電子デバイス 100が試験パターンに応じて出力する出力信号が、 予め定められた基準電位より大きいか否かを検出し、検出結果を論理比較部 480に 供給する。論理比較部 480は、コンパレータ 470による検出結果を出力信号の期待 値と比較し、電子デバイス 100の良否を判定する。
[0079] セット信号生成部 420は、試験パターン発生器 424と、 AND素子 428と、タイミング 遅延器 430とを含む。
試験パターン発生器 424は、参照クロックに同期して、第 2の試験レートクロックの パルス毎に、当該パルスに対応する試験サイクルにおいて電子デバイス 100に供給 すべき第 2の試験パターンのセット信号を出力する。ここで、リセット信号生成部 460 内の試験パターン発生器 424は、セット信号生成部 420内の試験パターン発生器 4 24と同様にして、電子デバイス 100に供給すべき第 2の試験パターンのリセット信号 を出力する。 AND素子 428は、試験パターン発生器 424が出力するセット信号と、 参照クロックとの論理積を出力する。
[0080] タイミング遅延器 430は、第 2の試験レートクロックにおけるそれぞれのノ^レスを遅 延させて、第 2の試験パターンを生成する。より具体的には、タイミング遅延器 430は 、試験パターン発生器 424により第 2の試験レートクロックのそれぞれのパルスに対 応して出力された第 2の試験パターンのセット信号を AND素子 428を介して受け取 り、第 2の試験パターンのセット信号のそれぞれのパルスを、第 2の試験パターンに対 応して定められた時間遅延させた遅延信号を生成する。同様に、リセット信号生成部 460内のタイミング遅延器 430は、試験パターン発生器 424により出力された第 2の 試験パターンのリセット信号のそれぞれのパルスを、第 2の試験パターンに対応して 定められた時間遅延させた遅延信号を生成する。
[0081] タイミング遅延器 430は、カウンタ 432と、 AND素子 438と、可変遅延素子 450とを 含む。カウンタ 432は、タイミング遅延器 270内のカウンタ 272と同様の構成を採り、 セット信号のそれぞれのパルスを、当該パルスに対応して定められた粗遅延データ に基づいて、参照クロックの整数倍遅延させたレベル信号を Z端子に出力する。
[0082] AND素子 438は、参照クロックと、カウンタ 432から出力されるレベル信号との論理 積をとることにより、カウンタ 432から出力されるレベル信号を、参照クロックに同期し たパルス信号に変換する。可変遅延素子 450は、 AND素子 438が出力する、粗遅 延データによって遅延されることによりそれぞれのパルスの位置が遅延されたセット 信号を、第 2の試験パターンに対応して定められた微小遅延データにより指定された 微小遅延量遅延させ、 SRラッチ 410のセット信号として出力する。
[0083] 図 5、図 6、及び図 7は、本実施形態に係る試験装置 10の動作タイミングを示す。
図 5において、同期スタート信号供給部 114は、試験の開始に先立ち第 1の試験レ 一トクロックの生成を第 1試験モジュール 160bに開始させる同期スタート信号を生成 し、バスクロックの立ち上がり（図中" T ")に同期して第 1試験モジュール 160bに供給 同期スタート信号を第 1の基準クロックに同期した同期スタート信号 CSTARTに変換 する。
[0084] 次に、第 1の基準クロックに同期した同期スタート信号を受け取ると、第 1試験モジュ ール 160a及び第 1試験モジュール 160bに設けられた第 1試験レート生成部 164及 び第 1ドライバ部 166は、試験周波数発生器 230により試験周期パルス信号を生成 する。また、第 1試験レート生成部 164内の分周器 250及び NOR素子 252は、試験 周期パルス信号に基づいて、第 1の試験レート分周クロック LRATECLK1を生成す る。また、第 1試験レート生成部 164内のタイミング遅延器 270は、試験周波数発生 器 230により生成された試験周期パルス信号に基づいて、第 1の試験レートクロック R ATECLK1を生成する。
[0085] 第 1の試験レートクロックを受けると、第 2基準クロック生成部 130内の位相同期部 1 35は、可変周波数クロック発生器 132が生成する第 2の基準クロックと第 1の試験レ 一トクロックの位相誤差を減少させ、第 1の試験レートクロックのノ^レス 4以降におい て、第 2の基準クロックを第 1の試験レートクロックに位相同期させる。ここで、第 2試験 モジュール 180aにおける第 2の試験レートクロック（図中 RATECLK2 (C) )及び第 2 試験モジュール 180bにおける第 2の試験レートクロック（図中 RATECLK2 (D) )の それぞれは、第 2試験レート生成部 182によって第 2の基準クロックに位相同期される
[0086] 試験制御部 110内のパターンスタート信号生成部 112は、第 2の基準クロック及び 第 1の試験レートクロックの位相誤差を位相検出器 136から受け取り、これらのクロッ クの位相が同期した場合又は所定期間内に同期すると判断した場合にパターンスタ ート信号を生成する。すなわち、パターンスタート信号生成部 112は、第 2の基準クロ ックが第 1の試験レートクロックに位相同期した状態において、第 1ドライバ部 166及 び第 2ドライバ部 184に電子デバイス 100に対する第 1の試験パターン及び第 2の試 験パターンの供給を開始させるように、パターンスタート信号を生成する。
[0087] パターンスタート信号生成部 112により生成されたパターンスタート信号は、フリップ フロップ 142、複数のフリップフロップ 144、及び第 1パターンスタート信号同期化部 1 50を介して第 1の試験レートクロックに同期されたパターンスタート信号 PSTART— ABに変換される。そして、図 6に示した第 1の試験レートクロックのパルス 9と同期して 、パターンスタート信号' T'が第 1試験モジュール 160a— bに供給される。
[0088] また、パターンスタート信号生成部 112により生成されたパターンスタート信号は、 フリップフロップ 142、複数のフリップフロップ 144、第 1パターンスタート信号同期化 部 150、及び第 2パターンスタート信号同期化部 155を介して第 2の基準クロックに同 期されたパターンスタート信号 PSTART_CDに変換される。そして、図 7に示した 第 1の試験レートクロックのパルス 16と同期して、パターンスタート信号" が第 2試 験モジュール 180a bに供給される。
[0089] ここで、第 1ドライバ部 166内のタイミング遅延器 270及び第 2ドライバ部 184内のタ イミング遅延器 430は、パターンスタート信号に基づいて第 1ドライバ部 166及び第 2 ドライバ部 184が第 1の試験パターン及び第 2の試験パターンを電子デバイス 100に 対して同期して供給開始すベぐ遅延量が設定される。これにより、第 1試験モジユー ル 160a— b及び第 2試験モジュール 180a— bは、図 7に示した第 1の試験レートクロ ックのノ ルス 16と同期して第 1の試験パターン及び第 2の試験パターンを第 1ドライバ 200及び第 2ドライバ 400のそれぞれから電子デバイス 100に対して供給することが できる。
[0090] 以上に示したように、本実施形態に係る試験装置 10によれば、第 2の基準クロック を第 1の試験レートクロックに位相同期させることにより、第 1の試験パターン及び第 2 の試験パターンを同期して電子デバイス 100に供給することができる。ここで、試験 装置 10は、第 1の基準クロックの周期を周期倍率 X倍した周期を有する第 1の試験レ 一トクロックと、設定された周波数のクロックを可変周波数クロック発生器 132により生 成した第 2の試験レートクロックとを併用する場合において、これらの位相及び周波数 を一致させることができる。これにより、試験装置 10は、 1又は複数の第 1試験モジュ ール 160及び 1又は複数の第 2試験モジュール 180を用いて、動作周波数の異なる ブロックを有する電子デバイス 100を精度良く試験することができる。
[0091] 図 8は、本実施形態の第 1の変形例に係る試験装置 10の構成を示す。本変形例に 係る試験装置 10は、試験制御部 110と、クロック供給部 820と、第 1試験モジュール 160a— bと、第 2試験モジユーノレ 180と、第 3試験モジユーノレ 880とを備える。ここで、 試験制御部 110、第 1試験モジュール 160a— b、及び第 2試験モジュール 180は、 図 1に示した同一符号の部材と略同一の構成及び機能を採るため、以下相違点を除 き説明を省略する。また、第 3試験モジュール 880は、図 1に示した第 2試験モジユー ノレ 180と略同一の構成及び機能を採るため、以下相違点を除き説明を省略する。
[0092] クロック供給部 820は、第 1基準クロック生成部 122と、第 2基準クロック生成部 130 と、フリップフロップ 142と、複数のフリップフロップ 144と、フリップフロップ 146と、複 数のフリップフロップ 148と、第 1パターンスタート信号同期化部 150と、第 2パターン スタート信号同期化部 155と、第 3基準クロック生成部 830と、第 3パターンスタート信 号同期化部 855とを有する。ここで、第 1基準クロック生成部 122、第 2基準クロック生 成部 130、フリップフロップ 142、複数のフリップフロップ 144、フリップフロップ 146、 複数のフリップフロップ 148、第 1パターンスタート信号同期化部 150、及び第 2パタ ーンスタート信号同期化部 155は、図 1に示した同一符号の部材と略同一の構成及 び機能を採るため、以下相違点を除き説明を省略する。また、第 3基準クロック生成 部 830と、フリップフロップ 857を含む第 3パターンスタート信号同期化部 855とは、 図 1に示した第 2基準クロック生成部 130と、フリップフロップ 157を含む第 2パターン スタート信号同期化部 155とそれぞれ略同一の構成及び機能を採るため、以下相違 点を除き説明を省略する。
[0093] 第 3基準クロック生成部 830が有する可変周波数クロック発生器 132は、予め定め られた周波数域内で可変である第 3の基準クロック（図中 CLK3)を生成する。第 3基 準クロック生成部 830が有する位相同期部 135は、第 3の基準クロックを、第 1試験モ ジュール 160bから帰還される第 1の試験レートクロックに位相同期させる。第 3試験 モジュール 880内の第 2試験レート生成部 182は、第 3の基準クロックに基づいて、 第 3の試験パターンを電子デバイス 100に供給する周期を示す第 3の試験レートクロ ックを生成する。そして、第 3試験モジュール 880内の第 2ドライバ部 184は、第 3の 試験レートクロックに基づいて、第 3の試験パターンを電子デバイス 100に供給する。
[0094] 以上に示した第 1の変形例に係る試験装置 10によれば、予め定められた周波数域 内で可変である複数の基準クロックを、第 1の試験レートクロックに位相同期させるこ とにより、第 1の試験パターン、第 2の試験パターン、及び第 3の試験パターンを位相 同期して電子デバイス 100に供給することができる。
[0095] 図 9は、本実施形態の第 2の変形例に係る試験装置 10の構成を示す。本変形例に 係る試験装置 10は、試験制御部 110と、クロック供給部 920と、第 1試験モジュール 160と、第 2試験モジユーノレ 180と、第 3試験モジュール 960と、第 4試験モジュール 980とを備える。ここで、試験制御部 110、第 1試験モジュール 160、及び第 2試験モ ジュール 180は、図 1に示した同一符号の部材と略同一の構成及び機能を採るため 、以下相違点を除き説明を省略する。また、第 3試験モジュール 960及び第 4試験モ ジユーノレ 980は、図 1に示した第 1試験モジュール 160a及び第 2試験モジュール 18 0と略同一の構成及び機能を採るため、以下相違点を除き説明を省略する。
[0096] クロック供給部 920は、第 1基準クロック生成部 122と、第 2基準クロック生成部 130 と、フリップフロップ 142と、複数のフリップフロップ 144と、フリップフロップ 146と、複 数のフリップフロップ 148と、第 1パターンスタート信号同期化部 150と、第 2パターン スタート信号同期化部 155と、第 3基準クロック生成部 930と、第 3パターンスタート信 号同期化部 950と、第 4パターンスタート信号同期化部 955とを有する。ここで、第 1 基準クロック生成部 122、第 2基準クロック生成部 130、フリップフロップ 142、複数の フリップフロップ 144、フリップフロップ 146、複数のフリップフロップ 148、第 1パター ンスタート信号同期化部 150、及び第 2パターンスタート信号同期化部 155は、図 1 に示した同一符号の部材と略同一の構成及び機能を採るため、以下相違点を除き 説明を省略する。また、第 3基準クロック生成部 930と、複数のフリップフロップ 952を 含む第 3パターンスタート信号同期化部 950と、フリップフロップ 957を含む第 4パタ ーンスタート信号同期化部 955とは、図 1に示した第 2基準クロック生成部 130と、複 数のフリップフロップ 152を含む第 1パターンスタート信号同期化部 150と、フリップフ ロップ 157を含む第 2パターンスタート信号同期化部 155とそれぞれ略同一の構成 及び機能を採るため、以下相違点を除き説明を省略する。
[0097] 第 3試験モジュール 960内の第 1試験レート生成部 164は、第 1基準クロック生成部 122から供給される第 1の基準クロックに基づいて、第 3の試験パターンを電子デバィ ス 100に供給する周期を示す第 3の試験レートクロックを生成する。第 3試験モジユー ル 960内の第 1ドライバ部 166は、第 3の試験レートクロックに基づいて、第 3の試験 パターンを電子デバイス 100に供給する。
[0098] 第 3基準クロック生成部 930が有する可変周波数クロック発生器 132は、予め定め られた周波数域内で可変である第 3の基準クロック（図中 CLK3)を生成する。第 3基 準クロック生成部 930が有する位相同期部 135は、第 3の基準クロックを、第 3試験モ ジュール 960から帰還される第 3の試験レートクロックに位相同期させる。第 4試験モ ジュール 980内の第 2試験レート生成部 182は、第 3の基準クロックに基づいて、第 4 の試験パターンを電子デバイス 100に供給する周期を示す第 4の試験レートクロック を生成する。そして、第 4試験モジュール 980内の第 2ドライバ部 184は、第 4の試験 レートクロックに基づいて、第 4の試験パターンを電子デバイス 100に供給する。
[0099] 以上に示した第 2の変形例に係る試験装置 10によれば、第 1試験モジュール 160 及び第 3試験モジュール 960は、第 1の基準クロックに基づいて、周期が異なる第 1 の試験レートクロック及び第 3の試験レートクロックを生成する。そして、第 2基準クロッ ク生成部 130は、予め定められた周波数域内で可変である第 2の基準クロック及び第 3の基準クロックを、第 1の試験レートクロック及び第 3の試験レートクロックにそれぞれ 位相同期させることにより、第 1の試験パターン、第 2の試験パターン、第 3の試験パ ターン、及び第 4の試験パターンを位相同期して電子デバイス 100に供給することが できる。
[0100] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または 改良をカ卩えることが可能であることが当業者に明らかである。その様な変更または改 良をカ卩えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から 明らかである。
産業上の利用可能性
[0101] 上記説明力 明らかなように、本発明によれば、動作周波数の異なる複数のブロッ クを有する電子デバイスを精度良く試験する試験装置を提供することができる。

Claims

請求の範囲
[1] 電子デバイスを試験する試験装置であって、
第 1の周波数を有する第 1の基準クロックを生成する第 1基準クロック生成部と、 前記第 1の基準クロックに基づいて、第 1の試験パターンを前記電子デバイスに供 給する周期を示す第 1の試験レートクロックを生成する第 1試験レート生成部と、 前記第 1の試験レートクロックに基づいて、前記第 1の試験パターンを前記電子デ バイスに供給する第 1ドライバ部と、
予め定められた周波数域内で可変である第 2の基準クロックを生成する第 2基準ク ロック生成部と、
前記第 2の基準クロックを、前記第 1の試験レートクロックに位相同期させる第 1位相 同期部と、
位相同期された前記第 2の基準クロックに基づいて、第 2の試験パターンを前記電 子デバイスに供給する周期を示す第 2の試験レートクロックを生成する第 2試験レート 生成部と、
前記第 2の試験レートクロックに基づレ、て、前記第 2の試験パターンを前記電子デ バイスに供給する第 2ドライバ部と
を備える試験装置。
[2] 前記第 1試験レート生成部は、
前記第 1の基準クロックに基づいて、単位時間当たりのパルス数が前記第 1の試験 レートクロックと略同一である試験周期パルス信号を生成する試験周期発生器と、 前記試験周期パルス信号におけるそれぞれのパルスを、パルス間隔が略同一とな るように遅延させ、前記第 1の試験レートクロックを生成する第 1タイミング遅延器と を有し、
前記第 1位相同期部は、前記第 2の基準クロックを、前記第 1タイミング遅延器により 生成された前記第 1の試験レートクロックに位相同期させる
請求項 1記載の試験装置。
[3] 前記第 2試験レート生成部は、
前記第 2の基準クロックの周波数を 2以上の整数倍した周波数の参照クロックを生 成する参照クロック発振部と、
前記参照クロックを分周し、前記第 2の試験レートクロックを生成する参照クロック分 周器と、
前記第 2の試験レートクロックを分周し、前記第 2の基準クロックと略同一の周波数 を有する試験レート分周クロックを生成する試験レートクロック分周器と、
前記第 2の基準クロック及び前記試験レート分周クロックの位相誤差に基づき、前 記参照クロックの位相を調整する位相調整部と
を有する
請求項 2記載の試験装置。
[4] 前記第 2基準クロック生成部は、
予め定められた周波数域内で可変である可変周波数クロックを発生する可変周波 数クロック発生器と、
前記可変周波数クロックを分周し、前記第 1の試験レートクロックと略同一の周波数 を有する前記第 2の基準クロックを生成する可変周波数クロック分周器と
を有し、
前記第 1位相同期部は、
前記第 1の試験レートクロックと前記第 2の基準クロックの位相誤差を検出する位相 検出器と、
前記位相誤差に基づき、前記可変周波数クロックを前記第 1の試験レートクロックに 位相同期させる位相調整部と
を有する請求項 1記載の試験装置。
[5] 前記第 2の基準クロックが前記第 1の試験レートクロックに位相同期した状態におい て前記電子デバイスに対する前記第 1の試験パターン及び前記第 2の試験パターン の供給を開始させるパターンスタート信号を生成するパターンスタート信号生成部を 更に備え、
前記第 1ドライバ部及び前記第 2ドライバ部は、前記パターンスタート信号に基づい て、前記第 1の試験パターン及び前記第 2の試験パターンの供給を開始する 請求項 1記載の試験装置。
[6] 前記パターンスタート信号を、前記第 1の試験レートクロックに同期させる第 1パター ンスタート信号同期化部と、
前記パターンスタート信号を、前記第 2の試験レートクロックに同期させる第 2パター ンスタート信号同期化部と
を更に備え、
前記第 1ドライバ部は、前記第 1の試験レートクロックに同期された前記パターンス タート信号に基づいて、前記第 1の試験パターンの供給を開始し、
前記第 2ドライバ部は、前記第 2の試験レートクロックに同期された前記パターンス タート信号に基づいて、前記第 2の試験パターンの供給を開始する
請求項 5記載の試験装置。
[7] 前記第 1試験レート生成部及び前記第 1ドライバ部のそれぞれは、
前記第 1の基準クロックに基づいて、単位時間当たりのパルス数が前記第 1の試験 レートクロックと同一である試験周期ノ^レス信号を生成する試験周期発生器と、 前記試験周期パルス信号におけるそれぞれのパルスを遅延させた遅延信号を生 成する第 1タイミング遅延器と
を有し、
前記第 1試験レート生成部の前記第 1タイミング遅延器は、前記試験周期パルス信 号におけるそれぞれのパルスを、ノ^レス間隔が略同一となるように遅延させた前記遅 延信号である前記第 1の試験レートクロックを生成し、
前記第 1ドライバ部の前記第 1タイミング遅延器は、前記試験周期パルス信号にお けるそれぞれのパルスを、前記第 1の試験パターンに対応して定められた時間遅延 させた前記遅延信号である前記第 1の試験パターンを生成する
請求項 1記載の試験装置。
[8] 前記第 2の基準クロックが前記第 1の試験レートクロックに位相同期した状態で、前 記電子デバイスに対する前記第 1の試験パターン及び前記第 2の試験パターンの供 給を開始させるパターンスタート信号を生成するパターンスタート信号生成部を更に 備え、
前記第 2ドライバ部は、前記第 2の試験レートクロックにおけるそれぞれのパルスを 遅延させて前記第 2の試験パターンを生成する第 2タイミング遅延器を有し、 前記第 1タイミング遅延器及び前記第 2タイミング遅延器は、前記パターンスタート 信号に基づいて前記第 1ドライバ部及び前記第 2ドライバ部が前記第 1の試験パター ン及び前記第 2の試験パターンを前記電子デバイスに対して同期して供給開始する ベく遅延量が設定される
請求項 7記載の試験装置。
[9] 前記第 1の試験パターン及び前記第 2の試験パターンの供給を開始する場合に、 前記第 1の試験レート生成部に前記第 1の試験レートクロックの生成を開始させる同 期スタート信号を供給する同期スタート信号供給部を更に備え、
前記パターンスタート信号生成部は、前記第 2の基準クロックが、前記同期スタート 信号を受けて前記第 1の試験レート生成部が生成を開始した前記第 1の試験レートク ロックに位相同期した状態において、前記第 1ドライバ部及び前記第 2ドライバ部に 前記電子デバイスに対する前記第 1の試験パターン及び前記第 2の試験パターンの 供給を開始させる前記パターンスタート信号を生成する
請求項 8記載の試験装置。
[10] 予め定められた周波数域内で可変である第 3の基準クロックを生成する第 3基準ク ロック生成部と、
前記第 3の基準クロックを、前記第 1の試験レートクロックに位相同期させる第 2位相 同期部と、
位相同期された前記第 3の基準クロックに基づいて、第 3の試験パターンを前記電 子デバイスに供給する周期を示す第 3の試験レートクロックを生成する第 3試験レート 生成部と、
前記第 3の試験レートクロックに基づレ、て、前記第 3の試験パターンを前記電子デ バイスに供給する第 3ドライバ部と
を更に備える請求項 1記載の試験装置。
[11] 前記第 1の基準クロックに基づいて、第 3の試験パターンを前記電子デバイスに供 給する周期を示す第 3の試験レートクロックを生成する第 3試験レート生成部と、 前記第 3の試験レートクロックに基づレ、て、前記第 3の試験パターンを前記電子デ バイスに供給する第 3ドライバ部と、
予め定められた周波数域内で可変である第 3の基準クロックを生成する第 3基準ク ロック生成部と、
前記第 3の基準クロックを、前記第 3の試験レートクロックに位相同期させる第 2位相 同期部と、
位相同期された前記第 3の基準クロックに基づいて、前記第 4の試験パターンを前 記電子デバイスに供給する周期を示す第 4の試験レートクロックを生成する第 4試験 レート生成部と、
前記第 4の試験レートクロックに基づレ、て、前記第 4の試験パターンを前記電子デ バイスに供給する第 4ドライバ部と
を更に備える請求項 1記載の試験装置。
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