KR20060019575A - 시험 장치 - Google Patents

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KR20060019575A
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노리아키 치바
야스타카 츠루키
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주식회사 아도반테스토
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Abstract

시험 장치는, 제1 기준 클록을 생성하는 제1 기준 클록 생성부와, 제1 기준 클록에 기초하여, 제1 시험 속도 클록을 생성하는 제1 시험 속도 생성부와, 제1 시험 속도 클록에 기초하여, 제1 시험 패턴을 전자 디바이스에 공급하는 제1 드라이버부와, 제2 기준 클록을 생성하는 제2 기준 클록 생성부와, 제2 기준 클록을, 제1 시험 속도 클록에 위상 동기시키는 제1 위상 동기부와, 위상 동기된 제2 기준 클록에 기초하여, 제2 시험 속도 클록을 생성하는 제2 시험 속도 생성부와, 제2 시험 속도 클록에 기초하여, 제2 시험 패턴을 전자 디바이스에 공급하는 제2 드라이버부를 포함한다.
시험 패턴, 시험 속도 클록, 펄스, 타이밍 지연, 위상 동기

Description

시험 장치{TESTING DEVICE}
본 발명은, 전자 디바이스를 시험하는 시험 장치에 관한 것이다. 특히, 본 발명은, 동작 주파수가 서로 다른 복수의 블록을 갖는 전자 디바이스를 시험하는 시험 장치에 관한 것이다.
종래에, 반도체 디바이스 등의 전자 디바이스를 시험하는 시험 장치는, 전자 디바이스의 동작 주파수에 대응되는 주파수의 시험 패턴을 전자 디바이스에 공급하고, 전자 디바이스의 시험을 수행하고 있다. 전자 디바이스의 동작 주파수에 대응되는 주파수의 시험 패턴을 생성하는 방법의 일예로서는, 기준 클록의 각각의 펄스를 지연시켜 소망하는 주기의 신호를 얻는 타이밍 발생기가 개시되어 있다(특허문헌 1).
특허문헌 1: 일본특허공개 소61-47573호 공보
전자 디바이스의 시험을 보다 높은 정밀도로 수행하기 위하여는, 전자 디바이스의 복수의 블록을 동시에 동작시켜 시험을 수행하는 것이 바람직하다. 이러한 시험을 수행하는 경우, 종래에는 복수의 타이밍 발생기 등을 사용하여, 복수의 블록의 각각의 동작 주파수에 대응되는 복수의 클록을 생성하고, 생성된 복수의 클록에 기초하여, 각각의 블록에 대응되는 시험 패턴을 생성하여, 각각의 블록에 공급하여 왔다. 그러나, 종래의 시험 장치에 있어서는, 이들의 복수의 클록이 동기되어 있지 않기 때문에, 시험을 개시하는 타이밍에 있어서의 각각의 클록 및 시험 패턴의 위상에 재현성이 없으며, 재현성이 있는 시험을 수행하기 곤란하였다. 특히, 미리 정해진 주파수의 제1 기준 클록에 기초하여 시험 패턴을 공급하는 시험 모듈과, 주파수가 가변인 제2 기준 클록에 기초하여 시험 패턴을 공급하는 시험 모듈을 시험 장치에 혼재하여 시험을 수행하는 경우, 제1 기준 클록 및 제2 기준 클록을 발진하는 발진기가 서로 다르기 때문에, 재현성이 있는 시험을 수행하기 곤란하였다.
따라서 본 발명은, 상기의 관제를 해결할 수 있는 시험 장치를 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위에 있어서의 독립항에 기재된 특징의 조합에 의하여 달성된다. 또한, 종속항은 본 발명의 더욱 유리한 구체예를 규정한다.
즉, 본 발명의 제1 형태에 의하면, 전자 디바이스를 시험하는 시험 장치에 있어서, 제1 주파수를 갖는 제1 기준 클록을 생성하는 제1 기준 클록 생성부와, 상기 제1 기준 클록에 기초하여, 제1 시험 패턴을 상기 전자 디바이스에 공급하는 주기를 지시하는 제1 시험 속도 클록을 생성하는 제1 시험 속도 생성부와, 상기 제1 시험 속도 클록에 기초하여, 상기 제1 시험 패턴을 상기 전자 디바이스에 공급하는 제1 드라이버부와, 미리 정해진 주파수 영역 내에서 가변인 제2 기준 클록을 생성하는 제2 기준 클록 생성부와, 상기 제2 기준 클록을 상기 제1 시험 속도 클록에 위상 동기시키는 제1 위상 동기부와, 위상 동기된 상기 제2 기준 클록에 기초하여, 제2 시험 패턴을 상기 전자 디바이스에 공급하는 주기를 지시하는 제2 시험 속도 클록을 생성하는 제2 시험 속도 생성부와, 상기 제2 시험 속도 클록에 기초하여, 상기 제2 시험 패턴을 상기 전자 디바이스에 공급하는 제2 드라이버부를 포함하는 시험 장치를 제공한다.
상기 제1 시험 속도 생성부는, 상기 제1 기준 클록에 기초하여, 단위 시간당 펄스수가 상기 제1 시험 속도 클록과 실질적으로 동일한 시험 주기 펄스 신호를 생성하는 시험 주기 발생기와, 상기 시험 주기 펄스 신호에 있어서의 각각의 펄스를, 펄스 간격이 동일하게 되도록 지연시키고, 상기 제1 시험 속도 클록을 생성하는 제1 타이밍 지연기를 포함하되, 상기 제1 위상 동기부는, 상기 제2 기준 클록을, 상기 제1 타이밍 지연기에 의하여 생성된 상기 제1 시험 속도 클록에 위상 동기시켜도 좋다.
상기 제2 시험 속도 생성부는, 상기 제2 기준 클록의 주파수를 2 이상의 정수배한 주파수의 참조 클록을 생성하는 참조 클록 발진부와, 상기 참조 클록을 분주하고, 상기 제2 시험 속도 클록을 생성하는 참조 클록 분주기와, 상기 제2 시험 속도 클록을 분주하고, 상기 제2 기준 클록과 실질적으로 동일한 주파수를 갖는 시험 속도 분주 클록을 생성하는 시험 속도 클록 분주기와, 상기 제2 기준 클록 및 상기 시험 속도 분주 클록의 위상 오차에 기초하여, 상기 참조 클록의 위상을 조정하는 위상 조정부를 포함하여도 좋다.
상기 제2 기준 클록 생성부는, 미리 정해진 주파수 영역 내에서 가변인 가변 주파수 클록을 발생시키는 가변 주파수 클록 발생기와, 상기 가변 주파수 클록을 분주하고, 상기 제1 시험 속도 클록과 실질적으로 동일한 주파수를 갖는 상기 제2 기준 클록을 생성하는 가변 주파수 클록 분주기를 포함하며, 상기 제1 위상 동기부는, 상기 제1 시험 속도 클록과 상기 제2 기준 클록의 위상 오차를 검출하는 위상 검출기와, 상기 위상 오차에 기초하여, 상기 가변 주파수 클록을 상기 제1 시험 속도 클록에 위상 동기시키는 위상 조정부를 포함하여도 좋다.
상기 제2 기준 클록이 상기 제1 시험 속도 클록에 위상 동기된 상태에 있어서, 상기 전자 디바이스에 대한 상기 제1 시험 패턴 및 상기 제2 시험 패턴의 공급을 개시시키는 패턴 시작 신호를 생성하는 패턴 시작 신호 생성부를 더 포함하되, 상기 제1 드라이버부 및 상기 제2 드라이버부는, 상기 패턴 시작 신호에 기초하여, 상기 제1 시험 패턴 및 상기 제2 시험 패턴의 공급을 개시하여도 좋다.
상기 패턴 시작 신호를, 상기 제1 시험 속도 클록에 동기시키는 제1 패턴 시작 신호 동기화부와, 상기 패턴 시작 신호를, 상기 제2 시험 속도 클록에 동기시키는 제2 패턴 시작 신호 동기화부를 더 포함하되, 상기 제1 드라이버부는, 상기 제1 시험 속도 클록에 동기된 상기 패턴 시작 신호에 기초하여, 상기 제1 시험 패턴의 공급을 개시하고, 상기 제2 드라이버부는, 상기 제2 시험 속도 클록에 동기된 상기 패턴 시작 신호에 기초하여, 상기 제2 시험 패턴의 공급을 개시하여도 좋다.
상기 제1 시험 속도 생성부 및 상기 제1 드라이버부의 각각은, 상기 제1 기준 클록에 기초하여, 단위 시간당 펄스수가 상기 제1 시험 속도 클록과 동일한 시험 주기 펄스 신호를 생성하는 시험 주기 발생기와, 상기 시험 주기 펄스 신호에 있어서의 각각의 펄스를 지연시킨 지연 신호를 생성하는 제1 타이밍 지연기를 포함하며, 상기 제1 시험 속도 생성부의 상기 제1 타이밍 지연기는, 상기 시험 주기 펄스 신호에 있어서의 각각의 펄스를, 펄스 간격이 실질적으로 동일하도록 지연시킨 상기 지연 신호인 상기 제1 시험 속도 클록을 생성하고, 상기 제1 드라이버부의 상기 제1 타이밍 지연기는, 상기 시험 주기 펄스 신호에 있어서의 각각의 펄스를, 상기 제1 시험 패턴에 대응하여 정해진 시간 동안 지연시킨 상기 지연 신호인 상기 제1 시험 패턴을 생성하여도 좋다.
상기 제2 기준 클록이 상기 제1 시험 속도 클록에 위상 동기된 상태에서, 상기 전자 디바이스에 대한 상기 제1 시험 패턴 및 상기 제2 시험 패턴의 공급을 개시시키는 패턴 시작 신호를 생성하는 패턴 시작 신호 생성부를 더 포함하되, 상기 제2 드라이버부는, 상기 제2 시험 속도 클록에 있어서의 각각의 펄스를 지연시켜 상기 제2 시험 패턴을 생성하는 제2 타이밍 지연기를 포함하며, 상기 제1 타이밍 지연기 및 상기 제2 타이밍 지연기는, 상기 패턴 시작 신호에 기초하여 상기 제1 드라이버부 및 상기 제2 드라이버부가 상기 제1 시험 패턴 및 상기 제2 시험 패턴을 상기 전자 디바이스에 대하여 동기하여 공급을 개시하여야 할 지연량이 설정되어도 좋다.
상기 제1 시험 패턴 및 상기 제2 시험 패턴의 공급을 개시하는 경우에, 상기 제1 시험 속도 생성부에 상기 제1 시험 속도 클록의 생성을 개시시키는 동기 시작 신호를 공급하는 동기 시작 신호 공급부를 더 포함하되, 상기 패턴 시작 신호 생성부는, 상기 제2 기준 클록이, 상기 동기 시작 신호를 받아 상기 제1 시험 속도 생성부가 생성을 개시한 상기 제1 시험 속도 클록에 위상 동기된 상태에 있어서, 상기 제1 드라이버부 및 상기 제2 드라이버부에 상기 전자 디바이스에 대한 상기 제1 시험 패턴 및 상기 제2 시험 패턴의 공급을 개시시키는 상기 패턴 시작 신호를 생성하여도 좋다.
미리 정해진 주파수 영역 내에서 가변인 제3 기준 클록을 생성하는 제3 기준 클록 생성부와, 상기 제3 기준 클록을, 상기 제1 시험 속도 클록에 위상 동기시키는 제2 위상 동기부와, 위상 동기된 상기 제3 기준 클록에 기초하여, 제3 시험 패턴을 상기 전자 디바이스에 공급하는 주기를 지시하는 제3 시험 속도 클록을 생성하는 제3 시험 속도 생성부와, 상기 제3 시험 속도 클록에 기초하여, 상기 제3 시험 패턴을 상기 전자 디바이스에 공급하는 제3 드라이버부를 더 포함하여도 좋다.
상기 제1 기준 클록에 기초하여, 제3 시험 패턴을 상기 전자 디바이스에 공급하는 주기를 지시하는 제3 시험 속도 클록을 생성하는 제3 시험 속도 생성부와, 상기 제3 시험 속도 클록에 기초하여, 상기 제3 시험 패턴을 상기 전자 디바이스에 공급하는 제3 드라이버부와, 미리 정해진 주파수 영역 내에서 가변인 제3 기준 클록을 생성하는 제3 기준 클록 생성부와, 상기 제3 기준 클록을, 상기 제3 시험 속도 클록에 위상 동기시키는 제2 위상 동기부와, 위상 동기된 상기 제3 기준 클록에 기초하여, 상기 제4의 시험 패턴을 상기 전자 디바이스에 공급하는 주기를 지시하는 제4 시험 속도 클록을 생성하는 제4 시험 속도 생성부와, 상기 제4 시험 속도 클록에 기초하여, 상기 제4 시험 패턴을 상기 전자 디바이스에 공급하는 제4 드라이버부를 더 포함하여도 좋다.
또한, 상기의 발명의 개요는, 본 발명의 필수적인 특징의 전부를 열거한 것은 아니며, 이들의 특징군의 서브콤비네이션도 또한 발명이 될 수 있다.
본 발명에 의하면, 동작 주파수가 서로 다른 복수의 블록을 갖는 전자 디바이스를 높은 정밀도로 시험하는 시험 장치를 제공할 수 있다.
도 1은 본 발명의 실시 형태에 관한 시험 장치 10의 구성을 도시한다.
도 2는 본 발명의 실시 형태에 관한 제1 시험 속도 생성부 164 및 제1 드라이버부 166의 구성을 도시한다.
도 3은 본 발명의 실시 형태에 관한 제2 시험 속도 생성부 182의 구성을 도시한다.
도 4는 본 발명의 실시 형태에 관한 제2 드라이버부 184의 구성을 도시한다.
도 5는 본 발명의 실시 형태에 관한 시험 장치 10의 제1 동작 타이밍을 도시한다.
도 6은 본 발명의 실시 형태에 관한 시험 장치 10의 제2 동작 타이밍을 도시 한다.
도 7은 본 발명의 실시 형태에 관한 시험 장치 10의 제3 동작 타이밍을 도시한다.
도 8은 본 실시 형태의 제1 변형예에 관한 시험 장치 10의 구성을 도시한다.
도 9는 본 실시 형태의 제2 변형예에 관한 시험 장치 10의 구성을 도시한다.
<부호의 설명>
10 시험 장치
100 전자 디바이스
110 시험 제어부
112 패턴 시작 신호 생성부
114 동기 시작 신호 공급부
120 클록 공급부
122 제1 기준 클록 생성부
130 제2 기준 클록 생성부
132 가변 주파수 클록 발생기
134 가변 주파수 클록 분주기
135 위상 동기부
136 위상 검출기
138 위상 조정부
140 시험 속도 클록 분주기
142 플립플롭
144 플립플롭
146 플립플롭
148 플립플롭
150 제1 패턴 시작 신호 동기화부
152 플립플롭
155 제2 패턴 시작 신호 동기화부
157 플립플롭
160a~b 제1 시험 모듈
162 단수 맞춤부
164 제1 시험 속도 생성부
166 제1 드라이버부
180a~b 제2 시험 모듈
182 제2 시험 속도 생성부
184 제2 드라이버부
200 제1 드라이버
210 SR 래치
220 셋 신호 생성부
230 시험 주파수 발생기
232 카운터
234 플립플롭
236 선택기
238 가산기
240 레지스터
242 OR 소자
244 AND 소자
250 분주기
252 NOR 소자
254 AND 소자
256 AND 소자
258 AND 소자
260 시험 패턴 발생기
270 타이밍 지연기
272 카운터
274 플립플롭
276 선택기
278 가산기
280 레지스터
282 AND 소자
284 AND 소자
286 가변 지연 소자
290 리셋 신호 생성부
292 비교기
295 논리 비교부
300 참조 클록 발진부
310 참조 클록 분주기
320 시험 속도 클록 분주기
330 위상 검출기
332 위상 조정부
340 플립플롭
350 AND 소자
400 제2 드라이버
410 SR 래치
420 셋 신호 생성부
424 시험 패턴 발생기
428 AND 소자
430 타이밍 지연기
432 카운터
438 AND 소자
450 가변 지연 소자
460 리셋 신호 생성부
470 비교기
480 논리 비교부
820 클록 공급부
830 제3 기준 클록 생성부
855 제3 패턴 시작 신호 동기화부
857 플립플롭
880 제3 시험 모듈
920 클록 공급부
930 제3 기준 클록 생성부
950 제3 패턴 시작 신호 동기화부
952 플립플롭
955 제4 패턴 시작 신호 동기화부
957 플립플롭
960 제3 시험 모듈
980 제4 시험 모듈
이하 발명의 실시 형태를 통하여 본 발명을 설명하지만, 이하의 실시 형태는 특허 청구 범위에 관한 발명을 한정하는 것은 아니며, 또한 실시 형태 중에서 설명 되어 있는 특징의 조합의 전부가 발명의 해결 수단으로 필수적인 것으로 한정되지 않는다.
도 1은, 본 발명의 실시 형태에 관한 시험 장치 10의 구성을 도시한다. 본 실시 형태에 관한 시험 장치 10은, 제1 기준 클록(도 중 CLK1)에 기초하여 전자 디바이스 100을 시험하는 제1 시험 모듈 160과, 제2 기준 클록(도 중 CLK2)에 기초하여 전자 디바이스 100을 시험하는 제2 시험 모듈 180을 포함하고, 제1 시험 모듈 160이 전자 디바이스 100에 공급하는 제1 시험 패턴 및 제2 시험 모듈 180이 전자 디바이스 100에 공급하는 제2 시험 패턴을 위상 동기시킴으로써, 재현성있는 시험을 수행하는 것을 목적으로 한다.
전자 디바이스 100은, 동작 주파수가 서로 다른 복수의 블록을 갖는다. 여기서, 전자 디바이스 100은, 하나의 반도체 칩이어도 좋고, 그 대신에 동작 주파수가 다른 복수의 반도체 칩으로 구성되어도 좋다.
시험 장치 10은, 시험의 개시 및 정지를 제어하는 시험 제어부 110과, 제1의 기준 클록을 제1 시험 모듈 160에 공급하고, 제2의 기준 클록을 제2 시험 모듈 180에 공급하는 클록 공급부 120과, 제1의 기준 클록에 기초하여 제1의 시험 패턴을 생성하고 전자 디바이스 100에 공급하는 하나 또는 복수의 제1 시험 모듈 160과, 제2의 기준 클록에 기초하여 제2의 시험 패턴을 생성하고 전자 디바이스 100에 공급하는 하나 또는 복수의 제1 시험 모듈 180을 포함한다.
시험 제어부 110은, 시험의 개시에 앞서 제1 시험 모듈 160a 내지 160b 및 제2 시험 모듈 180a 내지 180b의 동기(同期) 개시를 지시하는 동기 시작 신호를 클 록 공급부 120에 공급한다. 또한, 시험 제어부 110은, 제1 시험 모듈 160 및 제2 시험 모듈 180이 동기한 상태에서 전자 디바이스 100에 대한 시험 패턴의 공급 개시를 지시하는 패턴 시작 신호를 클록 공급부 120에 공급한다.
클록 공급부 120은, 제1의 주파수를 갖는 제1의 기준 클록을 생성하고 제1 시험 모듈 160a 내지 160b에 공급하는 동시에, 미리 정해진 주파수 영역 내에서 가변인 제2의 기준 클록을 생성하고 제2 시험 모듈 180a 내지 180b에 공급한다. 본 실시 형태에 있어서, 클록 공급부 120은, 일 예로서, 250MHz인 제1의 기준 클록, 및 200MHz인 제2의 기준 클록을 생성한다. 또한, 클록 공급부 120은, 동기 시작 신호를 제1 시험 모듈 160a 내지 160b에, 패턴 시작 신호를 제1 시험 모듈 160a 내지 160b 및 제2 시험 모듈 180a 내지 180b에 각각 공급한다.
제1 시험 모듈 160a 내지 160b의 각각은, 제1의 기준 클록에 기초해서, 제1의 시험 패턴을 전자 디바이스 100에 공급하는 주기를 나타내는 제1의 시험 속도 클록(도 중 RATECLK1)을 생성하고, 제1의 시험 속도 클록에 기초해서 제1의 시험 패턴을 전자 디바이스 100에 공급한다. 본 실시 형태에 있어서, 제1 시험 모듈 160a 내지 160b는, 일 예로서, 실질적으로 200MHz인 제1의 시험 속도 클록을 생성한다. 여기서, 제1 시험 모듈 160b는, 제1의 시험 속도 클록을 클록 공급부 120로 귀환시킨다. 클록 공급부 120은, 제1 시험 모듈 160b에 의해 귀환된 제1의 시험 속도 클록에 기초해서, 제2 시험 모듈 180을 제1 시험 모듈 160에 동기시킨다.
제2 시험 모듈 180a 내지 180b의 각각은, 제2의 기준 클록에 기초해서, 제2의 시험 패턴을 전자 디바이스 100에 공급하는 주기를 나타내는 제2의 시험 속도 클록(도 중 RATECLK2)을 생성하고, 제2의 시험 속도 클록에 기초해서 제2의 시험 패턴을 전자 디바이스 100에 공급한다.
상기에 있어서, 제1 시험 모듈 160a 및/또는 제1 시험 모듈 160a가 시험하는 전자 디바이스 100의 단자군을 도메인 A로, 제1 시험 모듈 160b 및/또는 제1 시험 모듈 160b가 시험하는 전자 디바이스 100의 단자군을 도메인 B로, 제2 시험 모듈 180a 및/또는 제2 시험 모듈 180a가 시험하는 전자 디바이스 100의 단자군을 도메인 C로, 제2 시험 모듈 180b 및/또는 제2 시험 모듈 180b가 시험하는 전자 디바이스 100의 단자군을 도메인 D로 부른다.
다음으로, 시험 제어부 110, 클록 공급부 120, 제1 시험 모듈 160 및 제2 시험 모듈 180의 구성을 각각 설명한다.
시험 제어부 110은, 동기 시작 신호 공급부 114 및 패턴 시작 신호 생성부 112를 포함한다. 동기 시작 신호 공급부 114는, 시험의 개시에 앞서서 제1의 시험 속도 클록의 생성을 제1 시험 모듈 160b에 개시시키는 동기 시작 신호를 생성하고, 클록 공급부 120을 거쳐 제1 시험 모듈 160b에 공급한다. 패턴 시작 신호 생성부 112는, 제2의 기준 클록이 제1의 시험 클록에 위상 동기한 상태에 있어서, 전자 디바이스 100에 대한 제1의 시험 패턴 및 제2의 시험 패턴의 공급을 개시시키는 패턴 시작 신호를 생성한다. 여기서, 동기 시작 신호 및 패턴 시작 신호는, 시험 제어부 110과 클록 공급부 120을 접속하는 버스의 클록인 버스 클록에 동기하고, 버스를 거쳐 클록 공급부 120에 공급된다.
클록 공급부 120은, 제1 기준 클록 생성부 122와, 제2 기준 생성부 130과, 플립플롭 142와, 복수의 플립플롭 144와, 플립플롭 146과, 복수의 플립플롭 148과, 제1 패턴 시작 신호 동기화부 150과, 제2 패턴 시작 신호 동기화부 155를 포함한다.
제1 기준 클록 생성부 122는, 예를 들면 발진기와 주파수 체배기 등을 포함하고, 제1의 기준 클록을 생성한다. 본 실시 형태에 있어서 제1 기준 클록 생성부 122는, 일 예로서 발진기에 의해 발진된 10MHz 클록을 25배로 체배하고, 제1의 기준 클록으로서 공급한다.
제2 기준 클록 생성부 130은, 가변 주파수 클록 발생기 132, 가변 주파수 클록 분주기 134, 위상 동기부 135, 및 시험 속도 클록 분주기 140을 포함하고, 제2의 기준 클록을 생성한다. 가변 주파수 클록 발생기 132는, 미리 정해진 주파수 영역 내에서 가변인 가변 주파수 클록을 발생하고, 가변 주파수 클록 분주기 134에 공급한다. 본 실시 형태에 있어서 가변 주파수 클록 발생기 132는, 예를 들면 1GHz 부터 2GHz 등의 옥타브의 주파수 영역 내에서 가변인 가변 주파수 클록을 발생한다. 본 실시 형태에 관한 전자 디바이스 100의 시험에 있어서, 가변 주파수 클록 발생기 132는, 가변 주파수 클록을 예를 들면 2GHz로 설정한다.
가변 주파수 클록 분주기 134는, 가변 클록을 1/M1으로 분주하고, 제1의 시험 속도 클록과 실질적으로 동일한 주파수를 갖는 제2의 기준 클록을 생성한다. 본 실시 형태에 있어서 가변 주파수 클록 분주기 134는, 예를 들면 2GHz의 가변 주파수 클록을 1/10 (M1=10)로 분주하고, 200MHz의 제2의 기준 클록을 생성한다.
위상 동기부 135는, 위상 검출기 136 및 위상 조정부 138을 포함하고, 제2의 기준 클록을, 제1의 시험 속도 클록에 위상 동기시킨다. 위상 검출기 136은, 제1 시험 모듈 160b로부터 시험 속도 클록 분주기 140을 거쳐 공급되는 제1의 시험 속도 클록과, 가변 주파수 클록 분주기 134가 생성한 제2의 기준 클록의 위상 오차를 검출한다. 그리고, 위상 검출기 136은, 검출한 위상 오차를 시험 제어부 110 내의 패턴 시작 신호 생성부 112에 공급한다. 패턴 시작 신호 생성부 112는, 위상 검출기 136으로부터 수취한 위상 오차에 기초해서, 제2의 기준 클록이 제1의 시험 속도 클록에 위상 동기하는가 아닌가의 판단에 이용한다. 위상 조정부 138은, 위상 검출기 136에 의해 검출된 위상 오차에 기초해 가변 주파수 클록 발생기 132가 발진하는 가변 주파수 클록의 위상을 조정하고, 제1의 시험 속도 클록에 위상 동기시킨다.
시험 속도 클록 분주기 140은, 제1의 시험 속도 클록을 1/n1로 분주하고, 제2의 기준 클록과 실질적으로 동일한 주파수로 분주된 제1의 시험 속도 클록을 위상 동기부 135 내의 위상 검출기 136에 공급한다. 본 실시 형태에 있어서 시험 속도 클록 분주기 140은 n1=1로 설정된, 실질적으로 200MHz의 제1의 시험 속도 클록을 위상 검출기 136에 공급한다. 다른 전자 디바이스 100 등의 시험에 있어서, 제1의 시험 속도 클록을 200MHz, 제2의 시험 속도 클록을 100MHz로 하는 경우, 시험 속도 클록 분주기 140은, 제1의 시험 속도 클록을 1/2로 분주해도 좋다.
플립플롭 142는, 패턴 시작 신호를 버스 클록에 동기하여 수취한다. 복수의 플립플롭 144는, 버스 클록에 동기한 패턴 시작 신호를 제1의 기준 클록에 동기하여 수취하고, 제1의 기준 클록에 동기한 패턴 시작 신호로 변환한다. 여기서, 복수의 플립플롭 144의 각각은 직렬로 배치되고, 전단의 플립플롭 144가 출력하는 패턴 시작 신호를, 제1의 기준 클록에 동기하여 수취하고 후단에 츨력함으로써, 패턴 시작 신호가 메타스테이블 상태가 되는 것을 방지한다.
플립플롭 146은, 동기 시작 신호를 버스 클록에 동기하여 수취한다. 복수의 플립플롭 148은, 복수의 플립플롭 144와 마찬가지로, 버스 클록에 동기한 동기 시작 신호를 제1의 기준 클록에 동기하여 수취하고, 제1의 기준 클록에 동기한 동기 시작 신호(도 중 CSTART)로 변환한다.
제1 패턴 시작 신호 동기화부 150은, 제1의 기준 클록에 동기한 패턴 시작 신호를 제1의 시험 속도 클록에 동기시키고, 도메인 A 및 B용의 패턴 시작 신호(PSTART_AB)를 생성한다. 즉, 제1 패턴 시작 신호 동기화부 150은, 최종단의 플립플롭 144로부터 출력된 패턴 시작 신호를, 제1 시험 모듈 160b에 의해 공급된 제1 시험 속도 분주 클록(도 중 LRATECLK1)에 동기하여 수취한다. 여기서, 제1의 시험 속도 분주 클록은, 제1의 시험 속도 클록이 제1 시험 모듈 160b에 의해 분주된 클록이다. 제1 패턴 시작 신호 동기화부 150은, 패턴 시작 신호를 제1의 시험 속도 분주 클록에 동기하여 수취함으로써, 제1의 시험 속도 클록에 동기시킨다.
제1 패턴 시작 신호 동기화부 150은, 패턴 시작 신호가 메타스테이블 상태가 되는 것을 방지하기 위해 직렬로 배치된 복수의 플립플롭 152를 포함한다. 가장 첫번째 단의 플립플롭 152는, 복수의 플립플롭 144 중 최종단의 플립플롭 144로 부터 출력된 패턴 시작 신호를, 제1의 시험 속도 분주 클록에 동기하여 수취하고, 후단의 플립플롭 152로 출력한다. 2번째 단 이후의 플립플롭 152는, 전단의 플립플롭 152가 출력하는 패턴 시작 신호를, 제1의 시험 속도 분주 클록에 동기하여 수취하고, 후단으로 출력한다.
제2 패턴 시작 신호 동기화부 155는, 제1의 기준 클록에 동기한 패턴 시작 신호를 제2의 기준 클록에 동기시키고, 도메인 C 및 D용의 패턴 시작 신호(PSTART_CD)를 생성한다. 제2 패턴 시작 신호 동기화부 155는, 어느 하나의 플립플롭 152로부터 출력되는, 제1의 시험 속도 클록에 동기한 패턴 시작 신호를, 제2의 기준 클록에 동기하여 수취하는 플립플롭 157을 포함한다.
제1 시험 모듈 160b는, 단수(段數) 맞춤부 162와, 제1 시험 속도 발생부 164와, 하나 또는 복수의 제1 드라이버부 166을 포함한다. 단수 맞춤부 162는, 제1 시험 모듈 160b가 도메인 A 및 B용의 패턴 시작 신호를 수취하면서부터 전자 디바이스 100에 시험 패턴을 공급할 때까지의 경로 상에 존재하는 플립플롭의 스테이지 단수를, 제2 시험 모듈 180이 도메인 C 및 D용의 패턴 시작 신호를 수취하면서부터 전자 디바이스 100에 시험 패턴을 공급할 때까지의 경로 상에 존재하는 플립플롭의 스테이지 단수와 맞추기 위해 설치되는 스테이지 단수 조정 회로이다.
제1 시험 속도 생성부 164는, 제1의 시험 속도 클록에 기초해서, 제1의 시험 속도 클록 및 제1의 시험 속도 분주 클록을 생성한다. 하나 또는 복수의 제1 드라이버부 166은, 제1의 기준 클록에 기초해서, 제1의 시험 패턴을 전자 디바이스 100에 공급한다. 보다 구체적으로는, 하나 또는 복수의 제1 드라이버부 166의 각각 은, 전자 디바이스 100이 갖는 하나 또는 복수의 단자의 각각에 대응하여 설치되고, 제1의 시험 패턴 중 당해 단자에 공급해야 할 부분을 전자 디바이스 100에 공급해도 좋다. 또한, 제1 시험 모듈 160a는, 제1의 시험 속도 클록 등을 클록 공급부 120으로 귀환시키는 제1 시험 속도 생성부 164를 갖지 않는 점을 제외하고, 제1 시험 모듈 160b와 유사한 구성 및 기능을 갖기 때문에, 설명을 생략한다.
제2 시험 모듈 180a는, 제2 시험 속도 생성부 182와, 제2 드라이버부 184를 포함한다. 제2 시험 속도 생성부 182는, 가변 주파수 클록 발생기 132 및 가변 주파수 클록 분주기 134에 의해 생성되고, 위상 동기부 135에 의해 제1의 시험 속도 클록에 위상 동기된 제2의 기준 클록에 기초해서, 제2의 시험 속도 클록 및 참조 클록(도 중 REFCLK)을 생성한다. 제2 드라이버부 184는, 제2의 시험 속도 클록에 기초해서, 제2의 시험 패턴을 전자 디바이스 100에 공급한다. 보다 구체적으로는, 하나 또는 복수의 제2 드라이버부 184의 각각은, 전자 디바이스 100이 갖는 하나 또는 복수의 단자의 각각에 대응하여 설치되고, 제2의 시험 패턴 중 당해 단자에 공급해야 할 부분을 전자 디바이스 100에 공급해도 좋다. 또한, 제2 시험 모듈 180b는, 제2 시험 모듈 180a와 유사한 구성 및 기능을 갖기 때문에, 설명을 생략한다.
이상 설명한 바와 같이, 본 실시 형태에 관한 시험 장치 10에 의하면, 제1 시험 모듈 160 내의 제1 드라이버부 166 및 제2 시험 모듈 180 내의 제2 드라이버부 184는, 패턴 시작 신호에 기초해서, 제1의 시험 패턴 및 제2의 시험 패턴의 공급을 개시한다. 보다 구체적으로는, 제1 드라이버부 166은, 제1의 시험 속도 클록 에 동기된 도메인 A 및 B용의 패턴 시작 신호에 기초해서 제1의 시험 패턴의 공급을 개시하고, 제2 드라이버부 184는, 제2의 시험 속도 클록에 동기된 도메인 C 및 D용의 패턴 시작 신호에 기초해서 제2의 시험 패턴의 공급을 개시한다. 여기서, 시험 제어부 110은, 제2의 기준 클록 및 제1의 시험 속도 클록이 위상 동기한 상태에 있어서, 전자 디바이스 100에 대한 시험 패턴의 공급을 개시시키는 패턴 시작 신호를 생성하는 것으로부터, 제1 시험 모듈 160 및 제2 시험 모듈 180은 제1의 시험 패턴 및 제2의 시험 패턴을 위상 동기시키는 것이 가능하다.
도 2는, 본 실시 형태에 관한 제1 시험 속도 생성부 164 및 제1 드라이버부 166의 구성을 도시한다. 본 실시 형태에 있어서, 제1 시험 속도 생성부 164 및 제1 드라이버부 166은, 동일 또는 유사한 구성을 채용한다. 이 때문에, 이하 제1 시험 속도 생성부 164를 중심으로 설명하고, 제1 드라이버부에 관해서는 상이점을 제외하고는 설명을 생략한다.
제1 시험 속도 생성부 164 및 제1 드라이버부 166은, 셋(set) 신호 생성부 220과, 리셋(reset) 신호 생성부 290과, SR 래치 210과, 제1 드라이버 200과, 비교기 292와, 논리 비교부 295를 포함한다.
제1 시험 속도 생성부 164에 있어서의 셋 신호 생성부 220은, 제1의 기준 클록, 및 단수 맞춤부 162로부터 수취한 동기 시작 신호에 기초해서, 제1의 시험 속도 클록의 상승 엣지의 타이밍을 나타내는 셋 신호를 생성하고, 제1 시험 속도 생성부 164에 있어서의 리셋 신호 생성부 290은, 제1의 기준 클록 및 동기 시작 신호에 기초해서, 제1의 시험 속도 클록의 하강 엣지의 타이밍을 나타내는 리셋 신호를 생성한다.
한편, 제1 드라이버부 166에 있어서의 셋 신호 생성부 220은, 제1의 기준 클록과, 단수 맞춤부 162로부터 수취한 동기 시작 신호 및 패턴 시작 신호에 기초해서, 당해 제1 드라이버부 166이 공급해야 할 제1의 시험 패턴의 상승 엣지의 타이밍을 나타내는 셋 신호를 생성한다. 또한, 제1 드라이버부 166에 있어서의 리셋 신호 생성부 290은, 제1의 기준 클록과, 단수 맞춤부 162로부터 받은 동기 시작 신호 및 패턴 시작 신호에 기초해서, 당해 제1 드라이버부 166이 공급해야 할 제1의 시험 패턴의 하강 엣지의 타이밍을 나타내는 리셋 신호를 생성한다.
SR 래치 210은, 셋 신호 및 리셋 신호를 받아, 셋 신호 생성부 220이 생성한 타이밍에서 출력을 H 논리(셋)로 변화시키고, 리셋 신호 생성부 290이 생성한 타이밍에서 출력을 L 논리(리셋)로 변화시킨다. 이에 의해, 제1 시험 속도 생성부 164에 있어서의 SR 래치 210은, 셋 신호 및 리셋 신호에 기초해서 제1 시험 속도 클록을 생성하고, 제1 드라이버부 166에 있어서의 SR 래치 210은, 셋 신호 및 리셋 신호에 기초해서 제1의 시험 패턴을 생성한다. 제1 시험 속도 생성부 164의 제1 드라이버 200은, SR 래치 210이 생성한 제1의 시험 속도 클록을 클록 공급부 120에 공급하고, 제1 드라이버부 166의 제1 드라이버 200은, SR 래치 210이 생성한 제1의 시험 패턴을 전자 디바이스 100에 공급한다.
제1 드라이버부 166에 있어서의 비교기 292는, 전자 디바이스 100이 시험 패턴에 응하여 출력하는 출력 신호가, 미리 정해진 기준 전위보다 큰지 아닌지를 검출하고, 검출 결과를 논리 비교부 295에 공급한다. 제1 드라이버부 166에 있어서 의 논리 비교부 295는, 비교기 292에 의한 검출 결과를 출력 신호의 기대값과 비교하고, 전자 디바이스 100의 양부(良否)를 판정한다. 한편, 제1 시험 속도 생성부 164에 있어서는, 비교기 292 및 논리 비교부 295는 사용되지 않아도 좋다.
상기에 있어서, 제1 시험 속도 생성부 164의 셋 신호 생성부 220 및 리셋 신호 생성부 290과, 제1 드라이버부 166의 셋 신호 생성부 220 및 리셋 신호 생성부 290은, 실질적으로 동일한 구성 및 기능을 갖기 때문에, 제1 시험 속도 생성부 164의 리셋 신호 생성부 290과, 제1 드라이버부 166의 셋 신호 생성부 220 및 리셋 신호 생성부 290에 있어서는, 이하 제1 시험 속도 생성부 164의 셋 신호 생성부 220과의 상이점을 제외하고는 설명을 생략한다.
셋 신호 생성부 220은, 시험 주파수 발생기 230과, 분주기 250과, NOR 소자 252와, AND 소자 254와, AND 소자 256과, AND 소자 258과, 시험 패턴 발생기 260과, 타이밍 지연기 270을 포함한다.
시험 주파수 발생기 230은, 제1의 시험 기준 클록에 기초해서, 단위 시간당의 펄스 수가 제1의 시험 속도 클록과 실질적으로 동일한 시험 주기 펄스 신호를 생성한다. 보다 구체적으로는, 시험 주파수 발생기 230은, 제1의 기준 클록의 주기에 대한 제1의 시험 속도 클록의 주기의 배율을 나타내는 주기 배율 X가 설정되고, 단위 시간당의 펄스 수가 제1의 기준 클록의 1/X이 되는 시험 주기 펄스 신호를 생성한다.
시험 주파수 발생기 230은, 카운터 232와, 플립플롭 234와, 선택기 236과, 가산기 238과, 레지스터 240과, OR소자 242와, AND 소자 244를 포함한다.
카운터 232는, 제1의 기준 클록에 동기해서 동작하는 다운 카운터이다. 카운터 232는, AND 소자 244가 시험 주기 펄스 신호로서 펄스를 출력할 때마다 L 단자(로드 단자)에 해당 펄스가 입력되고, 이를 받아 주기 배율 X의 정수 부분인 XH를 카운터 값으로서 설정한다. 그리고, 카운터 232는, 제1의 기준 클록에 동기해서 카운터 값을 감소시키고, 카운터 값이 0이 되는 시점에서 Z 단자를 논리값 "1"로 한다. 이에 의해, 카운터 232는, L 단자에 펄스가 입력되면서부터 제1의 기준 클록의 주기의 XH 배의 시간의 경과 후에 Z 단자를 논리값 "1"로 한다.
플립플롭 234는, 제1의 기준 클록에 동기해서 Z 단자의 신호값을 수취하여 선택기 236에 출력한다. 선택기 236은, 가산기 238로부터 캐리(carry) 출력 "0"을 받은 경우에 카운터 232의 Z 단자의 신호값을 OR 소자 242에 출력하고, 가산기 238로부터 캐리 출력 "1"을 받은 경우에 플립플롭 234의 출력을 OR 소자 242에 출력한다.
가산기 238 및 레지스터 240은, 주기 배율 X의 소수 부분인 XL에 기초해서, AND 소자 244가 시험 주기 펄스 신호로서 펄스를 출력하는 타이밍을 조정한다. 가산기 238은, 레지스터 240이 격납하는 레지스터 값에, 주기 배율 X의 소수 부분 XL을 가산한다. 레지스터 240은, L 단자로의 펄스 입력에 동기해서, 가산기 238의 가산 결과, 본 실시 형태에 있어서는 가산 결과의 소수 부분을 레지스터 값으로서 격납한다. 레지스터 240은, L 단자로의 펄스 입력에 동기해서, 주기 배율 X의 소 수 부분 XL의 누적값의 소수 부분을 산출한다.
그리고, 가산기 238은, 누적값의 소수 부분에 주기 배율 X의 소수 부분 XL을 가산한 결과, 주기 배율 X의 정수 부분에 대한 캬리가 생성된 경우에, 선택기 236에 대해 캐리 출력 "1"을 공급한다. 선택기 236은, 캐리 출력 "1"을 수취하면, 카운터 232의 Z 단자의 신호값을 OR 소자 242에 출력하는 대신에, 플립플롭 234의 출력을 OR 소자 242에 출력한다. 이에 의해, 선택기 236은, 주기 배율 X의 소수 부분 XL을 누적한 결과 정수 부분에 자리수 오름이 발생하지 않는 경우, L 단자에 펄스가 입력되면서부터 제1의 기준 클록의 주기의 XH 배의 시간의 경과 후에 논리값 "1"을 출력하고, 자리수 오름이 발생하지 않는 경우, L 단자에 펄스가 입력되면서부터 제1의 기준 클록의 주기의 XH+1 배의 시간의 경과 후에 논리값 "1"을 출력한다. 그 결과, 선택기 236은, 단위 시간당 제1의 시험 속도 클록에 있어서의 펄스 수와 실질적으로 같은 수의 논리값 "1"을 출력한다.
OR 소자 242는, 선택기 236의 출력과, 단수 맞춤부 162로부터 받은 동기 시작 신호와의 논리합을 출력한다. AND 소자 244는, OR 소자 242의 출력과 제1의 기준 클록과의 논리곱을 출력함으로써, OR 소자 242의 출력을 펄스 신호로 변환하고, 시험 주기 펄스 신호로서 출력한다. 여기서, 시험 주기 펄스 신호로 펄스를 출력하지 않은 상태에 있어서 제1의 기준 클록의 제1 주기 분의 동기 시작 신호를 받으면, OR 소자 242 및 AND 소자 244는, 시험 주기 펄스 신호에 펄스를 출력하는 동시 에, 카운터 232의 카운터 값 및 레지스터 240의 레지스터 값을 설정시키고, 시험 주기 펄스 신호에 대한 펄스 출력을 개시시킨다.
분주기 250은, 시험 주기 펄스 신호를 1/Na로 분주한다. 여기서, 분주기 250은, 제1의 기준 클록 및 제1의 시험 속도 클록의 공배수의 주기가 되도록 시험 주기 펄스 신호를 분주함으로써, 주기 배율 X의 소수 부분 XL에 의해 시험 주기 펄스 신호 상의 펄스에 부여된 펄스 간격의 차이를 제거한다. 그 결과, 분주기 250은, 실질적으로 동일한 펄스 간격을 갖는, 제1의 시험 속도 클록이 분주된 제1의 시험 속도 분주 클록을 생성한다. 예를 들면, 분주기 250은, 제1의 기준 클록이 250MHz, 시험 주기 펄스 신호 및 제1의 시험 속도 클록이 200MHz인 경우, Na=4로 설정되고, 제1의 시험 속도 클록에 동기한 50MHz의 제1의 시험 속도 분주 클록을 생성해도 좋다. NOR 소자 252는, 분주기 250에 의해 생성된 제1의 시험 속도 분주 클록을, 다른 입력 신호가 "0"인 경우에 클록 공급부 120에 공급한다.
AND 소자 258은, 시험 주기 펄스 신호와, 도메인 A 및 B용의 패턴 시작 신호와의 논리곱을 출력한다. 제1 드라이버부 166의 시험 패턴 발생기 260은, 도메인 A 및 B용의 패턴 시작 신호가 논리값 "1"인 상태에 있어서 시험 주기 펄스 신호의 펄스가 입력되고, 당해 펄스에 대응하는 시험 사이클에 있어서 전자 디바이스 100에 공급해야 할 제1의 시험 패턴의 셋 신호를 출력한다. 여기서, 제1 시험 속도 생성부 164의 시험 패턴 발생기 164의 시험 패턴 발생기 260은, 시험 주기 펄스 신호의 펄스마다 제1의 시험 속도 클록을 셋 하도록, 항상 셋 신호를 출력해도 좋다.
AND 소자 254는, 시험 주기 발생기 230이 출력하는 시험 주기 펄스 신호와, 시험 패턴 발생기 260이 출력하는 제1의 시험 속도 클록 또는 제1의 시험 패턴 셋 신호와의 논리곱을 출력한다. AND 소자 256은, 레지스터 240에 격납된 주기 배율 X의 소수 부분 XL의 누적값의 소수 부분과, 제1의 시험 속도 클록 또는 제1의 시험 패턴의 셋 신호와의 논리곱을 출력한다.
타이밍 지연기 270은, AND 소자 254를 거쳐 입력된 시험 주기 펄스 신호이 있어서 각각의 펄스를 지연시킨 지연 신호를 생성한다. 여기서, 제1 시험 속도 생성부 164 내의 타이밍 지연기 270은, 시험 주기 펄스 신호에 있어서 각각의 펄스를, 펄스 간격이 실질적으로 동일하게 되도록 지연시킨 지연 신호인 제1의 시험 속도 클록을 생성한다. 한편, 제1 드라이버부 166 내의 타이밍 지연기 270은, 시험 주기 펄스 신호에 있어서 각각의 펄스를, 제1의 시험 패턴에 대응하여 정해진 시간 지연시킨 지연 신호인 제1의 시험 패턴을 생성한다. 타이밍 지연기 270은, 카운터 272와, 플립플롭 274와, 선택기 276과, 레지스터 280과, AND 소자 282와, AND 소자 284와, 가변 지연 소자 286을 포함한다.
카운터 272는, 시험 주기 펄스 신호의 각각의 펄스를, 당해 펄스에 대응하여 정해진 어림(rough) 지연 데이터에 기초해서, 제1의 기준 클록의 정수배 지연시킨다. 보다 구체적으로는, 카운터 272는, 시험 주기 펄스 신호의 펄스가 L 단자에 입력될 때마다, 당해 펄스에 대응하여 정해진 어림 지연 데이터를 카운터 값으로 설정한다. 그리고, 카운터 272는, 제1의 기준 클록에 동기해서 카운터 값을 감소 시키고, 카운터 값이 0이 되는 시점에서 Z 단자를 논리값 "1"로 한다. 이에 의해, 카운터 272는, 시험 주기 펄스 신호의 각각의 펄스를, L 단자에 펄스가 입력되면서부터 제1의 기준 클록의 주기를 어림 지연 데이터로 정해지는 정수배한 시간 지연시킨 레벨 신호를 출력한다.
플립플롭 274는, 제1의 기준 클록에 동기해서 Z 단자의 신호값을 수취 선택기 276에 출력한다. 선택기 276은, 가산기 278로부터 캐리 출력 "0"을 받은 경우에 카운터 272의 Z 단자의 신호값을 AND 소자 282 및 레지스터 280에 출력하고, 가산기 278로부터 캐리 출력 "1"을 받은 경우에 플립플롭 274의 출력을 AND 소자 282 및 레지스터 280에 출력한다.
가산기 278은, AND 소자 256으로부터 주기 배율 X의 소수 부분 XL의 누적값의 소수 부분을 받고, 시험 주기 펄스 신호의 각각의 펄스에 대응하여 정해진 미소 지연 데이터를 더한다. 그 결과, 캐리 출력 "1"이 생긴 경우, 선택기 276에 캐리 출력 "1"을 출력하고, 선택기 276의 출력을 제1의 기준 클록의 주기만큼 더 지연시킨다. 레지스터 280은, 주기 배율 X의 소수 부분 XL의 누적값의 소수 부분에, 미소 지연 데이터를 더한 가산 결과를, 제1의 기준 클록에 동기해서 레지스터 값으로서 격납한다. 그리고, 레지스터 280은, 선택기 276으로부터 츨력되는 레벨 신호의 상승에 동기해서, 레지스터 값을 출력한다.
AND 소자 282는, 제1의 기준 클록과, 선택기 276으로부터 출력되는 레벨 신호와의 논리곱을 취함으로써, 선택기 276으로부터 츨력되는 레벨 신호를, 제1의 기 준 클록에 동기한 펄스 신호로 변환한다. AND 소자 284는, 제1의 기준 클록과, 레지스터 280이 출력하는 레지스터 값과의 논리곱이 된다. 이에 의해, AND 소자 284는, 제1의 기준 클록에 동기해서, 시험 주기 펄스 신호의 각각의 펄스를 지연시키는 미소 지연량을 가변 지연 소자 286에 공급한다. 가변 지연 소자 286은, AND 소자 282가 출력하는, 어림 지연 데이터에 의해서 지연됨으로써 각각의 펄스의 위치가 조정된 시험 주기 펄스 신호를, AND 소자 284로부터 공급된 미소 지연량 지연시키고, SR 래치 210의 셋 신호로서 출력한다.
이상 설명한 바와 같이, 타이밍 지연기 270은, 시험 주기 펄스 신호의 각각의 펄스를, 당해 펄스에 대응하여 정해지는 어림 지연 데이터 및 미소 지연 데이터만큼 지연시킴으로써, 펄스 간격이 실질적으로 동일하게 되도록 지연시킨 셋 신호를 생성할 수 있다. 마찬가지로 리셋 신호 생성부 290 내의 타이밍 지연기 270은, 시험 주기 펄스 신호의 각각의 펄스를, 당해 펄스에 대응하여 정해지는 어림 지연 데이터 및 미소 지연 데이터만큼 지연시킴으로써, 펄스 간격이 실질적으로 동일하게 되도록 지연시킨 셋 신호를 생성한다. 그 결과, 셋 신호 생성부 220 내의 타이밍 지연기 270 및 리셋 신호 생성부 290 내의 타이밍 지연기 270은, 시험 주기 펄스 신호에 있어서 각각의 펄스를, 펄스 간격이 실질적으로 동일하게 되도록 지연시키고, 제1의 시험 속도 클록을 생성할 수 있다.
한편, 제1 드라이버부 166에 있어서의 셋 신호 생성부 220 및 리셋 신호 생성부 290 내의 타이밍 지연기 270은, AND 소자 254를 거쳐 입력된 시험 주기 펄스 신호에 있어서 각각의 펄스를, 제1의 시험 펄스에 대응하여 정해진 어림 지연 데이 터 및 미소 지연 데이터만큼 지연시켜, 제1의 시험 패턴을 생성한다. 이러한 경우에 있어서 타이밍 지연기 270에 설정된 어림 지연 데이터 및 미소 지연 데이터는, 시험 주기 펄스 신호에 있어서 각각의 펄스를 제1의 시험 속도 클록으로 변환하기 위한 지연량과, 제1의 시험 속도 클록에 대한 제1의 시험 패턴의 출력 타이밍의 지연량을 합한 시간 분량의 지연량을 제공하도록 설정된다.
이상 설명한 바와 같이, 제1 시험 속도 생성부 164는, 시험 주파수 발생기 230 및 타이밍 지연기 270에 의해 제1 기준 클록 및 주기 배율 X에 기초해서, 제1의 기준 클록의 주기를 X배 한 주기를 갖는 제1의 시험 속도 클록을 생성한다. 그리고, 제2 기준 클록 생성부 130 내의 위상 동기부 135는, 제2의 기준 클록을, 제1 시험 속도 생성부 164에 있어서의 셋 신호 생성부 220 및 리셋 신호 생성부 290 내의 타이밍 지연기 270에 의해 생성된 제1의 시험 속도 클록에 위상 동기 시킨다. 이에 의해, 제1 시험 모듈 160 및 제2 시험 모듈 180은, 제1의 시험 패턴 및 제2 시험 패턴을 위상 동기하여 전자 디바이스 100에 공급할 수 있다.
도 3은, 본 실시 형태에 관한 제2 시험 속도 생성부 182의 구성을 도시한다. 제2 시험 속도 생성부 182는, 참조 클록 발진부 300과, 참조 클록 분주기 310과, 시험 속도 클록 분주기 320과, 위상 검출기 330과, 위상 조정부 322와, 플립플롭 340과, AND 소자 350을 포함한다.
참조 클록 발진부 300은, 제2의 기준 클록의 주파수를 2 이상의 정수배한 주파수의 참조 클록(도 중 REFCLK)을 생성한다. 일 예로서, 제2의 기준 클록이 200MHz인 경우에, 제2 시험 모듈 180a 내의 제2 시험 속도 생성부 182는 800MHz의 참조 클록, 제2 시험 모듈 180b 내의 제2 시험 속도 생성부 182는 1.6GHz의 참조 클록을 생성한다. 여기서, 참조 클록 발진부 300은, 전압 제어 발진기(Voltage Controlled Oscillator)여도 좋다.
참조 클록 분주기 310은, 참조 클록 발진부 300이 출력하는 참조 클록을 분주하고, 제2 시험 모듈 180a내에 있어서의 제2의 시험 속도 클록(도 중 RATECLK2)을 생성한다. 여기서, 제2 시험 모듈 180a 내의 참조 클록 분주기 310 및 제2 시험 모듈 180b 내의 참조 클록 분주기 310은, 참조 클록을 1/Lc 및 1/Ld 로 각각 분주한다. 일 예로서, 제2 시험 모듈 180a 내의 참조 클록 분주기 310은 800MHz의 참조 클록을 1/2(Lc=2)로 분주한 400MHz의 제2 시험 속도 클록을, 제2 시험 모듈 180b 내의 참조 클록 분주기 310은 1.6GHz의 참조 클록을 1/2(Ld=2)로 분주한 800MHz의 제2 시험 속도 클록을 각각 생성한다.
시험 속도 클록 분주기 320은, 참조 클록 분주기 310이 출력하는 제2의 시험 속도 클록을 분주하고, 제2의 기준 클록과 실질적으로 동일한 주파수를 갖는 제2의 시험 속도 분주 클록을 생성한다. 여기서, 제2 시험 모듈 180a 내의 시험 속도 클록 분주기 320 및 제2 시험 모듈 180b 내의 시험 속도 클록 분주기 320은, 참조 클록을 1/Nc 및 1/Nd 로 각각 분주한다. 일 예로서, 제2 시험 모듈 180a 내의 시험 속도 클록 분주기 320은 400MHz의 제2 시험 속도 클록을 1/2(Nc=2)로 분주한 제2 시험 속도 분주 클록을, 제2 시험 모듈 180b 내의 시험 속도 클록 분주기 320은 800MHz의 제2 시험 속도 클록을 1/4(Nd=4)로 분주한 제2 시험 속도 분주 클록을 각각 생성한다.
위상 검출기 330은, 제2의 기준 클록과 시험 속도 분주 클록의 위상 오차를검출한다. 위상 조정부 332는, 위상 검출기 330이 검출한, 제2의 기준 클록과 제2의 시험 속도 분주 클록의 위상 오차에 기초해 참조 클록의 위상을 조정하고, 제2의 기준 클록에 위상 동기시킨다.
플립플롭 340은, 도메인 C 및 D용의 패턴 시작 신호를, 제2의 기준 클록에 동기하여 수취한다. AND 소자 350은, 플립플롭 340이 수취한 패턴 시작 신호와, 참조 클록 분주기 310이 생성한 제2의 시험 속도 클록과의 논리곱을 출력함으로써, 패턴 시작 신호가 논리값 "1"인 경우에 제2의 시험 속도 클록을 제2 드라이버부 184에 공급한다.
이상 설명한 바와 같이, 제2 시험 모듈 180a 내지 180b의 각각에 설치된 제2 시험 속도 생성부 182는, 제2의 시험 속도 분주 클록을 제2의 기준 클록에 위상 동기시킴으로써, 제2의 기준 클록에 위상 동기된 제2의 시험 속도 클록을 생성할 수 있다. 여기서, 제2의 기준 클록은, 제2 기준 클록 생성부 130에 의해 제1의 시험 속도 클록에 위상 동기되는 것으로부터, 제2 시험 속도 생성부 182는, 제1의 시험 속도 클록과 위상 동기한 제2의 시험 속도 클록을 생성할 수 있다.
도 4는, 본 실시 형태에 관한 제2 드라이버부 184의 구성을 도시한다. 제2 드라이버부 184는, 셋 신호 생성부 420과, 리셋 신호 생성부 460과, SR 래치 410 과, 제2 드라이버 400과, 비교기 470과, 논리 비교부 480을 포함한다. 셋 신호 생성부 420은, 제2 시험 속도 생성부 182로부터 받은 참조 클록 및 제2의 시험 속도 클록에 기초해서, 제2의 시험 패턴의 상승 엣지의 타이밍을 나타내는 셋 신호를 생성하고, 리셋 신호 생성부 460은, 제2 시험 속도 생성부 182로부터 받은 참조 클록 및 제2의 시험 속도 클록에 기초해서, 제2의 시험 패턴의 하강 엣지의 타이밍을 나타내는 리셋 신호를 생성한다. 여기서, 리셋 신호 생성부 460은, 셋 신호 생성부 420과 실질적으로 동일한 구성 및 기능을 갖기 때문에, 셋 신호 생성부 420과의 상이점을 제외하고는 설명을 생략한다.
SR 래치 410은, 셋 신호 및 리셋 신호를 받아서, 셋 신호 생성부 420이 생성한 타이밍에서 출력을 논리값 "1"(셋)로 변화시키고, 리셋 신호 생성부 460이 생성한 타이밍에서 출력을 논리값 "0"(리셋)으로 변화시킨다. 이에 의해, SR 래치 410은, 셋 신호 및 리셋 신호에 기초해서 제2의 시험 패턴을 생성한다. 비교기 470은, 전자 디바이스 100이 시험 패턴에 응해서 출력하는 신호가, 미리 정해진 기준 전위보다 큰가 아닌가를 검출하고, 검출 결과를 논리 비교부 480에 공급한다. 논리 비교부 480은, 비교기 470에 의한 검출 결과를 출력 신호의 기대값과 비교하고, 전자 디바이스 100의 양부를 판정한다.
셋 신호 생성부 420은, 시험 패턴 발생기 424와, AND 소자 428과, 타이밍 지연기 430을 포함한다.
시험 패턴 발생기 424는, 참조 클록에 동기해서, 제2의 시험 속도 클록의 펄스마다, 당해 펄스에 대응하는 시험 사이클에 있어서 전자 디바이스 100에 공급해 야 할 제2의 시험 패턴의 셋 신호를 출력한다. 여기서, 리셋 신호 생성부 460 내의 시험 패턴 발생기 424는, 셋 신호 생성부 420 내의 시험 패턴 발생기 424와 마찬가지로, 전자 디바이스 100에 공급해야 할 제2의 시험 패턴의 리셋 신호를 출력한다. AND 소자 428은, 시험 패턴 발생기 424가 출력하는 셋 신호와, 참조 클록과의 논리곱을 출력한다.
타이밍 지연기 430은, 제2의 시험 속도 클록에 있어서 각각의 펄스를 지연시키고, 제2의 시험 패턴을 생성한다. 보다 구체적으로는, 타이밍 지연기 430은, 시험 패턴 발생기 424에 의해 제2의 시험 속도 클록의 각각의 펄스에 대응하여 출력된 제2의 시험 패턴의 셋 신호를 AND 소자 428을 통해 수취하고, 제2의 시험 패턴의 셋 신호의 각각의 펄스를, 제2의 시험 패턴에 대응하여 정해진 시간 지연시킨 지연 신호를 생성한다. 마찬가지로, 리셋 신호 생성부 460 내의 타이밍 지연기 430은, 시험 패턴 발생기 424에 의해 출력된 제2의 시험 패턴의 리셋 신호의 각각의 펄스를, 제2의 시험 패턴에 대응하여 정해진 시간 지연시킨 지연 신호를 생성한다.
타이밍 지연기 430은, 카운터 432와, AND 소자 438과, 가변 지연 소자 450을 포함한다. 카운터 432는, 타이밍 지연기 270 내의 카운터 272와 유사한 구성을 채용하고, 셋 신호의 각각의 펄스를, 당해 펄스에 대응하여 정해진 어림 지연 데이터에 기초해서, 참조 클록의 정수배 지연시킨 레벨 신호를 Z 단자에 출력한다.
AND 소자 438은, 참조 클록과, 카운터 432로부터 출력되는 레벨 신호와의 논리곱을 취함으로써, 카운터 432로부터 출력되는 레벨 신호를, 참조 클록에 동기한 펄스 신호로 변환한다. 가변 지연 소자 450은, AND 소자 438이 출력하는, 어림 지연 데이터에 의해서 지연되는 것에 의해 각각의 펄스의 위치가 지연된 셋 신호를, 제2의 시험 패턴에 대응하여 정해진 미소 지연 데이터에 의해 지정된 미소 지연량 지연시키고, SR 래치 410의 셋 신호로서 출력한다.
도 5, 도 6, 및 도 7은, 본 실시 형태에 관한 시험 장치 10의 동작 타이밍을 도시한다.
도 5에 있어서, 동기 시작 신호 공급부 114는, 시험의 개시에 앞서서 제1의 시험 속도 클록의 생성을 제1 시험 모듈 160b에 개시시키는 동기 시작 신호를 생성하고, 버스 클록의 상승(도 중 "↑")에 동기해서 제1 시험 모듈 160b에 공급한다..다음으로, 플립플롭 146 및 플립플롭 148은, 버스 클록에 동기 시작 신호를 제1의 기준 클록에 동기한 동기 시작 신호 CSTART로 변환한다.
다음으로, 제1 기준 클록에 동기한 동기 시작 신호를 수취하면, 제1 시험 모듈 160a 및 제1 시험 모듈 160b에 설치된 제1 시험 속도 생성부 164 및 제1 드라이버부 166은, 시험 주파수 발생기 230에 의해 시험 주기 펄스 신호를 생성한다. 또한, 제1 시험 속도 생성부 164 내의 분주기 250 및 NOR 소자 252는, 시험 주기 펄스 신호에 기초해서, 제1 시험 속도 분주 클록 LRATECLK1을 생성한다. 또한, 제1 시험 속도 생성부 164 내의 타이밍 지연기 270은, 시험 주파수 발생기 230에 의해 생성된 시험 주기 펄스 신호에 기초해서, 제1의 시험 속도 클록 RATECLK1을 생성한다.
제1의 시험 속도 클록을 받으면, 제2 기준 클록 생성부 130 내의 위상 동기 부 135는, 가변 주파수 클록 발생기 132가 생성하는 제2의 기준 클록과 제1 시험 속도 클록의 위상 오차를 감소시키고, 제1의 시험 속도 클록의 펄스 4 이후에 있어서, 제2의 기준 클록을 제1의 시험 속도 클록에 위상 동기시킨다. 여기서, 제2 시험 모듈 180a에 있어서의 제2 시험 속도 클록(도 중 RATECLK2(C)) 및 제2 시험 모듈 180b에 있어서의 제2 시험 속도 클록(도 중 RATECLK2(D))의 각각은, 제2 시험 속도 생성부 182에 의해서 제2의 기준 클록에 위상 동기된다.
시험 제어부 110 내의 패턴 시작 신호 생성부 112는, 제2의 기준 클록 및 제1의 시험 속도 클록의 위상 오차를 위상 검출기 136으로부터 수취하고, 이러한 클록의 위상이 동기한 경우 또는 소정 기간 내에 동기하는 것으로 판단한 경우에 패턴 시작 신호를 생성한다. 즉, 패턴 시작 신호 생성부 112는, 제2의 기준 클록이 제1의 시험 속도 클록에 위상 동기한 상태에 있어서, 제1 드라이버부 166 및 제2 드라이버부 184에 전자 디바이스에 대한 제1의 시험 패턴 및 제2의 시험 패턴의 공급을 개시시키도록, 패턴 시작 신호를 생성한다.
패턴 시작 신호 생성부 112에 의해 생성된 패턴 시작 신호는, 플립플롭 142, 복수의 플립플롭 144, 및 제1 패턴 시작 신호 동기화부 150을 거쳐 제1의 시험 속도 클록에 동기된 패턴 시작 신호 PSTART_AB로 변환된다. 그리고, 도 6에 도시된 제1의 시험 속도 클록의 펄스 9와 동기해서, 패턴 시작 신호 "1"이 제1 시험 모듈 160a 내지 160b로 공급된다.
또한, 패턴 시작 신호 생성부 112에 의해 생성된 패턴 시작 신호는, 플립플롭 142, 복수의 플립플롭 144, 제1 패턴 시작 신호 동기화부 150, 및 제2 패턴 시 작 신호 동기화부 155를 거쳐 제2의 기준 클록에 동기된 패턴 시작 신호 PSTART_CD로 변환된다. 그리고, 도 7에 도시된 제1의 시험 속도 클록의 펄스 16과 동기해서, 패턴 시작 신호 "1"이 제2 시험 모듈 180a 내지 180b로 공급된다.
여기서, 제1 드라이버부 166 내의 타이밍 지연기 270 및 제2 드라이버부 184 내의 타이밍 지연기 430은, 패턴 시작 신호에 기초해서 제1 드라이버부 166 및 제2 드라이버부 184가 제1의 시험 패턴 및 제2의 시험 패턴을 전자 디바이스 100에 대해 동기하여 공급을 개시하도록, 지연량이 설정된다. 이에 의해, 제1 시험 모듈 160a 내지 160b 및 제2 시험 모듈 180a 내지 180b는, 도 7에 도시된 제1의 시험 속도 클록의 펄스 16과 동기해서 제1의 시험 패턴 및 제2의 시험 패턴을 제1 드라이버 200 및 제2 드라이버 400의 각각으로부터 전자 디바이스 100에 대해 공급할 수 있다.
이상 설명한 바와 같이, 본 실시 형태에 관한 시험 장치 10에 의하면, 제2의 기준 클록을 제1의 시험 속도 클록에 위상 동기시킴으로써, 제1의 시험 패턴 및 제2의 시험 패턴을 종기하여 전자 디바이스 100에 공급할 수 있다. 여기서, 시험 장치 10은, 제1의 기준 클록의 주기를 주기 배율 X배 한 주기를 갖는 제1의 시험 속도 클록과, 설정된 주파수의 클록을 가변 주파수 클록 발생기 132에 의해 생성된 제2의 시험 속도 클록을 병용하는 경우에 있어서, 이러한 위상 및 주파수를 일치시킬 수 있다. 이에 의해, 시험 장치 10은, 하나 또는 복수의 제1 시험 모듈 160 및 하나 또는 복수의 제2 시험 모듈 180을 이용해서, 동작 주파수가 다른 블록을 갖는 전자 디바이스 100을 높은 정밀도로 시험할 수 있다.
도 8은, 본 실시 형태의 제1의 변형예에 관한 시험 장치 10의 구성을 도시한다. 본 실시 형태에 관한 시험 장치 10은, 시험 제어부 110과, 클록 공급부 820과, 제1 시험 모듈 160a 내지 160b와, 제2 시험 모듈 180과, 제3 시험 모듈 880을 포함한다. 여기서, 시험 제어부 110은, 제1 시험 모듈 160a 내지 160b, 및 제2 시험 모듈 180은, 도 1에 도시된 동일 부호의 부재와 실질적으로 동일한 구성 및 기능을 채용하기 때문에, 이하 상이점을 제외하고는 설명을 생략한다. 또한, 제3 시험 모듈 880은, 도 1에 도시된 제2 시험 모듈 180과 실질적으로 동일한 구성 및 기능을 채용하기 때문에, 이하 상이점을 제외하고는 설명을 생략한다.
클록 공급부 820은, 제1 기준 클록 생성부 122와, 제2 기준 클록 생성부 130과, 플립플롭 142와, 복수의 플립플롭 144와, 플립플롭 146과, 복수의 플립플롭 148과, 제1 패턴 시작 신호 동기화부 150과, 제2 패턴 시작 신호 동기화부 155와, 제3 기준 클록 생성부 830과, 제3 패턴 시작 신호 동기화부 855를 포함한다. 여기서, 제1 기준 클록 생성부 122와, 제2 기준 클록 생성부 130과, 플립플롭 142와, 복수의 플립플롭 144와, 플립플롭 146과, 복수의 플립플롭 148과, 제1 패턴 시작 신호 동기화부 150과, 제2 패턴 시작 신호 동기화부 155는, 도 1에 도시된 동일 부호의 부재와 실질적으로 동일한 구성 및 기능을 채용하기 때문에, 이하 상이점을 제외하고는 설명을 생략한다. 또한, 제3 기준 클록 생성부 830과, 플립플롭 857을 포함하는 제3 패턴 시작 신호 동기화부 855는, 도 1에 도시된 제2 기준 클록 생성부 130과, 플립플롭 157을 포함하는 제2 패턴 시작 신호 동기화부 155와 각각 실질적으로 동일한 구성 및 기능을 채용하기 때문에, 이하 상이점을 제외하고는 설명을 생략한다.
제3 기준 클록 생성부 830이 갖는 가변 주파수 클록 발생기 132는, 미리 정해진 주파수 영역 내에서 가변인 제3의 기준 클록(도 중 CLK3)을 생성한다. 제3 기준 클록 생성부 830이 갖는 위상 동기부 135는, 제3 기준 클록을, 제1 시험 모듈 160b로부터 귀환되는 제1의 시험 속도 클록에 위상 동기시킨다. 제3 시험 모듈 830 내의 제2 시험 속도 생성부 182는, 제3의 기준 클록에 기초해서, 제3의 시험 패턴을 전자 디바이스 100에 공급하는 주기를 나타내는 제3의 시험 속도 클록을 생성한다. 그리고, 제3 시험 모듈 880 내의 제2 드라이버부 184는, 제3의 시험 속도 클록에 기초해서, 제3의 시험 패턴을 전자 디바이스 100에 공급한다.
이상 설명한 제1의 변형예에 관한 시험 장치 10에 의하면, 미리 정해진 주파수 영역 내에서 가변인 복수의 기준 클록을, 제1의 시험 속도 클록에 위상 동기시킴으로써, 제1의 시험 패턴, 제2의 시험 패턴, 및 제3의 시험 패턴을 위상 동기해서 전자 디바이스 100에 공급할 수 있다.
도 9는, 본 실시 형태의 제2의 변형예에 관한 시험 장치 10의 구성을 도시한다. 본 변형예에 관한 시험 장치 10은, 시험 제어부 110과, 클록 공급부 920과, 제1 시험 모듈 160과, 제2 시험 모듈 180과, 제3 시험 모듈 960과, 제4 시험 모듈 980을 포함한다. 여기서, 시험 제어부 110, 제1 시험 모듈 160, 및 제2 시험 모듈 180은, 도 1에 도시된 동일 부호의 부재와 실질적으로 동일한 구성 및 기능을 채용하기 때문에, 이하 상이점을 제외하고는 설명을 생략한다. 또한, 제3 시험 모듈 960 및 제4 시험 모듈 980은, 도 1에 도시된 제1 시험 모듈 160a 및 제2 시험 모듈 180과 실질적으로 동일한 구성 및 기능을 채용하기 때문에, 이하 상이점을 제외하고는 설명을 생략한다.
클록 공급부 920은, 제1 기준 클록 생성부 122와, 제2 기준 클록 생성부 130과, 플립플롭 142와, 복수의 플립플롭 144와, 플립플롭 146과, 복수의 플립플롭 148과, 제1 패턴 시작 신호 동기화부 150과, 제2 패턴 시작 신호 동기화부 155와, 제3 기준 클록 생성부 930과, 제3 패턴 시작 신호 동기화부 950과, 제4 패턴 시작 신호 동기화부 955를 포함한다. 여기서, 제1 기준 클록 생성부 122, 제2 기준 클록 생성부 130, 플립플롭 142, 복수의 플립플롭 144, 플립플롭 146, 복수의 플립플롭 148, 제1 패턴 시작 신호 동기화부 150, 및 제2 패턴 시작 신호 동기화부 155는, 도 1에 도시된 동일 부호의 부재와 실질적으로 동일한 구성 및 기능을 채용하기 때문에, 이하 상이점을 제외하고는 설명을 생략한다. 또한, 제3 기준 클록 생성부 930과, 복수의 플립플롭 952를 포함하는 제3 패턴 시작 신호 동기화부 950과, 플립플롭 957을 포함하는 제4 패턴 시작 신호 동기화부 955는, 도 1에 도시된 제2 기준 클록 생성부 130과, 복수의 플립플롭 152를 포함하는 제1 패턴 시작 신호 동기화부 150과, 플립플롭 157을 포함하는 제2 패턴 시작 신호 동기화부 155와 각각 실질적으로 동일한 구성 및 기능을 채용하기 때문에, 이하 상이점을 제외하고는 설명을 생략한다.
제3 시험 모듈 960 내의 제1 시험 속도 생성부 164는, 제1 기준 클록 생성부 122로부터 공급되는 제1의 기준 클록에 기초해서, 제3의 패턴을 전자 디바이스 100에 공급하는 주기를 나타내는 제3의 시험 속도 클록을 생성한다. 제3 시험 모듈 960 내의 제1 드라이버부 166은, 제3의 시험 속도 클록에 기초해서, 제3의 시험 패턴을 전자 디바이스 100에 공급한다.
제3 기준 클록 생성부 930이 갖는 가변 주파수 클록 생성기 132는, 미리 정해진 주파수 영역 내에서 가변인 제3의 기준 클록(도 중 CLK3)을 생성한다. 제3 기준 클록 생성부 930이 갖는 위상 동기부 135는, 제3의 기준 클록을, 제3 시험 모듈 960으로부터 귀환되는 제3의 시험 속도 클록에 위상 동기시킨다. 제4 시험 모듈 980 내의 제2 시험 속도 생성부 182는, 제3 기준 클록에 기초해서, 제4의 시험 패턴을 전자 디바이스 100에 공급하는 주기를 나타내는 제4의 시험 속도 클록을 생성한다. 그리고, 제4 시험 모듈 980 내의 제2 드라이버부 184는, 제4의 시험 속도 클록에 기초해서, 제4의 시험 패턴을 전자 디바이스 100에 공급한다.
이상 설명한 제2의 변형예에 관한 시험 장치 10에 의하면, 제1 시험 모듈 160 및 제3 시험 모듈 960은, 제1 기준 클록에 기초해서, 주기가 다른 제1의 시험 속도 클록 및 제3의 시험 속도 클록을 생성한다. 그리고, 제2 기준 클록 생성부 130은, 미리 정해진 주파수 영역 내에서 가변인 제2의 기준 클록 및 제3의 기준 클록을, 제1의 시험 속도 클록 및 제3의 시험 속도 클록에 각각 위상 동기시킴으로써, 제1의 시험 패턴, 제2의 시험 패턴, 제3의 시험 패턴, 및 제4의 시험 패턴을 위상 동기해서 전자 디바이스 100에 공급할 수 있다.
이상, 본 발명을 실시 형태를 이용하여 설명하였으나, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위로 한정되지는 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 가하는 것이 가능하다는 것이 당업자에게 명백하다. 그러 한 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이, 청구의 범위의 기재로부터 명백하다.
상기 설명으로부터 명백한 바와 같이, 본 발명에 의하면, 동작 주파수가 서로 다른 복수의 블록을 갖는 전자 디바이스를 높은 정밀도로 시험하는 시험 장치를 제공할 수 있다.

Claims (11)

  1. 전자 디바이스를 시험하는 시험 장치에 있어서,
    제1 주파수를 갖는 제1 기준 클록을 생성하는 제1 기준 클록 생성부와,
    상기 제1 기준 클록에 기초하여, 제1 시험 패턴을 상기 전자 디바이스에 공급하는 주기를 지시하는 제1 시험 속도 클록을 생성하는 제1 시험 속도 생성부와,
    상기 제1 시험 속도 클록에 기초하여, 상기 제1 시험 패턴을 상기 전자 디바이스에 공급하는 제1 드라이버부와,
    미리 정해진 주파수 영역 내에서 가변인 제2 기준 클록을 생성하는 제2 기준 클록 생성부와,
    상기 제2 기준 클록을 상기 제1 시험 속도 클록에 위상 동기시키는 제1 위상 동기부와,
    위상 동기된 상기 제2 기준 클록에 기초하여, 제2 시험 패턴을 상기 전자 디바이스에 공급하는 주기를 지시하는 제2 시험 속도 클록을 생성하는 제2 시험 속도 생성부와,
    상기 제2 시험 속도 클록에 기초하여, 상기 제2 시험 패턴을 상기 전자 디바이스에 공급하는 제2 드라이버부
    를 포함하는 시험 장치.
  2. 제1항에 있어서,
    상기 제1 시험 속도 생성부는,
    상기 제1 기준 클록에 기초하여, 단위 시간당 펄스수가 상기 제1 시험 속도 클록과 실질적으로 동일한 시험 주기 펄스 신호를 생성하는 시험 주기 발생기와,
    상기 시험 주기 펄스 신호에 있어서의 각각의 펄스를, 펄스 간격이 동일하게 되도록 지연시키고, 상기 제1 시험 속도 클록을 생성하는 제1 타이밍 지연기
    를 포함하되,
    상기 제1 위상 동기부는, 상기 제2 기준 클록을, 상기 제1 타이밍 지연기에 의하여 생성된 상기 제1 시험 속도 클록에 위상 동기시키는 시험 장치.
  3. 제2항에 있어서,
    상기 제2 시험 속도 생성부는,
    상기 제2 기준 클록의 주파수를 2 이상의 정수배한 주파수의 참조 클록을 생성하는 참조 클록 발진부와,
    상기 참조 클록을 분주하고, 상기 제2 시험 속도 클록을 생성하는 참조 클록 분주기와,
    상기 제2 시험 속도 클록을 분주하고, 상기 제2 기준 클록과 실질적으로 동일한 주파수를 갖는 시험 속도 분주 클록을 생성하는 시험 속도 클록 분주기와,
    상기 제2 기준 클록 및 상기 시험 속도 분주 클록의 위상 오차에 기초하여, 상기 참조 클록의 위상을 조정하는 위상 조정부
    를 포함하는 시험 장치.
  4. 제1항에 있어서,
    상기 제2 기준 클록 생성부는,
    미리 정해진 주파수 영역 내에서 가변인 가변 주파수 클록을 발생시키는 가변 주파수 클록 발생기와,
    상기 가변 주파수 클록을 분주하고, 상기 제1 시험 속도 클록과 실질적으로 동일한 주파수를 갖는 상기 제2 기준 클록을 생성하는 가변 주파수 클록 분주기
    를 포함하며,
    상기 제1 위상 동기부는,
    상기 제1 시험 속도 클록과 상기 제2 기준 클록의 위상 오차를 검출하는 위상 검출기와,
    상기 위상 오차에 기초하여, 상기 가변 주파수 클록을 상기 제1 시험 속도 클록에 위상 동기시키는 위상 조정부
    를 포함하는 시험 장치.
  5. 제1항에 있어서,
    상기 제2 기준 클록이 상기 제1 시험 속도 클록에 위상 동기된 상태에 있어서, 상기 전자 디바이스에 대한 상기 제1 시험 패턴 및 상기 제2 시험 패턴의 공급을 개시시키는 패턴 시작 신호를 생성하는 패턴 시작 신호 생성부
    를 더 포함하되,
    상기 제1 드라이버부 및 상기 제2 드라이버부는, 상기 패턴 시작 신호에 기초하여, 상기 제1 시험 패턴 및 상기 제2 시험 패턴의 공급을 개시하는 시험 장치.
  6. 제5항에 있어서,
    상기 패턴 시작 신호를, 상기 제1 시험 속도 클록에 동기시키는 제1 패턴 시작 신호 동기화부와,
    상기 패턴 시작 신호를, 상기 제2 시험 속도 클록에 동기시키는 제2 패턴 시작 신호 동기화부
    를 더 포함하되,
    상기 제1 드라이버부는, 상기 제1 시험 속도 클록에 동기된 상기 패턴 시작 신호에 기초하여, 상기 제1 시험 패턴의 공급을 개시하고,
    상기 제2 드라이버부는, 상기 제2 시험 속도 클록에 동기된 상기 패턴 시작 신호에 기초하여, 상기 제2 시험 패턴의 공급을 개시하는 시험 장치.
  7. 제1항에 있어서,
    상기 제1 시험 속도 생성부 및 상기 제1 드라이버부의 각각은,
    상기 제1 기준 클록에 기초하여, 단위 시간당 펄스수가 상기 제1 시험 속도 클록과 동일한 시험 주기 펄스 신호를 생성하는 시험 주기 발생기와,
    상기 시험 주기 펄스 신호에 있어서의 각각의 펄스를 지연시킨 지연 신호를 생성하는 제1 타이밍 지연기
    를 포함하며,
    상기 제1 시험 속도 생성부의 상기 제1 타이밍 지연기는, 상기 시험 주기 펄스 신호에 있어서의 각각의 펄스를, 펄스 간격이 실질적으로 동일하도록 지연시킨 상기 지연 신호인 상기 제1 시험 속도 클록을 생성하고,
    상기 제1 드라이버부의 상기 제1 타이밍 지연기는, 상기 시험 주기 펄스 신호에 있어서의 각각의 펄스를, 상기 제1 시험 패턴에 대응하여 정해진 시간 동안 지연시킨 상기 지연 신호인 상기 제1 시험 패턴을 생성하는 시험 장치.
  8. 제7항에 있어서,
    상기 제2 기준 클록이 상기 제1 시험 속도 클록에 위상 동기된 상태에서, 상기 전자 디바이스에 대한 상기 제1 시험 패턴 및 상기 제2 시험 패턴의 공급을 개시시키는 패턴 시작 신호를 생성하는 패턴 시작 신호 생성부를 더 포함하되,
    상기 제2 드라이버부는, 상기 제2 시험 속도 클록에 있어서의 각각의 펄스를 지연시켜 상기 제2 시험 패턴을 생성하는 제2 타이밍 지연기를 포함하며,
    상기 제1 타이밍 지연기 및 상기 제2 타이밍 지연기는, 상기 패턴 시작 신호에 기초하여 상기 제1 드라이버부 및 상기 제2 드라이버부가 상기 제1 시험 패턴 및 상기 제2 시험 패턴을 상기 전자 디바이스에 대하여 동기하여 공급을 개시하여야 할 지연량이 설정되는 시험 장치.
  9. 제8항에 있어서,
    상기 제1 시험 패턴 및 상기 제2 시험 패턴의 공급을 개시하는 경우에, 상기 제1 시험 속도 생성부에 상기 제1 시험 속도 클록의 생성을 개시시키는 동기 시작 신호를 공급하는 동기 시작 신호 공급부를 더 포함하되,
    상기 패턴 시작 신호 생성부는, 상기 제2 기준 클록이, 상기 동기 시작 신호를 받아 상기 제1 시험 속도 생성부가 생성을 개시한 상기 제1 시험 속도 클록에 위상 동기된 상태에 있어서, 상기 제1 드라이버부 및 상기 제2 드라이버부에 상기 전자 디바이스에 대한 상기 제1 시험 패턴 및 상기 제2 시험 패턴의 공급을 개시시키는 상기 패턴 시작 신호를 생성하는 시험 장치.
  10. 제1항에 있어서,
    미리 정해진 주파수 영역 내에서 가변인 제3 기준 클록을 생성하는 제3 기준 클록 생성부와,
    상기 제3 기준 클록을, 상기 제1 시험 속도 클록에 위상 동기시키는 제2 위상 동기부와,
    위상 동기된 상기 제3 기준 클록에 기초하여, 제3 시험 패턴을 상기 전자 디바이스에 공급하는 주기를 지시하는 제3 시험 속도 클록을 생성하는 제3 시험 속도 생성부와,
    상기 제3 시험 속도 클록에 기초하여, 상기 제3 시험 패턴을 상기 전자 디바이스에 공급하는 제3 드라이버부
    를 더 포함하는 시험 장치.
  11. 제1항에 있어서,
    상기 제1 기준 클록에 기초하여, 제3 시험 패턴을 상기 전자 디바이스에 공급하는 주기를 지시하는 제3 시험 속도 클록을 생성하는 제3 시험 속도 생성부와,
    상기 제3 시험 속도 클록에 기초하여, 상기 제3 시험 패턴을 상기 전자 디바이스에 공급하는 제3 드라이버부와,
    미리 정해진 주파수 영역 내에서 가변인 제3 기준 클록을 생성하는 제3 기준 클록 생성부와,
    상기 제3 기준 클록을, 상기 제3 시험 속도 클록에 위상 동기시키는 제2 위상 동기부와,
    위상 동기된 상기 제3 기준 클록에 기초하여, 상기 제4의 시험 패턴을 상기 전자 디바이스에 공급하는 주기를 지시하는 제4 시험 속도 클록을 생성하는 제4 시험 속도 생성부와,
    상기 제4 시험 속도 클록에 기초하여, 상기 제4 시험 패턴을 상기 전자 디바이스에 공급하는 제4 드라이버부
    를 더 포함하는 시험 장치.
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