JPH09191245A - クロック生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模が小さくて精度の高いシステムクロ
ックを再生するクロック生成回路を提供する。 【解決手段】 クロック生成回路は、クロック発振素子
１０１、第１、第２のディレイライン１０２、１０３、
第１、第２のクロック位相検出回路１０４、１０５、第
１、第２のクロックセレクタ１０６、１０７、回路遅延
補正回路１０８およびピーク検出回路１０９から構成さ
れる。一定周期の同期信号２０１がピーク検出回路１０
９により検出されると、第１のクロック位相検出回路１
０４は次の同期信号２０６を第１のディレイライン１０
２より出力される複数の位相クロック２０７のうち同期
信号２０６に最も近くてそれより前にある位相クロック
を選択する。第１のクロックセレクタ１０６は、遅延補
正された位相クロックを第２のディレイライン１０３に
出力する。第２のクロック位相検出回路１０５は、１タ
ップ分の分割した位相を持つ複数の位相クロック２０８
が出力されると、同期信号２０６に位相同期したシステ
ムクロックを選択して出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はクロック生成回路に
関する。

【０００２】

【従来の技術】従来、システムの動作クロックから生成
された一定周期の同期信号を用いてシステムクロックを
再生するクロック生成回路において、フェイズロックル
ープ（ＰＬＬ）を用いる方法の場合、システムクロック
周波数を中心周波数とする電圧周波数制御発振素子（Ｖ
ＣＯ）を用い、その発振周波数を分周してＰＬＬにより
再生クロックを制御する。

【０００３】一方、ＰＬＬを用いない方法の場合、高精
度のシステムクロック周波数発振素子から出力されるク
ロックをディレイラインなどを用いていくつかの位相を
持つ位相クロックを生成し、生成された位相クロックの
うち同期信号に近い位相を持つ位相クロックを選択す
る。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来のＰＬＬを用いる方法では、同期引き込み時間とジッ
タおよび同期引き込み安定度との関係から引き込み時間
を短縮するには限界があり、初めにプリアンブルとして
同期信号を送出した後にデータを送出する通信（パケッ
ト通信や時分割多重通信など）の場合、時捕捉に必要な
プリアンブル期間の短縮が困難となり、スループットが
低下してしまうといった問題がある。また、プリアンブ
ル期間に同期捕捉を行った後、再生クロックの位相を保
持する場合、ＶＣＯ電圧を保持しなくてはならず、電圧
をサンプルホールドする場合にその精度が問題となる。
さらに、サンプルホールドされた電圧をＡ／Ｄ、Ｄ／Ａ
コンバータを用いて制御する方法も考えられるが、回路
規模が大きくなり、部品コストが増加してしまう。

【０００５】一方、高精度システムクロック周波数発振
素子より出力されるクロックを、ディレイラインなどを
用いていくつかの位相クロックを生成し、生成された位
相クロックのうち同期信号に近い位相を持つ位相クロッ
クを選択する場合、ＰＬＬを用いた場合と同程度のクロ
ック位相精度を実現するためには、クロックの１周期の
時間を細かく分割する必要がある。例えば、システムク
ロックが１２．５ＭＨｚ（１周期８０ｎＳ）で分解能を
３ｎＳとした場合、２７タップが必要となり、一般的な
ディレイライン（５タップ）を用いた場合、６個のディ
レイラインが必要となるので、サイズが大きくなってコ
ストが増加するといった問題がある。また、解像度を上
げるために複数のディレイラインを直列に接続しなくて
はならないことから、後段のディレイラインでは前段の
ディレイラインの誤差が蓄積されることになり、正確な
システムクロックの再生を行うためには少なくとも各タ
ップのディレイ量を足した値がシステムクロック１周期
分を越えた値に、ディレイラインのばらつきを含んだ形
で構成する必要があり、さらに回路規模を大きくしてし
まうといった問題がある。

【０００６】そこで、本発明は、回路規模が小さくて精
度の高いシステムクロックを再生するクロック生成回路
を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に係るクロック生成回路は、動作
クロックからシステムクロックを生成するクロック生成
回路において、前記動作クロックから生成された一定周
期の同期信号の位相を検出する位相検出手段と、固定さ
れた位相を持つクロックを発生するクロック発生手段
と、該発生したクロックから第１のディレイラインによ
り複数の位相を持つ第１の位相クロックを生成する第１
のクロック生成手段と、該生成された複数の第１の位相
クロックで前記同期信号をそれぞれサンプリングし、前
記同期信号に最も近くてかつそれより前にある位相を持
つ第１の位相クロックを選択する第１のクロック選択手
段と、該選択された第１の位相クロックを前記第１のデ
ィレイラインより小さなディレイ量を有する第２のディ
レイラインにより複数の位相を持つ第２の位相クロック
を生成する第２のクロック生成手段と、該生成された複
数の第２の位相クロックで前記同期信号をサンプリング
し、前記同期信号に最も近くてそれより前にある位相を
持つ第２の位相クロックを選択する第２のクロック選択
手段と、該選択された第２の位相クロックに基づき、前
記システムクロックを出力する出力手段とを備えたこと
を特徴とする。

【０００８】請求項２に係るクロック生成回路は、請求
項１に係るクロック生成回路において前記選択された第
２の位相クロックを前記第２のディレイラインより小さ
なディレイ量を有する第３のディレイラインにより複数
の位相を持つ第３の位相クロックを生成する第３のクロ
ック生成手段と、該生成された複数の第３の位相クロッ
クで前記同期信号をサンプリングし、前記同期信号に最
も近くてそれより前にある位相を持つ第３の位相クロッ
クを選択する第３のクロック選択手段とを備え、前記出
力手段は、前記選択された第３の位相クロックに基づ
き、前記システムクロックを出力することを特徴とす
る。

【０００９】請求項３に係るクロック生成回路は、請求
項１に係るクロック生成回路において前記第１のクロッ
ク選択手段から出力されるまでのディレイ量が前記位相
クロック間のディレイ量を越える場合、該第１のクロッ
ク選択手段は更に前の位相クロックを選択する遅延補正
手段を備えたことを特徴とする。

【００１０】

【発明の実施の形態】本発明のクロック生成回路の実施
の形態について説明する。図１はクロック生成回路の構
成を示すブロック図である。図２はクロック生成回路の
各部の信号波形を示すタイミングチャートである。

【００１１】図１において、１０１は固定された位相を
持つクロックを発生するクロック発振素子、１０２およ
び１０３は一定間隔のディレイ量を持つタップ付き第１
および第２のディレイラインである。

【００１２】１０４および１０５は複数の位相を持つ位
相クロックと動作クロックから生成される一定周期の同
期信号との位相関係を検出する第１および第２のクロッ
ク位相検出回路である。ここで、第１、第２のクロック
位相検出回路１０４、１０５に入力される各位相を持つ
位相クロックに番号を割り当て（例えば、ディレイ無し
のクロックを０番、最初のディレイタップ出力を１
番）、この番号により選択される位相クロック（選択ク
ロック）を示すこととする。

【００１３】１０６および１０７は第１、第２のクロッ
ク位相検出回路１０４、１０５からの位相関係の情報に
したがって位相クロックを選択して出力する第１および
第２のクロックセレクタ回路、１０８は第１のディレイ
ライン１０２から出力される位相クロックが第２のディ
レイライン１０３に入力されるまでの回路遅延分を補正
する回路遅延補正回路である。１０９は一定周期の同期
信号を検出するピーク検出回路である。

【００１４】図２において、２０１および２０６は一定
周期の同期信号であり、２０６は２０１の時間軸を拡大
したときの同期信号である。２０２および２０４はクロ
ック位相検出タイミング信号、２０３および２０５は選
択クロックのデータである。

【００１５】２０７は第１のディレイライン１０２から
出力される複数の位相クロックｃｋ０〜ｃｋ５、２０８
は第２のディレイライン１０３から出力される複数の位
相クロックＤＣＫ０〜ＤＣＫ４である。

【００１６】つぎに、クロック生成回路の動作について
説明する。まず、一定周期の同期信号２０１がピーク検
出回路１０９により検出されると、第１のクロック位相
検出回路１０４の内部でクロック位相検出タイミング信
号２０２が出力され、次の同期信号２０６を第１のディ
レイライン１０２より出力される複数の位相クロック２
０７によりサンプリングし、同期信号２０６に最も近く
てそれより前にある位相クロックを選択した後、第２の
クロック位相検出回路１０５に対し位相検出信号２０４
を出力する。図２の場合、同期信号２０６は第１のディ
レイライン１０２から出力される位相クロック２０７の
うち、位相クロックｃｋ１が最も同期信号に近くてそれ
より前にあることから第１のクロック位相検出回路１０
４から１番のデータ２０３（ｃｋ１）が選択され、回路
遅延補正回路１０８に出力される。

【００１７】回路遅延補正回路１０８では、クロックセ
レクタ１０６から選択された位相クロックが出力される
までの遅延量がディレイライン１タップ分のディレイ量
を越える場合、その値に応じて第１のクロック位相検出
回路１０４から出力されるデータより前の値を選択し、
例えば回路遅延が１タップ分ある場合、１つ前の位相ク
ロックを選択するデータ０番を出力し、クロックセレク
タ１０６に出力する。

【００１８】これを受けた第１のクロックセレクタ１０
６は、その値にしたがって選択クロックを出力する。こ
の選択クロックは第２のディレイライン１０３に入力さ
れ、第１のディレイライン１０２は１タップ分を分割し
た位相を持つ複数の位相クロック２０８を出力する。

【００１９】位相検出信号２０４を受けた第２のクロッ
ク位相検出回路１０５は分割された位相クロック２０８
の中から特定のクロック位相を検出し、その選択番号２
０５のデータを第２のクロックセレクタ１０７に出力す
る。

【００２０】第２のクロックセレクタ１０７は、第１の
クロックセレクタ１０６と同様に選択番号２０５のデー
タから位相クロックを選択し、選択された位相クロック
を同期信号２０６に位相同期したシステムクロックとし
て出力し、一連の動作を終了する。また、新たに一定周
期の同期信号２０６が検出された時点で一連の動作を行
う。

【００２１】尚、本実施の形態では、ディレイラインを
第１、第２のディレイライン１０２、１０３に限ってい
たが、さらに、ディレイラインを増やすことによって分
解能を上げることが可能である。また、前段および後段
の位相クロックの選択では、一度の同期信号を用いてク
ロック位相を検出しているが、クロック位相検出回路で
複数の同期信号を用いてサンプリングを行い、その値の
平均をとってクロック位相を検出することも可能であ
る。また、クロック位相の検出を行った後にクロックと
同期信号との位相関係をモニタし、正しい位相関係にな
い場合、再度、位相クロックを選択する構成にしてもよ
い。

【００２２】

【発明の効果】本発明の請求項１に係るクロック生成回
路によれば、動作クロックからシステムクロックを生成
する際、位相検出手段により前記動作クロックから生成
された一定周期の同期信号の位相を検出し、クロック発
生手段により固定された位相を持つクロックを発生し、
第１のクロック生成手段により該発生したクロックから
第１のディレイラインにより複数の位相を持つ第１の位
相クロックを生成し、第１のクロック選択手段により該
生成された複数の第１の位相クロックで前記同期信号を
それぞれサンプリングし、前記同期信号に最も近くてか
つそれより前にある位相を持つ第１の位相クロックを選
択し、第２のクロック生成手段により該選択された第１
の位相クロックを前記第１のディレイラインより小さな
ディレイ量を有する第２のディレイラインにより複数の
位相を持つ第２の位相クロックを生成し、第２のクロッ
ク選択手段により該生成された複数の第２の位相クロッ
クで前記同期信号をサンプリングし、前記同期信号に最
も近くてそれより前にある位相を持つ第２の位相クロッ
クを選択し、出力手段により該選択された第２の位相ク
ロックに基づき、前記システムクロックを出力するの
で、システムクロックの同期をとるために各々ディレイ
量の異なるディレイラインを用いて複数のクロック位相
を生成し、その位相クロックから一定周期の同期信号に
位相同期した位相クロックを再生することにより少ない
ディレイラインで高速に高精度でジッタ量の小さな同期
システムクロックを再生することが可能となり、さらに
回路規模も小さくすることができ、部品コストを下げる
ことができる。また、一度のサンプリング時に最小のデ
ィレイラインを用いることにより、ディレイラインの直
列接続を行わずに構成できることから部品のばらつきや
温度変化による誤差の拡大を減らすことが可能となり、
システムの信頼性を向上できる。

【００２３】請求項２に係るクロック生成回路によれ
ば、前記選択された第２の位相クロックを前記第２のデ
ィレイラインより小さなディレイ量を有する第３のディ
レイラインにより複数の位相を持つ第３の位相クロック
を生成する第３のクロック生成手段と、該生成された複
数の第３の位相クロックで前記同期信号をサンプリング
し、前記同期信号に最も近くてそれより前にある位相を
持つ第３の位相クロックを選択する第３のクロック選択
手段とを備え、前記出力手段は、前記選択された第３の
位相クロックに基づき、前記システムクロックを出力す
るので、位相クロックの分解能が向上し、システムクロ
ックの精度を高めることができる。

【００２４】請求項３に係るクロック生成回路によれ
ば、前記第１のクロック選択手段から出力されるまでの
ディレイ量が前記位相クロック間のディレイ量を越える
場合、該第１のクロック選択手段は更に前の位相クロッ
クを選択する遅延補正手段を備えるので、システムクロ
ックの精度を高めることができる。

【図面の簡単な説明】

【図１】クロック生成回路の構成を示すブロック図であ
る。

【図２】クロック生成回路の各部の信号波形を示すタイ
ミングチャートである。

【符号の説明】

１０１ クロック発振素子 １０２ 第１のディレイライン １０３ 第２のディレイライン １０４ 第１のクロック位相検出回路 １０５ 第２のクロック位相検出回路 １０６ 第１のクロックセレクタ １０７ 第２のクロックセレクタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 動作クロックからシステムクロックを生
   成するクロック生成回路において、 前記動作クロックから生成された一定周期の同期信号の
   位相を検出する位相検出手段と、 固定された位相を持つクロックを発生するクロック発生
   手段と、 該発生したクロックから第１のディレイラインにより複
   数の位相を持つ第１の位相クロックを生成する第１のク
   ロック生成手段と、 該生成された複数の第１の位相クロックで前記同期信号
   をそれぞれサンプリングし、前記同期信号に最も近くて
   かつそれより前にある位相を持つ第１の位相クロックを
   選択する第１のクロック選択手段と、 該選択された第１の位相クロックを前記第１のディレイ
   ラインより小さなディレイ量を有する第２のディレイラ
   インにより複数の位相を持つ第２の位相クロックを生成
   する第２のクロック生成手段と、 該生成された複数の第２の位相クロックで前記同期信号
   をサンプリングし、前記同期信号に最も近くてそれより
   前にある位相を持つ第２の位相クロックを選択する第２
   のクロック選択手段と、 該選択された第２の位相クロックに基づき、前記システ
   ムクロックを出力する出力手段とを備えたことを特徴と
   するクロック生成回路。
2. 【請求項２】 前記選択された第２の位相クロックを前
   記第２のディレイラインより小さなディレイ量を有する
   第３のディレイラインにより複数の位相を持つ第３の位
   相クロックを生成する第３のクロック生成手段と、 該生成された複数の第３の位相クロックで前記同期信号
   をサンプリングし、前記同期信号に最も近くてそれより
   前にある位相を持つ第３の位相クロックを選択する第３
   のクロック選択手段とを備え、 前記出力手段は、前記選択された第３の位相クロックに
   基づき、前記システムクロックを出力することを特徴と
   する請求項１記載のクロック生成回路。
3. 【請求項３】 前記第１のクロック選択手段から出力さ
   れるまでのディレイ量が前記位相クロック間のディレイ
   量を越える場合、該第１のクロック選択手段は更に前の
   位相クロックを選択する遅延補正手段を備えたことを特
   徴とする請求項１記載のクロック生成回路。