JP2628182B2 - アナログーディジタル混成ｉｃ用試験装置 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばディジタルオーディオ用IC或いはモ
デム等のようにアナログ系とディジタル系の回路が混在
するICを試験することに用いるアナログ−ディジタル混
成IC用試験装置に関する。

「従来の技術」 第３図に従来のアナログ−ディジタル混成IC用試験装
置の概略構成を示す。

図中１は被試験IC、２はこの被試験IC1のディジタル
系回路を試験するディジタル試験回路、３は被試験IC1
のアナログ系回路を試験するアナログ試験回路を示す。

ディジタル試験回路２はタイミング発生器４と、この
タイミング発生器４から出力されるタイミング信号に同
期してパターン信号を出力するパターン発生器５と、パ
ターン発生器５から出力されるパターン信号を実波形に
変換して被試験IC1のディジタル系回路に与える波形発
生器６と、被試験IC1から出力されるディジタルの応答
出力とパターン発生器５から与えられる期待値データと
を比較し、被試験IC1のディジタル系が正常に動作して
いるか否かを判定する論理比較器７とによって構成され
る。

アナログ試験回路３はアナログ回路用のタイミング発
生器８と、このタイミング発生器８から出力されるタイ
ミング信号によってDA変換し、任意の波形を持つアナロ
グ信号を被試験IC1のアナログ系回路に与えるDA変換器
９と、被試験IC1のアナログ系回路から出力されるアナ
ログ信号をタイミング発生器８から与えられるタイミン
グ信号に同期してAD変換するAD変換器11と、このAD変換
器11から出力されるアナログ信号が期待値と一致してい
るか否かを判定し、被試験IC1のアナログ回路が正常に
動作しているか否かを判定する判定装置12とによって構
成される。

このように従来はディジタル試験回路２とアナログ試
験回路３は別々のタイミング発生器４と８から出力され
るタイミング信号によって動作する構造となっている。

ディジタル試験回路２とアナログ試験回路３が別々に
タイミング発生器４と８を持っている理由は以下の如く
である。

ディジタル系では信号の周期を分解能よく変化させ、
タイミングの位相を変えながらICを動作させ正常に動作
するか否かを問う試験方法がある。このためにディジタ
ル試験回路２で用いられるタイミング発生器４は第４図
に示すように周期発生器13の出力側に遅延発生器群14を
接続して構成することができる。

周期発生器13はプログラマブル分周器13Aと、アンド
ゲート群13Bと、遅延素子群13Cと、アンドゲート群13B
を制御する演算回路13Dとによって構成される。

第４図の回路で25ナノ秒の周期を発生させるためには
プログラマブル分周器13Aの出力が第５図Ａに示すよう
に24NS,24NS,24NS,28NS,24NS,24NS,28NS……となるよう
に設定し、１発目のパルスは0NS,2発目のパルスは1NSの
経路、３発目のパルスは2NSの経路、４発目のパルスは3
NSの経路を通るようにゲート群13Bを制御すれば出力の
周期は第５図Ｂに示すように25NSの一定の周期のパルス
が得られる。

この周期発生器13を用いることによって1NSの分解能
でクロックの周期を変化させることができる。

この周期発生器13から出力されたクロックパルスは遅
延発生器群14に与えられ、この遅延発生器群14の中の遅
延発生器14A〜14Nから出力されるパルスを選択的に取り
出すことにより、位相の異なる複数相のクロックを発生
させるとか、発生周期が１周期毎に変化するクロックを
発生させることができる。

このタイミング発生回路４はタイミング信号の周期を
高分解能で変化させることができる特徴がある反面、各
タイミング信号の周期毎に遅延素子群13Cの遅延素子を
切替えて使うため、各遅延素子の遅延時間のバラツキに
よってタイミング信号にジッタが与えられる欠点があ
る。

一方、アナログ系の回路は電圧または電流の変化を実
時間で伝達する回路構造であるため、例えばDA変換器９
またはAD変換器11に与えるクロックパルスにジッタが与
えられると、そのジッタによる影響がアナログ信号に現
われ、アナログ信号の波形を変形させてしまう欠点があ
る。

このため従来よりアナログ試験回路３に用いるタイミ
ング発生器８はジッタの少ないタイミング信号を発生す
る回路構造のタイミング信号発生回路が用いられる。

このような理由から従来はディジタル試験回路２とア
ナログ試験回路３は別々にタイミング発生器４と８を具
備し、これら別々のタイミング発生器４と８によってデ
ィジタル試験回路２とアナログ試験回路３を動作させて
いる。

「発明が解決しようとする課題」 ディジタル試験回路２とアナログ試験回路３がそれぞ
れに設けたタイミング発生器４と８によって動作する構
造のためディジタル試験回路２とアナログ試験回路３の
動作を同期させることができる周波数は極く限られた周
波数に制限される欠点がある。

つまり、ディジタル試験回路２とアナログ試験回路３
をある周波数で同期させたとしても、ディジタル試験回
路２のタイミング発生周期をわずかずつずらしていく
と、アナログ試験回路３のタイミング発生器８は同期か
ら外れてしまうことになる。

このためディジタル試験回路２のタイミング発生器４
から出力されるタイミング信号をアナログ試験回路３で
流用することが考えられるが、ディジタル試験回路２に
設けたタイミング発生器４は第４図に示したようにタイ
ミング信号の周期をわずかずつ周期を変化させる手段と
して遅延発生器14A〜14Nを用いているから、遅延発生器
14A〜14Nの遅延量のバラツキによってタイミング信号に
ジッタを与える欠点がある。

このジッタはアナログ試験回路３で許容するジッタ量
10ピュ秒以下より大きい100ピュ秒程度となり、アナロ
グ試験回路のタイミング信号として流用することはでき
ない。

「課題を解決するための手段」 この発明ではディジタル試験回路のタイミング発生器
から出力されるタイミング信号をジッタ除去回路に与
え、ジッタ除去回路からジッタが除去されたタイミング
信号を得るように構成し、このジッタが除去されたタイ
ミング信号をアナログ試験回路のタイミング信号として
利用するように構成する。

この発明によればディジタル試験回路に設けたタイミ
ング発生器が出力するタイミング信号をジッタ除去回路
でジッタを除去し、このジッタが除去されたタイミング
信号をアナログ試験回路で流用する構造としたからディ
ジタル試験回路とアナログ試験回路の動作を常に同期し
た状態で試験を行うことができる。

よって、被試験ICのディジタル回路とアナログ回路を
広い周波数範囲にわたって正しい状態で試験を行うこと
ができる。

「実施例」 第１図にこの発明の実施例を示す。第１図に符号２を
付して示す部分はディジタル試験回路を示し、３はアナ
ログ試験回路を示す。

ディジタル試験回路２は従来の構造と全く同じであ
る。

この発明の特徴とする構成はアナログ試験回路３にジ
ッタ除去回路17を設け、このジッタ除去回路17にディジ
タル試験回路４に設けたタイミング発生器４からタイミ
ング信号を与え、タイミング発生器４が出力するタイミ
ング信号からジッタを除去し、ジッタを除去したタイミ
ング信号をDA変換器９及びAD変換器11のクロックパルス
として利用する構造として点である。

ジッタ除去回路17は例えば第２図に示すように構成す
ることができる。

この例ではフエイズロックドループ（以下PLLと称
す）を用いてジッタ除去回路17を構成した場合を示す。
つまり、PLLは位相比較器17Aと、ローパスフィルタ17B
と、電圧制御型発振器17Cとによって構成される。

入力端子17Dにディジタル試験回路２に設けたタイミ
ング発生器４が出力するタイミング信号を与える。この
タイミング信号は位相比較器17Aにおいて電圧制御発振
器17Cの発振信号と位相比較される。位相比較器17Aの位
相比較出力はローパスフィルタ17Bで低域成分だけが取
り出され、その波出力が電圧制御型発振器17Cの電圧
制御端子に入力される。

このPLLの構造によって電圧制御発振器17Cは入力端子
17Dに与えたタイミング信号に同期した周波数で発振
し、その発振信号をDA変換器９とAD変換器11にクロック
パルスとして与える。

電圧制御発振器17Cの発振周波数は入力端子17Dに入力
されるタイミング信号の周波数に同期するが、ジッタは
除去される。

つまり、タイミング発生器４が出力するタイミング信
号の周波数がわずかずつ或いは大幅に変化したとして
も、その変化が直流的な変化であれば、電圧制御発振器
17Cはその周波数変化に追従して発振周波数を変化させ
る。

これに対し、ジッタのように比較的速い変化に対して
は電圧制御発振器17Cの発振周波数は応動しないから、
ジッタは除去される。

よって、この電圧制御発振器17Cから出力される発振
信号をクロック分配器17Eで２分配し、一方をDA変換器
９に与え、他方をAD変換器11に与えることによってDA変
換器９とAD変換器11をジッタのないクロックパルスで動
作させることができる。

「発明の効果」 以上説明したように、この発明によれば、ディジタル
試験回路２に設けたタイミング発生器４のタイミング信
号をアナログ試験回路３で流用できるように構成したか
ら、ディジタル試験回路２で使うタイミング信号の周期
を変化させるとアナログ試験回路３のタイミング信号も
その変化に追従して変化する。

よって、ディジタル試験回路２とアナログ試験回路３
を常に同期した状態で動作させることができるため、広
い周波数範囲にわたって同期関係を保った状態で試験を
行うことができ、信頼性の高い試験を行うことができ
る。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロック図、第２図は
この発明に用いるジッタ除去回路の一例を説明するため
のブロック図、第３図は従来のディジタル−アナログ混
成IC用試験装置の構成を説明するためのブロック図、第
４図はディジタル試験回路に用いるタイミング発生器の
内部構造を説明するためのブロック図、第５図は第４図
の動作を説明するためのタイミングチャートである。 1:被試験IC、2:ディジタル試験回路、3:アナログ試験回
路、4:タイミング発生器、5:パターン発生器、6:実波形
発生器、7:論理比較器、9:DA変換器、11:AD変換器、17:
ジッタ除去回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】A. タイミング発生器と、このタイミング
   発生器から出力されるタイミング信号に同期して試験パ
   ターン信号を出力するパターン発生器と、このパターン
   発生器から出力されるパターン信号を実波形信号に変換
   して被試験ICに与える波形発生部とを具備したディジタ
   ル試験回路と、 B. 被試験ICのアナログ系回路に任意波形を持つアナロ
   グ信号を与えるDA変換器と、被試験ICのアナログ系回路
   から出力されるアナログ信号をディジタル信号に変換す
   るAD変換器と、このAD変換器から出力されるディジタル
   信号を期待値と比較し、被試験ICの良否を判定する判定
   回路とを具備したアナログ試験回路と、 C. 上記ディジタル試験回路に設けられたタイミング発
   生器と、上記アナログ試験回路に設けられたDA変換器お
   よびAD変換器との間に設けられ、上記タイミング発生器
   から出力されるタイミング信号からジッタを除去して上
   記DA変換器およびAD変換器にタイミング信号を与えるジ
   ッタ除去回路と、 によって構成したアナログ−ディジタル混成IC用試験装
   置。