JP2668546B2 - アナログ−ディジタル混成ｉｃ用試験装置 - Google Patents
アナログ−ディジタル混成ｉｃ用試験装置Info
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- JP2668546B2 JP2668546B2 JP63116731A JP11673188A JP2668546B2 JP 2668546 B2 JP2668546 B2 JP 2668546B2 JP 63116731 A JP63116731 A JP 63116731A JP 11673188 A JP11673188 A JP 11673188A JP 2668546 B2 JP2668546 B2 JP 2668546B2
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- Japan
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- circuit
- digital
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- test
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばディジタルオーディオ用IC或いはモ
デム等のようにアナログ系とディジタル系の回路が混在
するICを試験することに用いるアナログ−ディジタル混
成IC用試験装置に関する。
デム等のようにアナログ系とディジタル系の回路が混在
するICを試験することに用いるアナログ−ディジタル混
成IC用試験装置に関する。
「従来の技術」 第３図に従来のアナログ−ディジタル混成IC用試験装
置の概略構成を示す。
置の概略構成を示す。
図中１は被試験IC、２はこの被試験IC1のディジタル
系回路を試験するディジタル試験回路、３は被試験IC1
のアナログ系回路を試験するアナログ試験回路を示す。
系回路を試験するディジタル試験回路、３は被試験IC1
のアナログ系回路を試験するアナログ試験回路を示す。
ディジタル試験回路２はタイミング発生器４と、この
タイミング発生器４から出力されるタイミング信号に同
期してパターン信号を出力するパターン発生器５と、パ
ターン発生器５から出力されるパターン信号を実波形に
変換して被試験IC1のディジタル系回路に与える実波形
発生器６と、被試験IC1から出力されるＲディジタルの
応答出力とパターン発生器５から与えられる期待値デー
タとを比較し、被試験IC1のディジタル系が正常に動作
しているか否かを判定する論理比較器７とによって構成
される。
タイミング発生器４から出力されるタイミング信号に同
期してパターン信号を出力するパターン発生器５と、パ
ターン発生器５から出力されるパターン信号を実波形に
変換して被試験IC1のディジタル系回路に与える実波形
発生器６と、被試験IC1から出力されるＲディジタルの
応答出力とパターン発生器５から与えられる期待値デー
タとを比較し、被試験IC1のディジタル系が正常に動作
しているか否かを判定する論理比較器７とによって構成
される。
アナログ試験回路３はアナログ回路用のタイミング発
生器８と、このタイミング発生器８から出力されるタイ
ミング信号によってDA変換し、任意の波形を持つアナロ
グ信号を被信号IC1のアナログ系回路に与えるDA変換器
９と、被試験IC1のアナログ系回路から出力されるアナ
ログ信号をタイミング発生器８から与えられるタイミン
グ信号に同期してAD変換するAD変換器11と、このAD変換
器11から出力されるディジタル信号が期待値と一致して
いるか否かを判定し、被試験IC1のアナログ回路が正常
に動作しているか否かを判定する判定装置12とによって
構成される。
生器８と、このタイミング発生器８から出力されるタイ
ミング信号によってDA変換し、任意の波形を持つアナロ
グ信号を被信号IC1のアナログ系回路に与えるDA変換器
９と、被試験IC1のアナログ系回路から出力されるアナ
ログ信号をタイミング発生器８から与えられるタイミン
グ信号に同期してAD変換するAD変換器11と、このAD変換
器11から出力されるディジタル信号が期待値と一致して
いるか否かを判定し、被試験IC1のアナログ回路が正常
に動作しているか否かを判定する判定装置12とによって
構成される。
このように従来はディジタル試験回路２とアナログ試
験回路３は別々のタイミング発生器４と８から出力され
るタイミング信号によって動作する構造となっている。
験回路３は別々のタイミング発生器４と８から出力され
るタイミング信号によって動作する構造となっている。
ディジタル試験回路２とアナログ試験回路３が別々に
タイミング発生器４と８を持っている理由は以下の如く
である。
タイミング発生器４と８を持っている理由は以下の如く
である。
ディジタル系では信号の周期を分解能よく変化させ、
タイミングの位相を変えながらICを動作させ正常に動作
するか否かを問う試験である。このためにディジタル試
験回路２で用いられるタイミング発生器４は第４図に示
すように周期発生器13の出力側に遅延発生器群14を具備
している。
タイミングの位相を変えながらICを動作させ正常に動作
するか否かを問う試験である。このためにディジタル試
験回路２で用いられるタイミング発生器４は第４図に示
すように周期発生器13の出力側に遅延発生器群14を具備
している。
つまり周期発生器13はプログラマブル分周器13Aと、
アンドゲート群13Bと、遅延素子群13Cと、アンドゲート
群13Bを制御する演算回路13Dとによって構成される。
アンドゲート群13Bと、遅延素子群13Cと、アンドゲート
群13Bを制御する演算回路13Dとによって構成される。
第４図の回路で25ナノ秒の周期を発生させるためには
プログラマブル分周器13Aの出力が第５図Ａに示すよう
に24NS,24NS,24NS,28NS,24NS,28NS・・・となるように
設定し、１発目のパルスは0NS、２発目のパルスは1NSの
経路、３発目のパルスは2NSの経路、４発目のパルスは3
NSの経路を通るようにゲート群13Bを演算回路13Dによっ
て制御すれば出力の周期は第５図Ｂに示すように25NSの
一定の周期のパルスが得られる。
プログラマブル分周器13Aの出力が第５図Ａに示すよう
に24NS,24NS,24NS,28NS,24NS,28NS・・・となるように
設定し、１発目のパルスは0NS、２発目のパルスは1NSの
経路、３発目のパルスは2NSの経路、４発目のパルスは3
NSの経路を通るようにゲート群13Bを演算回路13Dによっ
て制御すれば出力の周期は第５図Ｂに示すように25NSの
一定の周期のパルスが得られる。
このようにこの周波発生器13を用いることによって1N
Sの分解能でクロック周期を変化させることができる。
Sの分解能でクロック周期を変化させることができる。
この周期発生器13から出力されたクロックパルスは遅
延発生器群14に与えられ、この遅延発生器群14の中の遅
延発生器14A〜14Nから出力されるパルスを選択的に取り
出すことにより、位相の異なる複数相のクロックを発生
させるとか、発生周期が１周期毎に変化するクロックを
発生させることができる。
延発生器群14に与えられ、この遅延発生器群14の中の遅
延発生器14A〜14Nから出力されるパルスを選択的に取り
出すことにより、位相の異なる複数相のクロックを発生
させるとか、発生周期が１周期毎に変化するクロックを
発生させることができる。
このタイミング発生回路４はタイミング信号の周期を
高分解能で変化させることができる特徴がある反面、各
タイミング信号の周期毎に遅延素子群13Cの遅延素子を
切替えて使うため、各遅延素子の遅延時間のバラツキに
よってタイミング信号にジッタが与えられる欠点があ
る。
高分解能で変化させることができる特徴がある反面、各
タイミング信号の周期毎に遅延素子群13Cの遅延素子を
切替えて使うため、各遅延素子の遅延時間のバラツキに
よってタイミング信号にジッタが与えられる欠点があ
る。
一方、アナログ系の回路は電圧Ｍまたは電流の変化を
実時間で伝達させる回路構造であるため、例えばDA変換
器９またはAD変換器11に与えるクロックパルスにジッタ
が与えられると、そのジッタによる影響がアナログ信号
に現われ、アナログ信号の波形を変形させてしまう欠点
がある。
実時間で伝達させる回路構造であるため、例えばDA変換
器９またはAD変換器11に与えるクロックパルスにジッタ
が与えられると、そのジッタによる影響がアナログ信号
に現われ、アナログ信号の波形を変形させてしまう欠点
がある。
このため従来よりアナログ試験回路３に用いるタイミ
ング発生器８がジッタの少ないタイミング信号を発生す
る回路構造のタイミング信号発生回路が用いられる。
ング発生器８がジッタの少ないタイミング信号を発生す
る回路構造のタイミング信号発生回路が用いられる。
このような理由から従来はディジタル試験回路２とア
ナログ試験回路３は別々にタイミング発生器４と８とを
具備し、これら別々のタイミング発生器４と８によって
ディジタル試験回路２とアナログ試験回路３を動作させ
ている。
ナログ試験回路３は別々にタイミング発生器４と８とを
具備し、これら別々のタイミング発生器４と８によって
ディジタル試験回路２とアナログ試験回路３を動作させ
ている。
「発明が解決しようとする課題」 ディジタル試験回路２とアナログ試験回路３がそれぞ
れに設けたタイミング発生器４と８によって動作する構
造のためディジタル試験回路２とアナログ試験回路３の
動作を同期させることができる周波数は極く限られた周
波数に制限される欠点がある。
れに設けたタイミング発生器４と８によって動作する構
造のためディジタル試験回路２とアナログ試験回路３の
動作を同期させることができる周波数は極く限られた周
波数に制限される欠点がある。
つまり、ディジタル試験回路２とアナログ試験回路３
をある周波数で同期されたとしても、ディジタル試験回
路２のタイミング発生周期をわずかずつずらしていく
と、アナログ試験回路３のタイミング発生器８は同期か
ら外れてしまうことになる。
をある周波数で同期されたとしても、ディジタル試験回
路２のタイミング発生周期をわずかずつずらしていく
と、アナログ試験回路３のタイミング発生器８は同期か
ら外れてしまうことになる。
このためディジタル試験回路２のタイミング発生器４
から出力されるタイミング信号をアナログ試験回路３で
流用することが考えられるが、ディジタル試験回路２に
設けたタイミング発生器４は第４図に示したようにタイ
ミング信号の周期をわずかずつ変化させる手段として遅
延素子群13Cを用いているから、各遅延素子の遅延量の
バラツキによってタイミング信号にジッタを与える欠点
がある。
から出力されるタイミング信号をアナログ試験回路３で
流用することが考えられるが、ディジタル試験回路２に
設けたタイミング発生器４は第４図に示したようにタイ
ミング信号の周期をわずかずつ変化させる手段として遅
延素子群13Cを用いているから、各遅延素子の遅延量の
バラツキによってタイミング信号にジッタを与える欠点
がある。
このジッタはアナログ試験回路３で許容するジッタ量
10ピコ秒以下より大きい100ピコ秒程度となり、アナロ
グ試験回路のタイミング信号として流用することはでき
ない。
10ピコ秒以下より大きい100ピコ秒程度となり、アナロ
グ試験回路のタイミング信号として流用することはでき
ない。
「課題を解決するための手段」 この発明は、同期化回路を構成する電圧制御発振器が
出力するマスタクロックが与えられ、このマスタクロッ
クの周波数をディジタルの周期設定値によって決定され
る分周値によって分周するプログラマブル分周器及びこ
のプログラマブル分周器によって分周した分周出力信号
を、互いに遅延量が異なる遅延素子群の中から何れかを
選択して通過させる制御を行う演算回路と、を具備して
構成されるディジタル試験用のタイミング発生器と、こ
のタイミング発生器から出力されるタイミング信号に同
期して試験パターン信号を出力するパターン発生器と、
このパターン発生器から出力されるパターン信号を実波
形信号に変換して被試験ICに与える実波形を発生する実
波形発生部とを具備したディジタル試験回路と、 アナログ試験用のタイミング発生器と、このタイミン
グ発生器が出力するタイミング信号に同期して被試験IC
のアナログ系回路に任意波形を持つアナログ信号を与え
るDA変換器と、アナログ試験用のタイミング発生器が出
力するタイミング信号に同期して被試験ICのアナログ系
回路から出力されるアナログ信号をディジタル信号に変
換するAD変換器と、このAD変換器から出力されるディジ
タル信号を期待値と比較し、被試験ICの良否を判定する
判定回路とを具備したアナログ試験回路と、 プログラマブル分周器にマスタクロックを与える電圧
制御発振器と、ディジタル試験用のタイミング発生器か
ら出力されるタイミング信号と、アナログ試験用のタイ
ミング発生器が出力するタイミング信号の位相を比較
し、その位相比較結果により電圧制御発振器の発振周波
数を制御し、更にプログラマブル分周器及び演算回路に
与える周期設定値に補正値を与える位相比較器とを具備
した同期化回路と、 によってアナログ−ディジタル混成IC用試験装置を構成
したものである。
出力するマスタクロックが与えられ、このマスタクロッ
クの周波数をディジタルの周期設定値によって決定され
る分周値によって分周するプログラマブル分周器及びこ
のプログラマブル分周器によって分周した分周出力信号
を、互いに遅延量が異なる遅延素子群の中から何れかを
選択して通過させる制御を行う演算回路と、を具備して
構成されるディジタル試験用のタイミング発生器と、こ
のタイミング発生器から出力されるタイミング信号に同
期して試験パターン信号を出力するパターン発生器と、
このパターン発生器から出力されるパターン信号を実波
形信号に変換して被試験ICに与える実波形を発生する実
波形発生部とを具備したディジタル試験回路と、 アナログ試験用のタイミング発生器と、このタイミン
グ発生器が出力するタイミング信号に同期して被試験IC
のアナログ系回路に任意波形を持つアナログ信号を与え
るDA変換器と、アナログ試験用のタイミング発生器が出
力するタイミング信号に同期して被試験ICのアナログ系
回路から出力されるアナログ信号をディジタル信号に変
換するAD変換器と、このAD変換器から出力されるディジ
タル信号を期待値と比較し、被試験ICの良否を判定する
判定回路とを具備したアナログ試験回路と、 プログラマブル分周器にマスタクロックを与える電圧
制御発振器と、ディジタル試験用のタイミング発生器か
ら出力されるタイミング信号と、アナログ試験用のタイ
ミング発生器が出力するタイミング信号の位相を比較
し、その位相比較結果により電圧制御発振器の発振周波
数を制御し、更にプログラマブル分周器及び演算回路に
与える周期設定値に補正値を与える位相比較器とを具備
した同期化回路と、 によってアナログ−ディジタル混成IC用試験装置を構成
したものである。
この発明の構成によれば、アナログ試験回路のタイミ
ング信号にディジタル試験回路のタイミング信号が同期
して動作し、更に位相比較結果をディジタル試験回路の
タイミング発生器に補正値として加える構成としたか
ら、ディジタル試験回路のタイミング周期をわずかずつ
ずらしても、ディジタル試験回路とアナログ試験回路の
タイミング位相が一致するように制御される。よって、
常にアナログ試験回路とディジタル試験回路とが同期し
て動作し、正常な試験状態を広い周波数範囲にわたって
維持することができる。
ング信号にディジタル試験回路のタイミング信号が同期
して動作し、更に位相比較結果をディジタル試験回路の
タイミング発生器に補正値として加える構成としたか
ら、ディジタル試験回路のタイミング周期をわずかずつ
ずらしても、ディジタル試験回路とアナログ試験回路の
タイミング位相が一致するように制御される。よって、
常にアナログ試験回路とディジタル試験回路とが同期し
て動作し、正常な試験状態を広い周波数範囲にわたって
維持することができる。
「実施例」 第１図にこの発明の実施例を示す。第１図に符号２を
付して示す部分は、ディジタル試験回路、３はアナログ
試験回路を示す。
付して示す部分は、ディジタル試験回路、３はアナログ
試験回路を示す。
アナログ試験回路３は従来の構造と全く同じである。
この発明の特徴とする構成はディジタル試験回路３の
タイミング発生器４に同期化回路15を設けた点である。
タイミング発生器４に同期化回路15を設けた点である。
この同期化回路15はアナログ試験回路３のタイミング
信号発生器８から出力されるタイミング信号を受けて、
ディジタル試験回路２のタイミング発生器の動作タイミ
ングをアナログ試験回路３の動作タイミングに同期化す
る。
信号発生器８から出力されるタイミング信号を受けて、
ディジタル試験回路２のタイミング発生器の動作タイミ
ングをアナログ試験回路３の動作タイミングに同期化す
る。
その同期化回路の構成を第２図に示す。図中15Aは電
圧制御型水晶発振器、15Bは位相比較器、15Cはディジタ
ル加算器を示す。
圧制御型水晶発振器、15Bは位相比較器、15Cはディジタ
ル加算器を示す。
電圧制御型水晶発振器15Aはタイミング発生器４のプ
ログラマブル分周器13Aにマスタクロックを与える。タ
イミング発生器４では遅延素子群13Cで1NSの分解能でパ
ルス間隔を調整した点の信号を取出し、この信号を位相
比較器15Bに与える。
ログラマブル分周器13Aにマスタクロックを与える。タ
イミング発生器４では遅延素子群13Cで1NSの分解能でパ
ルス間隔を調整した点の信号を取出し、この信号を位相
比較器15Bに与える。
位相比較器15Bではタイミング発生器４から取出した
信号とアナログ試験回路３のタイミング発生器８から与
えたタイミング信号とを位相比較し、その位相比較出力
を電圧制御型水晶発振器15Aに与え、電圧制御型水晶発
振器15Aの発振位相を制御する。これと共にディジタル
加算器15Cに位相比較出力を与え周期設定値を補正す
る。
信号とアナログ試験回路３のタイミング発生器８から与
えたタイミング信号とを位相比較し、その位相比較出力
を電圧制御型水晶発振器15Aに与え、電圧制御型水晶発
振器15Aの発振位相を制御する。これと共にディジタル
加算器15Cに位相比較出力を与え周期設定値を補正す
る。
「発明の効果」 この発明によればディジタル試験回路２に設けたタイ
ミング発生器４から出力されるタイミング信号をアナロ
グ試験回路３に設けたタイミング発生器８から出力され
るタイミング信号と位相比較し、その位相比較出力でマ
スタクロックを発生する電圧制御型水晶発振器15Aの発
振位相を制御すると共に、位相比較出力を加算器15Cに
与えて周期設定値を補正する構造としたから、ディジタ
ル試験回路２のタイミング発生周期をわずかずつずらし
ても、ディジタル試験回路２のタイミング発生位相とア
ナログ試験回路３のタイミング発生位相が一致するよう
に制御されるため、アナログ試験回路３とディジタル試
験回路２のタイミング信号を常に同期させることができ
る。
ミング発生器４から出力されるタイミング信号をアナロ
グ試験回路３に設けたタイミング発生器８から出力され
るタイミング信号と位相比較し、その位相比較出力でマ
スタクロックを発生する電圧制御型水晶発振器15Aの発
振位相を制御すると共に、位相比較出力を加算器15Cに
与えて周期設定値を補正する構造としたから、ディジタ
ル試験回路２のタイミング発生周期をわずかずつずらし
ても、ディジタル試験回路２のタイミング発生位相とア
ナログ試験回路３のタイミング発生位相が一致するよう
に制御されるため、アナログ試験回路３とディジタル試
験回路２のタイミング信号を常に同期させることができ
る。
この結果広い周波数範囲にわたってディジタル試験回
路２とアナログ試験回路３を同期させて動作させること
ができるからディジタル回路とアナログ回路が混在する
ICを正確に試験することができる利点が得られる。
路２とアナログ試験回路３を同期させて動作させること
ができるからディジタル回路とアナログ回路が混在する
ICを正確に試験することができる利点が得られる。
第１図はこの発明の一実施例を説明するためのブロック
図、第２図はこの発明の要部を説明するためのブロック
図、第３図は従来の技術を説明するためのブロック図、
第４図は従来の技術の欠点を説明するためのブロック
図、第５図は分解能よくパルス間隔を変化させる方法を
説明するためのタイミングチャートを示す。 １……被試験IC、２……ディジタル試験回路、３……ア
ナログ試験回路、4,8……タイミング発生器、５……パ
ターン発生器、６……実波形発生器、７……論理比較
器、９……DA変換器、11……AD変換器、12……判定回
路、15……同期化回路、15A……電圧制御型水晶発振
器、15B……位相比較器、15C……ディジタル加算器。
図、第２図はこの発明の要部を説明するためのブロック
図、第３図は従来の技術を説明するためのブロック図、
第４図は従来の技術の欠点を説明するためのブロック
図、第５図は分解能よくパルス間隔を変化させる方法を
説明するためのタイミングチャートを示す。 １……被試験IC、２……ディジタル試験回路、３……ア
ナログ試験回路、4,8……タイミング発生器、５……パ
ターン発生器、６……実波形発生器、７……論理比較
器、９……DA変換器、11……AD変換器、12……判定回
路、15……同期化回路、15A……電圧制御型水晶発振
器、15B……位相比較器、15C……ディジタル加算器。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 5/00 Ｈ０３Ｋ 5/00 Ｖ Ｈ０３Ｍ 1/12
Claims (1)
- 【請求項１】A.後記同期化回路を構成する電圧制御発振
器が出力するマスタクロックが与えられ、このマスタク
ロックの周波数をディジタルの周期設定値によって決定
される分周値によって分周するプログラマブル分周器及
びこのプログラマブル分周器によって分周した分周出力
信号を、互いに遅延量が異なる遅延素子群の中から何れ
かを選択して通過させる演算を行う演算回路と、を具備
して構成されるディジタル試験用のタイミング発生器
と、このタイミング発生器から出力されるタイミング信
号に同期して試験パターン信号を出力するパターン発生
器と、このパターン発生器から出力されるパターン信号
を実波形信号に変換して被試験ICに与える実波形を発生
する実波形発生部とを具備したディジタル試験回路と、 B.アナログ試験用のタイミング発生器と、このタイミン
グ発生器が出力するタイミング信号に同期して被試験IC
のアナログ系回路に任意波形を持つアナログ信号を与え
るDA変換器と、上記アナログ試験用のタイミング発生器
が出力するタイミング信号に同期して被試験ICのアナロ
グ系回路から出力されるアナログ信号をディジタル信号
に変換するAD変換器と、このAD変換器から出力されるデ
ィジタル信号を期待値と比較し、被試験ICの良否を判定
する判定回路とを具備したアナログ試験回路と、 C.上記プログラマブル分周器にマスタクロックを与える
電圧制御発振器と、上記ディジタル試験用のタイミング
発生器から出力されるタイミング信号と、上記アナログ
試験用のタイミング発生器が出力するタイミング信号の
位相を比較し、その位相比較結果により上記電圧制御発
振器の発振周波数を制御し、更に上記プログラマブル分
周器及び上記演算回路に与える周期設定値に補正値を与
える位相比較器とを具備した同期化回路と、 によって構成したことを特徴とするアナログ−ディジタ
ル混成化IC用試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63116731A JP2668546B2 (ja) | 1988-05-13 | 1988-05-13 | アナログ−ディジタル混成ｉｃ用試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63116731A JP2668546B2 (ja) | 1988-05-13 | 1988-05-13 | アナログ−ディジタル混成ｉｃ用試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01287483A JPH01287483A (ja) | 1989-11-20 |
| JP2668546B2 true JP2668546B2 (ja) | 1997-10-27 |
Family
ID=14694396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63116731A Expired - Lifetime JP2668546B2 (ja) | 1988-05-13 | 1988-05-13 | アナログ−ディジタル混成ｉｃ用試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2668546B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4999232B2 (ja) * | 2001-02-09 | 2012-08-15 | 株式会社アドバンテスト | アナログ・デジタル混成ｉｃ用テストシステム |
| JP3632670B2 (ja) * | 2002-02-22 | 2005-03-23 | 横河電機株式会社 | Ｉｃテスタ |
| JP2010117349A (ja) * | 2008-10-16 | 2010-05-27 | Advantest Corp | 試験装置、パフォーマンスボード、および、キャリブレーション用ボード |
| US9729163B1 (en) * | 2016-08-30 | 2017-08-08 | Qualcomm Incorporated | Apparatus and method for in situ analog signal diagnostic and debugging with calibrated analog-to-digital converter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2561816B2 (ja) * | 1985-07-11 | 1996-12-11 | 日本ヒューレット・パッカード株式会社 | タイミング較正方法 |
-
1988
- 1988-05-13 JP JP63116731A patent/JP2668546B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01287483A (ja) | 1989-11-20 |
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