JPH06103832B2

JPH06103832B2 - タイミング信号発生装置

Info

Publication number: JPH06103832B2
Application number: JP63025567A
Authority: JP
Inventors: ジョージ・ウィリアム・コナー
Original assignee: Teradyne Inc
Current assignee: Teradyne Inc
Priority date: 1987-02-09
Filing date: 1988-02-05
Publication date: 1994-12-14
Anticipated expiration: 2009-12-14
Also published as: JPS63203005A; GB8802937D0; DE3743434C2; CA1281385C; GB2200774B; FR2610742B1; FR2610742A1; GB2200774A; DE3743434A1

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、タイミング信号の発生に関する。

（従来の技術）水晶発振器のような安定したクロックは、クロックの所
定のカウントにおいてタイミング信号をトリガーするよ
うにデジタルカウンターをプログラムすることによっ
て、信号間の間隔を可変にしたタイミング信号のシーケ
ンス（連鎖）を発生させるために使用されている。クロ
ックの分解能（例えば16ns）よりも高い分解能（例えば
1ns）を有するタップ付き遅延線が前記信号連鎖の開始
に対して更に信号を遅延させるために使用されている
が、この方式のタイミング信号間隔の分解能は、クロッ
クの分解能によって制限され、タイミング信号の周期
は、水晶発振器の周期又はその整数の倍数に等しい。

セントクレア（St.Clair）の米国特許第4,231,104号に
よれば、水晶期間のちょうどの倍数ではない所望の周期
値は、所望の周期を複数の水晶周期に分割し、それに剰
余及び残余をプラスすることによって得られ、その残余
は遅延線によって加えられる。剰余（remainder）は単
に所望の周期を水晶周期によって除算して得た剰余（例
えば所望の周期50nsをクロック周期16nsで除算して得た
剰余即ち2ns）である。残余（residue）値は、後の出力
パルスがクロック信号で開始されない事実を勘案してい
る（例えば、最初の50ns周期出力が１クロック信号後2n
sしてから発生した場合、次の出力は、2nsの剰余に加え
てこの2nsの残余をもち、先行する出力の後50nsとなる
ように、クロック信号後4nsしてから現れる）。別の遅
延線を使用する複数のタイミングエッジ発生器は、これ
らの所望周期の出力パルスプラス遅延クロック信号（残
余値だけ遅延された遅延線にクロック信号を通過させる
ことによって得られる）によって駆動される。従って、
タイミングエッジ発生器を使用する回路には、水晶クロ
ック信号と非同期遅延クロック信号とが全体に分布され
ている。

別のタイミング信号発生器において、水晶発振器の整数
倍と異なった所望の周期は、クロック信号を複数の位相
に分割し、特別の１つの位相からの信号をプログラム可
能に選択して出力をトリガーすること（例えば4nsのク
ロックを４相に分割して1nsの分解能を得ること）によ
って供給される。

（発明の概要）水晶クロック信号を局部タイミングエッジ発生器に直接
分配し、所望のクロック信号を選択し、局部プログラマ
ブル計数及び遅延手段を使用して、エッジの発生に使用
した最終パルスの付近のエッジ発生器に残余及び剰余の
遅延を加える（クロック周期の整数倍以外の周期をもっ
たパルスを得る）ことによって、重要な利点が得られる
ことが見出された。特にタイミングシステムは、同期型
（製造を容易にすると共に、高信頼性の作動を与える）
であり、伝送線の不正確さがタイミングの不正確さに寄
与せず、（只１つの水晶相を分配させる必要性によっ
て）混信が減少し、クロック信号と最終タイミング信号
との間のゲート（信号を歪ませる傾向を示す）の数が減
少し、精度が高くなる。

好ましい実施例によれば、局部プログラマブル計数手段
は、局部カウンターと、一致検出器とを含み、この一致
検出器は、局部カウンターの出力に加えて、所望の周期
値（即ち或る所望の周期の整数のクロック周期数）の上
位ビットを含む第1RAMの出力とを受信する。局部エンド
オブカウント（LEOC）出力は、所望のクロック信号を選
択するために、次のクロック信号においてトリガーされ
るフリップフロップに、所定のカウントにおいて供給さ
れる。この出力は、残余値及び剰余値を加算する局部プ
ログラマブル遅延手段に供給される。プログラマブル遅
延手段は、加算器（下位ビットとも呼ばれる剰余値を第
2RAMから得てそれに前の出力の残余を加算する）からの
残余及び剰余値によって制御される遅延線を含み、両方
のRAMは、同一のアドレスバスによってアドレス指定さ
れる。クロック信号をカウントして、局部カウンターを
リセットするためのマスターエンドオブカウント（MEO
C）パルスを供給するマスターカウンターと、所望の周
期に対する剰余値及び上位ビットを含むマスターRAM
と、残余値を計算してそれを局部エッジ発生器に分配す
るために用いられる加算器とが設けられている。これら
の局部エッジ発生器は（種々のエッジ発生器への、また
これらを通る伝送経路においての差異を勘案するために
用いられる）デスキュー値を剰余値及び残余値に加算す
るために用いられる加算器を含みその和は、プログラマ
ブル遅延ライン中の遅延周期を供給するために用いられ
る。本発明の好ましい適用例は、テスト中の回路の多数
の入力ノードにテストパターンが高速で供給される自動
回路テスト装置である。

本発明のその他の利点及び特徴は、好まし実施例につい
ての以下の詳細な説明によって明らかとされよう。

（実施例）構成図面中第１図には、マスター周期発振器10が示され、こ
の発振器は、（記憶された所望の周期値のための）８ビ
ット時間セットアドレス及び6.4ナノ秒水晶発振器（OS
C）12からのクロック信号（XTAL）を入力として受け、
複数の局部エッジ発生器16（１つのみ第２図に示す）に
よって使用される出力を送出する。各図に示したタイミ
ング回路は、テスト中の回路の非常に多数の入力ノード
にテストパターンが高速で供給され、結果出力が検出さ
れ、期待出力と比較される、自動回路テスターにおいて
使用される。

第１図を参照すると、周期発振器10は、プリセット可能
な10ビットのマスターカウンター18と、MSB周期値RAM20
（10ビット×256ビット）とを含み、これらの両方の出
力は、一致検出器22（その出力がORゲートによって結合
された複数の排他的論理和回路）において比較されるよ
うに供給され、マスターカウンター18のカウント値がRA
M20の出力の周期値と一致された時に、フリップフロッ
プ24に出力を送出する。RAM20は、アドレスレジスター1
4から８ビット時間セットアドレスバス19を経て供給さ
れるアドレスによってアドレス指定される。フリップフ
ロップ24は、XTAL信号によってクロックされ、水晶遅延
器26にその出力を送出する。水晶遅延器26も、XTAL信号
によってクロックされ、６ビットの残余加算器30から遅
延入力28にキャリーアウト信号を受けた時に、1XTAL信
号によって、その出力を遅延させることができる。時間
セットアドレスバス19は、LSB周期値RAM32（６ビット×
256ビット）にも供給され、レジデュー加算器30のＢ入
力にその出力を供給する。残余加算器30の６ビットＳ加
算出力RES（ｎ）は、レジスター33の入力に接続され、
レジスター33は、その６ビット出力RES（ｎ−１）を局
部エッジ発振器16及び残余加算器30のＡ入力に供給す
る。残余加算器30のＳ加算出力は、プログラマブル遅延
線34にも供給され、遅延線34は、水晶遅延器26からマス
ターエンドオブカウント（MEOC）パルスを受けるごと
に、それを遅延期間RES（ｎ）遅延させた後に、１つの
出力周期パルスを送出する。プログラマブル遅延線34
は、100psの分解能をもち、6.4ナノ秒までの遅延を与え
うるデジタル補間回路である。水晶遅延器26のMEOC出力
は、マスターカウンター18をリセットすると共にアドレ
スレジスター14をクロックするためにも送出される。

第２図を参照すると、局部エッジ発生器16は、プリセッ
ト可能な10ビットの局部カウンター36を含み、この局部
カウンターは、MEOCパルスによってリセットされ、XTAL
信号によってクロックされ、その10ビットの出力を一致
検出器38に送出する。一致検出器38は、MSB時間値RAM40
（10ビット×256ビット）の出力も入力として受ける。
一致検出器38の出力は、フリップフロップ42に供給さ
れ、フリップフロップ42は、XTAL信号によってクロック
され、その出力を水晶遅延器44に送出する。水晶遅延器
44もXTAL信号によってクロックされる。水晶遅延器44
は、２つの遅延入力46,48を含み、各々の遅延入力46,48
は、プログラマブル遅延線50への水晶遅延器44の局部エ
ンドオブカウント（LEOC）出力を、1XTAL信号分遅延さ
せることができる。遅延入力46は、６ビットの残余加算
器53からキャリーアウト信号を受けるように接続され、
遅延入力48は、６ビット遅延加算器54からキャリーアウ
ト信号を受けるように接続されている。LSB時間値RAM52
（６ビット×256ビット）も時間セットアドレスバス19
によってアドレス指定され、残余加算器53のＡ入力にそ
の出力REM（TV（ｎ）/XTAL）を送出する。残余加算器53
のＢ入力は、マスター周期発振器10からRES（ｎ−１）
出力を受け、残余加算器53の６ビットＳ加算出力は、遅
延加算器44のＡ入力に供給される。遅延加算器54のＢ入
力は、他のチャンネルのためのエッジ発生器によって供
給されるエッジと同相になるようにエッジ発生器16によ
って供給されるエッジをデスキューするために、デスキ
ュー値発生器56からデスキュー値DESを受ける。発生器5
6は、MEOCによってリセットされ、使用すべきデスキュ
ー値を表わす制御信号CNTRLを受ける。遅延加算器54の
６ビットのＳ加算出力DELAY（ｎ）は、プログラマブル
遅延線50によって供給され、この遅延線は、100psの分
解能をもったデジタル補間器であり、水晶遅延器44から
パルスを受けるごとに、DELAY（ｎ）の値によって指示
される遅延期間遅延させた後、１つの出力パルスを送出
する。

動作動作について説明すると、マスター周期発振器10は、セ
ントクレア（St.Clair）の米国特許第4,231,104号に示
された動作と同様に、水晶の周期の整数倍と異なった周
期ｎのためのプログラムされた周期値PV（ｎ）をもった
周期パルスを送出する。しかし残余値は、米国特許第4,
231,104号のようにエッジ発生器においてさらに遅延が
付加される水晶遅延器の信号を遅延させるためには使用
されない。その代りに、水晶遅延器の信号と残余値とデ
ジタル形のマスターエンドオブカウント信号とは、全部
の局部エッジ発生器16に送出され、そこで全部の遅延が
同時に水晶遅延器の信号に付加される。

第１図を参照すると、PV（ｎ）を水晶遅延器の周期（XT
AL）で除算して得た整数値INT（PV（ｎ）/XTAL）（第１
図参照）は、MSB周期値RAM20にロードされ、この除算の
剰余値REM（PV（ｎ）/XTAL）（100ps増分にて示す、第
１図参照）は、LSB周期値RAM32にロードされる。PV
（ｎ）は、19.2ns（いろいろの計算を行うための回路を
伝達するには、最小で３水晶周期が必要とされる）から
6.5μｓ（2¹⁰水晶周期）の範囲内とすることができ、RA
M20,32に記憶された256個の数値の１つである。従っ
て、周期値PV（ｎ）は、（クロック周期単位において）
RAM20にロードされた整数値と（100ps単位において）RA
M32にロードされた剰余値との和である。マスターカウ
ンター18は、XTAL信号をカウントし、その出力をカウン
トし、その出力を一致検出器22に供給し、一致検出器22
は、マスターカウンター18のカウント値がMSB RAM20に
よって供給される整数値に等しくなった時に１個のパル
スをフリップフロップ24に供給する。これはフリップフ
ロップ24に供給され、フリップフロップ24は、（遅延入
力28のキャリーアウト信号によって遅延されない限り）
次のXTAL信号によって、MEOCパルスを供給し、このMEOC
パルスは、マスターカウンター18をリセットし、時間セ
ットアドレスレジスター14をクロックし、次の時間セッ
トアドレスをRAM20,32に供給する。LSB RAM32から残余
加算器30に供給された剰余値は、入力Ａの値に加算さ
れ、和RES（ｎ）として、遅延線34及びレジスター33に
供給される。遅延線34は、MEOCパルスを受信するごと
に、それをRES（ｎ）値によって遅延させた後、１個の
周期パルスを送出する。レジスター33は、XTAL信号を受
信した後、それがレジスター33への入力後の1MEOC周期
であることを指示するために、出力RES（ｎ−１）を送
出する。プログラマブル遅延線34及びレジスター33に残
余加算器30によって送出されたRES（ｎ）値は、次式に
よって与えられる最後の６ビットの値を有する。

RES（ｎ）＝RES（ｎ＋１）＋RES（PV（ｎ）/XTAL）ここで、 PV（ｎ）＝周期ｎのためのプログラムされた周期値 XTAL＝水晶周期値 REM（x/y）＝除算x/yの剰余 RES（ｎ）＝ｎ番目の周期の残余（RES（０）＝０）従って、最初の周期であれば、RES（ｎ）は単に、LSB RAM32によって供給された剰余値に等しい。
その後のサイクルにおいて、RES（ｎ）は、この値と、
レジスター33の出力からフィードバックされた前のサイ
クルからの残余値との和に等しい。このように、発振器
12の周期の整数値と異なった値PV（ｎ）を有する周期パ
ルスは、クロック信号の整数の数をカウントしてMEOCパ
ルスを取得し、以前の周期パルスがクロック信号に同期
していなかった事実を勘案するように、最初のサイクル
の除算値によってMEOCパルスを遅延させ、この剰余値と
以後の各サイクルの残余値との和によってMEOCを遅延さ
せることによって供給される。発振器の周期が6.4nsで
あり、プログラマブル遅延線34が100psの増分において
遅延を加算するので、残余加算器30は、64までカウント
した後に、オーバーフローし、キャリーアウト信号を送
出し、MEOCは再び水晶信号に同期されるため、１水晶信
号が水晶遅延器26に供給される。この周期パルスは、次
の周期のフォーマットされるべきデータを送出するため
に、パターン発生器（図示しない）において使用され
る。

第２図を参照して、局部エッジ発生器16は、MEOCパル
ス、XTAL信号、時間セットアドレスバス19のアドレス及
びマスター周期発振器10からのRES（ｎ−１）残余値を
受ける。MEOCパルスは、カウンター36をリセットし、カ
ウンター36は、XTAL信号をカウントしてその出力を一致
検出器38に送出する。サイクル（周期）ｎのエッジ発生
器16の時間値TV（ｎ）は、周期値と同様に、RAM40,52に
おいて、水晶の周期の或る整数の数INT（TV（ｎ）/XTA
L）プラス剰余値REM（TV（ｎ）/XTAL）に分割される。
カウンター36の出力値がMSB時間値RAM40中の整数値に一
致すると、１個のパルスがフリップフロップ42に送出さ
れ、フリップフロップ42は、次のXTAL信号を受けた時、
水晶遅延器44に１個のパルスを送出する。剰余値REM（T
V（ｎ）/XTAL）は、６ビット加算器53のＡ入力に供給さ
れ、加算器53は、周期発振器10から供給される残余値RE
S（ｎ−１）を、該剰余値に加算する。これらの値の６
ビット加算値は、遅延加算器54に供給され、遅延加算器
54は、デスキュー値発生器56からの任意のデスキュー値
DESを加算する。これらの値の加算値は、次にプログラ
マブル遅延線50に供給される。このように遅延値は、次
式によって与えられる最後の６ビットによって決定され
る。

DELAY（ｎ）＝RES（ｎ−１）＋REM（TV（ｎ）/XTAL）
＋DES ここで TV（ｎ）＝サイクルｎのためのプログラムされた時間値 DES＝局部エッジ発生器16のデスキュー周期発振器10と同様に、水晶遅延器44はそのLEOCパルス
をプログラマブル遅延線50に送出し、遅延線50は、遅延
期間DELAY（ｎ）をそれに付加する。遅延入力46,48は、
６ビット加算器53,54がオーバーフローしてキャリーア
ウト信号を送出した時に使用される。プログラマブル遅
延線50の出力は、タイミングエッジパルスであり、この
パルスは、エッジを発生させるために使用され、このエ
ッジは、例えば別の局部エッジ発生器からのエッジと共
に使用され、タイミング信号発生器を使用した自動テス
ト装置によってテストされているデジタル回路にデータ
パルスを送出する。このように時間値TV（ｎ）は、時間
パルスが開始エッジか又は終了エッジかということと所
望のパルス幅とに例えば依存して、周期値PV（ｎ）と相
違してもよい。DES値は、タイミング信号発生器に至り
かつそれを通過する経路、エッジが上昇エッジのために
用いられるかもしくは下降エッジのために用いられるか
又はドライバーに用いられるかもしくは検出器に用いら
れるに依存して変化するデスキュー値を送出する。

局部エッジ発生器に純水晶信号を供給して全部の遅延を
同時に加算することに関係して、実質的な利点が得られ
る。即ち、タイミング系統は、完全に同期されているた
め、簡単に製造され、作動も確実である。純水晶のみが
タイミング系統に対してファンアウトされるので、伝送
線の不正確さは、タイミングの不正確さに寄与しない。
残余及び剰余の遅延は、分散され、デジタル領域におい
て加え合される。只１つの水晶相しかないので、混信が
減少する。残余値は、アナログ領域においてではなく、
デジタル領域において容易に加え合される。純水晶信号
と最終タイミング信号との間には、絶対最小のゲートが
あり、複数のゲートを通過した信号（各々が多少の歪み
を付加する）に最終的なタイミング信号が基づいたもの
とすることをさけることによって、精度が改善される。

他の実施例本発明は、前述した実施例以外にも種々変更して実施す
ることができる。例えば、タイミング系統は、多重チャ
ンネル自動回路テスター以外の回路、例えば、周期ごと
に変化しうる正確なタイミングエッジを必要とする回路
にも適用される。

【図面の簡単な説明】

第１図は、複数の局部エッジ発生器にマスターエンドオ
ブカウントパルス及び残余値を供給するために使用され
る周期発振器回路を示すブロック図、第２図は、クロッ
ク信号とマスターエンドオブカウントパルスと第１図の
回路の剰余値とをタイミングエッジパルスを発生させる
ために使用する局部エッジ発生器のブロック図である。 10……マスター周期発振器。16……局部エッジ発生器。
26……水晶遅延器。36……局部カウンター。

Claims

【特許請求の範囲】

【請求項１】周期値によって規定されるサイクルで生
じ、クロック周期の倍数でない時間値を有する複数のタ
イミング信号を発生するシステムであって、（Ａ）前記クロック周期分だけ時間的に分離されたクロ
ック信号を発生するクロックと、（Ｂ）前記クロック周期の一部分を示す残余値を発生す
る手段と、（Ｃ）前記クロック信号及び前記残余値を受ける複数の
局部エッジ発生器と、を備え、前記局部エッジ発生器の各々が、（ａ）所望の時間値におけるクロック周期の整数がロー
ドされる第１ランダム・アクセス・メモリ（RAM）と、（ｂ）前記第1RAMに結合されて前記整数を受け、前記ク
ロック信号を計数し、前記整数のクロック信号を計数し
たとき、局部的出力を発生する局部プログラマブル計数
手段と、（ｃ）前記所望の時間値を前記クロック周期で除算して
得た剰余値がロードされる第2RAMと、（ｄ）デスキュー値を発生する手段と、（ｅ）前記第2RAMに結合され遅延値を計算する加算回路
であって、各遅延値が残余値、剰余値、及びデスキュー
値の和である、加算回路と、（ｆ）前記局部的出力と前記遅延値を受けるように接続
され、前記局部的出力の各々に続く遅延間隔の後に１つ
のタイミング信号を供給する局部プログラマブル遅延手
段であって、前記遅延間隔が前記遅延値のそれぞれによ
って選択され、前記クロックの分解能よりも高い分解能
を有する局部プログラマブル遅延手段と、を含む、シス
テム。
【請求項２】前記局部プログラマブル計数手段が、クロ
ック信号を計数する局部カウンターと、該局部カウンタ
ーの出力を所望の時間値内のクロック周期の整数と比較
し、前記計数がクロック周期の整数と等しいとき１つの
局部出力を供給する一致検出器と、を含む請求項１記載
のシステム。
【請求項３】前記局部エッジ発生器のすべてにおける前
記第１及び第2RAMに接続される共通アドレスバスを更に
含む請求項１または２記載のシステム。
【請求項４】前記デスキュー値発生手段がサイクルごと
にデスキュー値を変更することができる請求項１乃至３
のいずれかに記載のシステム。
【請求項５】前記加算回路が第１及び第２加算器を含
み、各加算器が加算するための２つの入力を有し、前記
第１加算器出力が前記第２加算器の１つの入力に接続さ
れ、それによって３入力加算器を形成して、残余値、剰
余値、及びデスキュー値を加算し、前記遅延値を発生す
る、請求項１乃至４のいずれかに記載のシステム。
【請求項６】前記残余値を発生する手段が、前記クロッ
ク周期の整数倍だけ離間したマスターエンドオブカウン
ト（MEOC）パルスを提供するマスター制御回路である請
求項１乃至５のいずれかに記載のシステム。
【請求項７】前記マスター制御回路が、前記MEOCパルス
を供給するマスタープログラマブルカウンターと、前記
MEOCに応答し各MEOCパルスに続く遅延間隔後に１つの周
期パルスを供給するマスタープログラマブル遅延手段
と、を含み、周期パルス間の時間が前記サイクルを決定
する、請求項６記載のシステム。
【請求項８】オリジナルクロック信号の周期の整数倍で
ない倍数に設定可能な共通周期、及び前記オリジナルク
ロック信号よりも高い時間分解能を有するタイミング信
号のそれぞれの位相を各々規定する異なる時間値、を有
する複数のタイミング信号を発生するシステムであっ
て、（Ａ）前記オリジナルクロック信号を受け、プログラム
可能な数のオリジナルクロック周期の各々の後のマスタ
ーエンドオブカウントパルスと、所望の共通周期を得る
ためマスターパルスが遅延されるべきオリジナルクロッ
ク信号の周期の一部分を示す可変残余値と、を発生する
ように結合されるマスター制御回路と、（Ｂ）各々が前記オリジナルクロック信号を受ける複数
の局部エッジ発生器であって、前記マスター制御回路に
結合され前記マスターエンドオブカウントパルス及び前
記残余値を受ける、複数の局部エッジ発生器と、を備え、前記局部エッジ発生器の各々が、（ａ）ランダム・アクセス・メモリと、（ｂ）加算回路と、（ｃ）局部プログラマブル計数回路と、（ｄ）局部プログラマブル遅延手段と、を含み、前記ランダム・アクセス・メモリには、前記時
間値のそれぞれの中のオリジナルクロック周期の整数値
を示す整数周期値と、前記時間値のそれぞれをオリジナ
ルクロック信号の周期で除算した剰余を示す剰余値とが
プログラムされ、前記局部プログラマブル計数回路は、前記オリジナルク
ロック信号、前記マスターエンドオブカウント信号、及
び前記整数周期値を受け、前記マスターエンドオブカウ
ントパルスに続く前記オリジナルクロック信号の整数周
期を計数した後１つの局部的中間パルスを発生し、前記加算回路は、前記残余値を受け、前記ランダム・ア
クセス・メモリに結合され、前記残余値を前記剰余値に
加算して局部的遅延値を発生し、前記プログラマブル遅延手段は、前記プログラマブル計
数回路に結合されて前記局部的中間パルスを受け、前記
加算回路に結合されて前記局部的遅延値を受け、前記局
部的中間パルスを前記局部的遅延値だけ遅延させて、前
記それぞれの時間値を有するタイミング信号のそれぞれ
を発生する、システム。
【請求項９】前記局部プログラマブル計数回路が、前記
オリジナルクロック信号の周期を計数する局部カウンタ
ーと、該局部カウンターの出力を前記整数周期値と比較
し、前記オリジナルクロック信号の直後のサイクルにト
リガーされるフリップフロップに１つの出力を供給する
一致検出器と、を含む請求項８記載のシステム。
【請求項１０】前記局部エッジ発生器の各々がデスキュ
ー値を発生する手段を含み、前記加算回路が前記デスキ
ュー値を受け、前記デスキュー値を前記残余値と前記剰
余値に加算して前記局部的遅延値を発生する、請求項８
または９記載のシステム。
【請求項１１】前記デスキュー値発生手段がサイクルご
とにデスキュー値を変更することができる請求項８乃至
10のいずれかに記載のシステム。
【請求項１２】データパルスからなるテストパターンを
受ける入力ノードを有するデジタル集積回路を試験する
自動回路テスターであって、前記データパルスはクロッ
ク周期の整数倍でない時間値を有する複数のタイミング
信号に応答して発生され、前記タイミング信号が周期値
によって規定されるサイクルで生じるテスターにおい
て、（Ａ）前記クロック周期分だけ時間的に分離されたクロ
ック信号を発生するクロックと、（Ｂ）前記クロック周期の一部分を示す残余値を発生す
る手段と、（Ｃ）前記クロック信号及び前記残余値を受ける複数の
局部エッジ発生器と、を含み、前記局部エッジ発生器の各々が、（ａ）所望の時間値におけるクロック周期の整数がロー
ドされる第１ランダム・アクセス・メモリ（RAM）と、（ｂ）前記第1RAMに結合されて前記整数を受け、前記ク
ロック信号を計数し、前記整数のクロック信号を計数し
たとき、局部的出力を発生する局部プログラマブル計数
手段と、（ｃ）前記所望の時間値を前記クロック周期で除算して
得た剰余値がロードされる第2RAMと、（ｄ）テスト中の回路のノードにおけるデータパルスの
エッジ位置の時間遅延を示すデスキュー値を発生する手
段と、（ｅ）前記第2RAMに結合され遅延値を計算する加算回路
であって、各遅延値が残余値、剰余値、及びデスキュー
値の和である、加算回路と、（ｆ）前記局部的出力と前記遅延値を受けるように接続
され、前記局部的出力の各々に続く遅延間隔の後に１つ
のタイミング信号を供給する局部プログラマブル遅延手
段と、を含み、前記遅延間隔が前記遅延値のそれぞれに
よって選択され、それによって前記テストパターンのデ
ータパルスエッジが前記回路ノードにおいて適正に時間
整合されて位置し、前記局部プログラマブル遅延手段が
前記クロックの分解能よりも高い分解能を有する、システム。
【請求項１３】前記局部プログラマブル計数手段が、ク
ロック信号を計数する局部カウンターと、該局部カウン
ターの出力を所望の時間値内のクロック周期の整数と比
較し、前記計数がクロック周期の整数と等しいとき１つ
の局部出力を供給する一致検出器と、を含む請求項12記
載のシステム。
【請求項１４】前記局部エッジ発生器のすべてにおける
前記第１及び第2RAMに接続される共通アドレスバスを更
に含む請求項12または13記載のシステム。
【請求項１５】前記デスキュー値発生手段がサイクルご
とにデスキュー値を変更することができる請求項12乃至
14のいずれかに記載のシステム。
【請求項１６】前記加算回路が第１及び第２加算器を含
み、各加算器が加算するための２つの入力を有し、前記
第１加算器出力が前記第２加算器の１つの入力に接続さ
れ、それによって３入力加算器を形成して、残余値、剰
余値、及びデスキュー値を加算し、前記遅延値を発生す
る、請求項12乃至15のいずれかに記載のシステム。