JPS63203005A - タイミング信号発生装置 - Google Patents
タイミング信号発生装置Info
- Publication number
- JPS63203005A JPS63203005A JP63025567A JP2556788A JPS63203005A JP S63203005 A JPS63203005 A JP S63203005A JP 63025567 A JP63025567 A JP 63025567A JP 2556788 A JP2556788 A JP 2556788A JP S63203005 A JPS63203005 A JP S63203005A
- Authority
- JP
- Japan
- Prior art keywords
- value
- clock
- local
- delay
- period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000737 periodic effect Effects 0.000 claims description 15
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000001960 triggered effect Effects 0.000 claims description 2
- 239000013078 crystal Substances 0.000 description 36
- 230000001934 delay Effects 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 102100031456 Centriolin Human genes 0.000 description 1
- 101000941711 Homo sapiens Centriolin Proteins 0.000 description 1
- JXSJBGJIGXNWCI-UHFFFAOYSA-N diethyl 2-[(dimethoxyphosphorothioyl)thio]succinate Chemical compound CCOC(=O)CC(SP(=S)(OC)OC)C(=O)OCC JXSJBGJIGXNWCI-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Pulse Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、タイミング信号の発生に関する。
（従来の技術）
水晶発振器のような安定したクロックは、クロックの所
定のカウントにおいてタイミング信号をトリガーするよ
うにデジタルカウンターをプログラムすることによって
、信号間の間隔を可変にしたタイミング信号のシーケン
ス（連鎖）を発生させるために使用されている。クロッ
クの分解能（例えば１６ｎｓ）よりも高い分解能（例え
ば１ｎｓ）を有するタップ付き遅延線が前記信号連鎖の
開始に対して更に信号を遅延させるために使用されてい
るが、この方式のタイミング信号間隔の分解能は、クロ
ックの分解能によって制限され、タイミング信号の周期
は、水晶発振器の周期又はその整数の倍数に等しい。
定のカウントにおいてタイミング信号をトリガーするよ
うにデジタルカウンターをプログラムすることによって
、信号間の間隔を可変にしたタイミング信号のシーケン
ス（連鎖）を発生させるために使用されている。クロッ
クの分解能（例えば１６ｎｓ）よりも高い分解能（例え
ば１ｎｓ）を有するタップ付き遅延線が前記信号連鎖の
開始に対して更に信号を遅延させるために使用されてい
るが、この方式のタイミング信号間隔の分解能は、クロ
ックの分解能によって制限され、タイミング信号の周期
は、水晶発振器の周期又はその整数の倍数に等しい。
セントフレア（ＳＬ、Ｃ１ａｉｒ）の米国特許第４．２
３１，１０４号によれば、水晶期間のちょうどの倍数で
はない所望の周期値は、所望の周期を複数の水晶周期に
分割し、それに剰余及び残余をプラスすることによって
得られ、その残余は遅延線によって加えられる。剰余（
ｒｅｍａｉｎｄｅｒ）は単に所望の周期を水晶周期によ
って除算して得た剰余（例えば所望の周期５０ｎｓをク
ロック周期１６ｎｓで除算して得た剰余即ち２ ｎｓ＞
である。残余（ｒｅｓｉｄｕｅ）値は、後の出力パルス
がクロック信号で開始されない事実を勘案している（例
えば、最初の５０ｎｓ周期出力が１クロック信号後２ｎ
ｓしてから発生した場合、次の出力は、２ｎｓの剰余に
加えてこの２ｎｓの残余をもち、先行する出力の後５０
ｎｓとなるように、クロック信号後４ｎｓしてから現れ
る）。別の遅延線を使用する複数のタイミングエツジ発
生器は、これらの所望周期の出力パルスプラス遅延クロ
ック信号（残余値だけ遅延された遅延線にクロック信号
を通過させることによって得られる）によって駆動され
る。従って、タイミングエツジ発生器を使用する回路に
は、水晶クロック信号と非同期遅延クロック信号とが全
体に分布されている。
３１，１０４号によれば、水晶期間のちょうどの倍数で
はない所望の周期値は、所望の周期を複数の水晶周期に
分割し、それに剰余及び残余をプラスすることによって
得られ、その残余は遅延線によって加えられる。剰余（
ｒｅｍａｉｎｄｅｒ）は単に所望の周期を水晶周期によ
って除算して得た剰余（例えば所望の周期５０ｎｓをク
ロック周期１６ｎｓで除算して得た剰余即ち２ ｎｓ＞
である。残余（ｒｅｓｉｄｕｅ）値は、後の出力パルス
がクロック信号で開始されない事実を勘案している（例
えば、最初の５０ｎｓ周期出力が１クロック信号後２ｎ
ｓしてから発生した場合、次の出力は、２ｎｓの剰余に
加えてこの２ｎｓの残余をもち、先行する出力の後５０
ｎｓとなるように、クロック信号後４ｎｓしてから現れ
る）。別の遅延線を使用する複数のタイミングエツジ発
生器は、これらの所望周期の出力パルスプラス遅延クロ
ック信号（残余値だけ遅延された遅延線にクロック信号
を通過させることによって得られる）によって駆動され
る。従って、タイミングエツジ発生器を使用する回路に
は、水晶クロック信号と非同期遅延クロック信号とが全
体に分布されている。
別のタイミング信号発生器において、水晶発振器の整数
倍と異なった所望の周期は、クロック信号を複数の位相
に分割し、特別の１つの位相からの信号をプログラム可
能に選択して出力をトリガーすること（例えば４ｎｓの
クロックを４相に分割してｌｎｓの分解能を得ること）
によって供給される。
倍と異なった所望の周期は、クロック信号を複数の位相
に分割し、特別の１つの位相からの信号をプログラム可
能に選択して出力をトリガーすること（例えば４ｎｓの
クロックを４相に分割してｌｎｓの分解能を得ること）
によって供給される。
（発明の概要）
水晶クロック信号を局部タイミングエツジ発生器に直接
分配し、所望のクロック信号を選択し、局部プログラマ
ブル計数及び遅延手段を使用して、エツジの発生に使用
した最終パルスの付近のエツジ発生器に残余及び剰余の
遅延を加える（クロック周期の整数倍以外の周期をもっ
たパルスを得る）ことによって、重要な利点が得られる
ことが見出された。特にタイミングシステムは、同期型
（製造を容易にすると共に、高信頼性の作動を与える）
であり、伝送線の不正確さがタイミングの不正確さに寄
与せず、（只１つの水晶相を分配させる必要性によって
）混信が減少し、クロック信号と最終タイミング信号と
の間のゲート（信号を歪ませる傾向を示す）の数が減少
し、精度が高くなる。
分配し、所望のクロック信号を選択し、局部プログラマ
ブル計数及び遅延手段を使用して、エツジの発生に使用
した最終パルスの付近のエツジ発生器に残余及び剰余の
遅延を加える（クロック周期の整数倍以外の周期をもっ
たパルスを得る）ことによって、重要な利点が得られる
ことが見出された。特にタイミングシステムは、同期型
（製造を容易にすると共に、高信頼性の作動を与える）
であり、伝送線の不正確さがタイミングの不正確さに寄
与せず、（只１つの水晶相を分配させる必要性によって
）混信が減少し、クロック信号と最終タイミング信号と
の間のゲート（信号を歪ませる傾向を示す）の数が減少
し、精度が高くなる。
好ましい実施例によれば、局部プログラマブル計数手段
は、局部カウンターと、一致検出器とを含み、この一致
検出器は、局部カウンターの出力に加えて、所望の周期
値（即ち成る所望の周期の整数のクロック周期数）の上
位ビットを含む第１ＲＡＭの出力とを受信する。局部エ
ンドオブカウント（ＬＥＯＣ）出力は、所望のクロック
信号を選択するために、次のクロック信号においてトリ
ガーされるフリップフロップに、所定のカウントにおい
て供給される。この出力は、残余値及び剰余値を加算す
る局部プログラマブル遅延手段に供給される。プログラ
マブル遅延手段は、加算器（下位ビットとも呼ばれる剰
余値を第２ＲＡＭから得てそれに前の出力の残余を加算
する）からの残余及び剰余値によって制御される遅延線
を含み、両方のＲＡＭは、同一のアドレスバスによって
アドレス指定される。クロック信号をカウントして、局
部カウンターをリセットするためのマスターエンドオブ
カウント（ＭＥＯＣ）パルスを供給するマスターカウン
ターと、所望の周期に対する剰余値及び上位ビットを含
むマスターＲＡＭと、残余値を計算してそれを局部エツ
ジ発生器に分配するために用いられる加算器とが設けら
れている。これらの局部エツジ発生器はく種々のエツジ
発生器への、またこれらを通る伝送経路においての差異
を勘案するために用いられる）デスキュー値を剰余値及
び残余値に加算するために用いられる加算器を含みその
和は、プログラマブル遅延ライン中の遅延周期を供給す
るために用いられる。本発明の好ましい適用例は、テス
ト中の回路の多数の入力ノードにテストパターンが高速
で供給される自動回路テスト装置である。
は、局部カウンターと、一致検出器とを含み、この一致
検出器は、局部カウンターの出力に加えて、所望の周期
値（即ち成る所望の周期の整数のクロック周期数）の上
位ビットを含む第１ＲＡＭの出力とを受信する。局部エ
ンドオブカウント（ＬＥＯＣ）出力は、所望のクロック
信号を選択するために、次のクロック信号においてトリ
ガーされるフリップフロップに、所定のカウントにおい
て供給される。この出力は、残余値及び剰余値を加算す
る局部プログラマブル遅延手段に供給される。プログラ
マブル遅延手段は、加算器（下位ビットとも呼ばれる剰
余値を第２ＲＡＭから得てそれに前の出力の残余を加算
する）からの残余及び剰余値によって制御される遅延線
を含み、両方のＲＡＭは、同一のアドレスバスによって
アドレス指定される。クロック信号をカウントして、局
部カウンターをリセットするためのマスターエンドオブ
カウント（ＭＥＯＣ）パルスを供給するマスターカウン
ターと、所望の周期に対する剰余値及び上位ビットを含
むマスターＲＡＭと、残余値を計算してそれを局部エツ
ジ発生器に分配するために用いられる加算器とが設けら
れている。これらの局部エツジ発生器はく種々のエツジ
発生器への、またこれらを通る伝送経路においての差異
を勘案するために用いられる）デスキュー値を剰余値及
び残余値に加算するために用いられる加算器を含みその
和は、プログラマブル遅延ライン中の遅延周期を供給す
るために用いられる。本発明の好ましい適用例は、テス
ト中の回路の多数の入力ノードにテストパターンが高速
で供給される自動回路テスト装置である。
本発明のその他の利点及び特徴は、好まし実施例につい
ての以下の詳細な説明によって明らがとされよう。
ての以下の詳細な説明によって明らがとされよう。
（実施例）
桶戒
図面中第１図には、マスター周期発振器１ｏが示され、
この発振器は、（記憶された所望の周期値のための）８
ビツト時間セットアドレス及び６．４ナノ秒水晶発振器
（Ｏ２０）１２からのタロツク信号（ＸＴＡＬ）を入力
として受け、複数の局部エツジ発生器１６（１つのみ第
２図に示す）によって使用される出力を送出する。各図
に示しなタイミング回路は、テスト中の回路の非常に多
数の入力ノードにテストパターンが高速で供給され、結
果出力が検出され、期待出力と比較される、自動回路テ
スターにおいて使用される。
この発振器は、（記憶された所望の周期値のための）８
ビツト時間セットアドレス及び６．４ナノ秒水晶発振器
（Ｏ２０）１２からのタロツク信号（ＸＴＡＬ）を入力
として受け、複数の局部エツジ発生器１６（１つのみ第
２図に示す）によって使用される出力を送出する。各図
に示しなタイミング回路は、テスト中の回路の非常に多
数の入力ノードにテストパターンが高速で供給され、結
果出力が検出され、期待出力と比較される、自動回路テ
スターにおいて使用される。
第１図を参照すると、周期発振器１０は、プリセット可
能な１０ビツトのマスターカウンター１８と、ＭＳＢ周
期値ＲＡＭ２０（１０ビツト×２５６ビツト）とを含み
、これらの両方の出力は、一致検出器２２（その出力が
ＯＲゲートによって結合された複数の排他的論理和回路
）において比較されるように供給され、マスターカウン
ター１８のカウント値がＲＡＭ２０の出力の周期値と一
致された時に、フリップフロップ２４に出力を送出する
。ＲＡＭ２０は、アドレスレジスター１４から８ビツト
時間セットアドレスバス１９を経て供給されるアドレス
によってアドレス指定される。フリップフロラ１２４は
、ＸＴＡＬ信号によってクロックされ、水晶遅延器２６
にその出力を送出する。水晶遅延器２６も、ＸＴＡＬ信
号によってクロックされ、６ビツトの残余加算器３０か
ら遅延入力２８にキャリーアウト信号を受けた時に、Ｉ
ＸＴＡＬ信号によって、その出力を遅延させることがで
きる。時間セットアドレスバス１９は、ＬＳＢ周期値Ｒ
ＡＭ３２（６ビツト×２５６ビツト）にも供給され、レ
ジデユー加算器３０のＢ入力にその出力を供給する。残
余加算器３０の６ビツトＳ加算出力ＲＥＳ （ｎ）は、
レジスター３３の入力に接続され、レジスター３３は、
その６ビツト出力ＲＥＳ（ｎ−１）を局部エツジ発振器
１６及び残余加算器３ｏのＡ入力に供給する。残余加算
器３０のＳ加算出力は、プログラマブル遅延線３４にも
供給され、遅延線３４は、水晶遅延器２６からマスター
エンドオブカウント（ＭＥＯＣ）パルスを受けるごとに
、それを遅延期間ＲＥＳ（ｎ）遅延させた後に、１つの
出方周期パルスを送出する。プログラマブル遅延線３４
は、ＩＱＱｐｓの分解能をもち、６，４ナノ秒までの遅
延を与えうるデジタル補間回路である。水晶遅延器２６
のＭＥＯＣ出力は、マスターカウンター１８をリセット
すると共にアドレスレジスター１４をクロックするため
にも送出される。
能な１０ビツトのマスターカウンター１８と、ＭＳＢ周
期値ＲＡＭ２０（１０ビツト×２５６ビツト）とを含み
、これらの両方の出力は、一致検出器２２（その出力が
ＯＲゲートによって結合された複数の排他的論理和回路
）において比較されるように供給され、マスターカウン
ター１８のカウント値がＲＡＭ２０の出力の周期値と一
致された時に、フリップフロップ２４に出力を送出する
。ＲＡＭ２０は、アドレスレジスター１４から８ビツト
時間セットアドレスバス１９を経て供給されるアドレス
によってアドレス指定される。フリップフロラ１２４は
、ＸＴＡＬ信号によってクロックされ、水晶遅延器２６
にその出力を送出する。水晶遅延器２６も、ＸＴＡＬ信
号によってクロックされ、６ビツトの残余加算器３０か
ら遅延入力２８にキャリーアウト信号を受けた時に、Ｉ
ＸＴＡＬ信号によって、その出力を遅延させることがで
きる。時間セットアドレスバス１９は、ＬＳＢ周期値Ｒ
ＡＭ３２（６ビツト×２５６ビツト）にも供給され、レ
ジデユー加算器３０のＢ入力にその出力を供給する。残
余加算器３０の６ビツトＳ加算出力ＲＥＳ （ｎ）は、
レジスター３３の入力に接続され、レジスター３３は、
その６ビツト出力ＲＥＳ（ｎ−１）を局部エツジ発振器
１６及び残余加算器３ｏのＡ入力に供給する。残余加算
器３０のＳ加算出力は、プログラマブル遅延線３４にも
供給され、遅延線３４は、水晶遅延器２６からマスター
エンドオブカウント（ＭＥＯＣ）パルスを受けるごとに
、それを遅延期間ＲＥＳ（ｎ）遅延させた後に、１つの
出方周期パルスを送出する。プログラマブル遅延線３４
は、ＩＱＱｐｓの分解能をもち、６，４ナノ秒までの遅
延を与えうるデジタル補間回路である。水晶遅延器２６
のＭＥＯＣ出力は、マスターカウンター１８をリセット
すると共にアドレスレジスター１４をクロックするため
にも送出される。
第２図を参照すると、局部エツジ発生器１６は、プリセ
ット可能な１０ビツトの局部カウンター３６を含み、こ
の局部カウンターは、ＭＥＯＣパルスによってリセット
され、ＸＴＡＬ信号によってクロックされ、その１０ビ
ツトの出力を一致検出器３８に送出する。一致検出器３
８は、ＭＳＢ時間値ＲＡＭ４０（１０ビツト×２５６ビ
ツト）の出力も入力として受ける。一致検出器３８の出
精 力は、フリップフロップ４２に供出され、フリップフロ
ップ４２は、ＸＴＡＬ信号によってクロックされ、その
出力を水晶遅延器４４に送出する。
ット可能な１０ビツトの局部カウンター３６を含み、こ
の局部カウンターは、ＭＥＯＣパルスによってリセット
され、ＸＴＡＬ信号によってクロックされ、その１０ビ
ツトの出力を一致検出器３８に送出する。一致検出器３
８は、ＭＳＢ時間値ＲＡＭ４０（１０ビツト×２５６ビ
ツト）の出力も入力として受ける。一致検出器３８の出
精 力は、フリップフロップ４２に供出され、フリップフロ
ップ４２は、ＸＴＡＬ信号によってクロックされ、その
出力を水晶遅延器４４に送出する。
水晶遅延器４４もＸＴＡＬ信号によってクロックされる
。水晶遅延器４４は、２つの遅延入力４６゜４８を含み
、各々の遅延入力４６．４８は、プログラマブル遅延線
５０への水晶遅延器４４の局部エンドオブカウント（Ｌ
ＥＯＣ）出力を、ＩＸＴＡＬ信号分遅延させることがで
きる。遅延入力４６は、６ビツトの残余加算器５３から
キャリーアウト信号を受けるように接続され、遅延入力
４８は、６ビツト遅延加算器５４がらキャリーアウト信
号を受けるように接続されている。ＬＳＢ時間値ＲＡＭ
５２（６ビツト×２５６ビツト）も時間セットアドレス
バス１９によってアドレス指定され、残余加算器５３の
Ａ人カにその出方ＲＥＶ （ＴＶ（ｎ）／ＸＴＡＬ）を
送出する。残余加算器５３のＢ入力は、マスター周期発
振器１ｏがらＲＥＳ（ｎ−１）出力を受け、残余加算器
５３の６ビツトＳ加算出力は、遅延加算器４４のＡ人カ
に供給される。遅延加算器５４のＢ人カは、他のチャン
ネルのためのエツジ発生器によって供給されるエツジと
同相になるようにエツジ発生器１６によって供給される
エツジをデスキューするために、デスキュー値発生器５
６からデスキュー値ＤＥＳを受ける。発生器５６は、Ｍ
ＥＯＣによってリセットされ、使用すべきデスキュー値
を表わす制御信号ＣＮＴＲＬを受ける。遅延加算器５４
の６ビツトのＳ加算用カＤＥＬＡＹ（ｒｌ＞は、プログ
ラマブル遅延線５ｏによって供給され、この遅延線は、
Ｌｏｏｐｓの分解能をもったデジタル補間器であり、水
晶遅延器４４からパルスを受けるごとに、ＤＥＬＡＹ（
ｎ）の値によって指示される遅延ｗｉ間遅延させた後、
１つの出力パルスを送出する。
。水晶遅延器４４は、２つの遅延入力４６゜４８を含み
、各々の遅延入力４６．４８は、プログラマブル遅延線
５０への水晶遅延器４４の局部エンドオブカウント（Ｌ
ＥＯＣ）出力を、ＩＸＴＡＬ信号分遅延させることがで
きる。遅延入力４６は、６ビツトの残余加算器５３から
キャリーアウト信号を受けるように接続され、遅延入力
４８は、６ビツト遅延加算器５４がらキャリーアウト信
号を受けるように接続されている。ＬＳＢ時間値ＲＡＭ
５２（６ビツト×２５６ビツト）も時間セットアドレス
バス１９によってアドレス指定され、残余加算器５３の
Ａ人カにその出方ＲＥＶ （ＴＶ（ｎ）／ＸＴＡＬ）を
送出する。残余加算器５３のＢ入力は、マスター周期発
振器１ｏがらＲＥＳ（ｎ−１）出力を受け、残余加算器
５３の６ビツトＳ加算出力は、遅延加算器４４のＡ人カ
に供給される。遅延加算器５４のＢ人カは、他のチャン
ネルのためのエツジ発生器によって供給されるエツジと
同相になるようにエツジ発生器１６によって供給される
エツジをデスキューするために、デスキュー値発生器５
６からデスキュー値ＤＥＳを受ける。発生器５６は、Ｍ
ＥＯＣによってリセットされ、使用すべきデスキュー値
を表わす制御信号ＣＮＴＲＬを受ける。遅延加算器５４
の６ビツトのＳ加算用カＤＥＬＡＹ（ｒｌ＞は、プログ
ラマブル遅延線５ｏによって供給され、この遅延線は、
Ｌｏｏｐｓの分解能をもったデジタル補間器であり、水
晶遅延器４４からパルスを受けるごとに、ＤＥＬＡＹ（
ｎ）の値によって指示される遅延ｗｉ間遅延させた後、
１つの出力パルスを送出する。
動作について説明すると、マスター周期発振器１０は、
セントフレア（Ｓ ｔ、ｃｌａｉｒ）の米国特許第４．
２３１，１０４号に示された動作と同様に、水晶の周期
の整数倍と異なった周期ｎのためのプログラムされた周
期値ＰＶ（ｎ）をもった周期パルスを送出する。しかし
残余値は、米国特許第４．２３１．１０４号のようにエ
ツジ発生器においてさらに遅延が付加される水晶遅延器
の信号を遅延させるためには使用されない。その代りに
、水晶遅延器の信号と残余値とデジタル形のマスターエ
ンドオブカウント信号とは、全部の局部エツジ発生器１
６に送出され、そこで全部の遅延が同時に水晶遅延器の
信号に付加される。
セントフレア（Ｓ ｔ、ｃｌａｉｒ）の米国特許第４．
２３１，１０４号に示された動作と同様に、水晶の周期
の整数倍と異なった周期ｎのためのプログラムされた周
期値ＰＶ（ｎ）をもった周期パルスを送出する。しかし
残余値は、米国特許第４．２３１．１０４号のようにエ
ツジ発生器においてさらに遅延が付加される水晶遅延器
の信号を遅延させるためには使用されない。その代りに
、水晶遅延器の信号と残余値とデジタル形のマスターエ
ンドオブカウント信号とは、全部の局部エツジ発生器１
６に送出され、そこで全部の遅延が同時に水晶遅延器の
信号に付加される。
第１図を参照すると、ＰＶ（ｎ）を水晶遅延器の周期（
ＸＴＡＬ）で除算して得た整数値ＩＮＴ（ＰＶ（ｎ）／
ＸＴＡＬ）（第１図参照）は、ＭＳＢ周期値ＲＡＭ２０
にロードされ、この除算の剰余値ＲＥＭ （ＰＶ （ｎ
）／ＸＴＡＬ）（１００ｐｓ増分にて示す、第１図参
照）は、ＬＳＢ周期値ＲＡＭ３２にロードされる。ＰＶ
（ｎ）は、１９．２ｎｓ（いろいろの計算を行うための
回路を伝達するには、最小で３水晶周期が必要とされる
）がら６．５μｓ（２”水晶周期）の範囲内とすること
ができ、ＲＡＭ２０．３２に記憶された２５６個の数値
の１つである。従って、周期値ＰＶ’（ｎ）は、（クロ
ック周期単位において）ＲＡＭ２０にロードされた整数
値と（１００ｐｓ単位において）ＲＡＭ３２にロードさ
れた剰余値との和である。マスターカウンター１８は、
ＸＴＡＬ信号をカウントし、その出力をカウントし、そ
の出力を一致検出器２２に供給し、一致検出器２２は、
マスターカウンター１８のカウント値がＭＳＢ ＲＡ
Ｍ２０によって供給される整数値に等しくなった時に１
個のパルスをフリップフロップ２４に供給する。
ＸＴＡＬ）で除算して得た整数値ＩＮＴ（ＰＶ（ｎ）／
ＸＴＡＬ）（第１図参照）は、ＭＳＢ周期値ＲＡＭ２０
にロードされ、この除算の剰余値ＲＥＭ （ＰＶ （ｎ
）／ＸＴＡＬ）（１００ｐｓ増分にて示す、第１図参
照）は、ＬＳＢ周期値ＲＡＭ３２にロードされる。ＰＶ
（ｎ）は、１９．２ｎｓ（いろいろの計算を行うための
回路を伝達するには、最小で３水晶周期が必要とされる
）がら６．５μｓ（２”水晶周期）の範囲内とすること
ができ、ＲＡＭ２０．３２に記憶された２５６個の数値
の１つである。従って、周期値ＰＶ’（ｎ）は、（クロ
ック周期単位において）ＲＡＭ２０にロードされた整数
値と（１００ｐｓ単位において）ＲＡＭ３２にロードさ
れた剰余値との和である。マスターカウンター１８は、
ＸＴＡＬ信号をカウントし、その出力をカウントし、そ
の出力を一致検出器２２に供給し、一致検出器２２は、
マスターカウンター１８のカウント値がＭＳＢ ＲＡ
Ｍ２０によって供給される整数値に等しくなった時に１
個のパルスをフリップフロップ２４に供給する。
これはフリップフロップ２４に供給され、フリップフロ
ップ２４は、（遅延入力２８のキャリーアウド信号によ
って遅延されない限り）次のＸＴＡＬ信号によって、Ｍ
ＥＯＣパルスを供給し、このＭＥＯＣパルスは、マスタ
ーカウンター１８をリセットし、時間セットアドレスレ
ジスター１４をクロックし、次の時間セットアドレスを
ＲＡＭ２０．３２に供給する。ＬＳＢ ＲＡＭ３２が
ら残余加算器３０に供給された剰余値は、入力Ａの値に
加算され、和ＲＥＳ（ｎ）として、遅延線３４及びレジ
スター３３に供給される。遅延線３４は、ＭＥＯＣパル
スを受信するごとに、それをＲＥＳ（ｎ）値によって遅
延させた後、１個の周期パルスを送出する。レジスター
３３は、ＸＴＡＬ信号を受信した後、それがレジスター
３３への入力後のＩＭＥＯＣ周期であることを指示する
ために、出力ＲＥＳ（ｎ−１＞を送出する。プログラマ
ブル遅延線３４及びレジスター３３に残余加算器３０に
よって送出されたＲＥＳ（ｎ）値は、次式によって与え
られるｉ＆後の６ビツトの値を有する。
ップ２４は、（遅延入力２８のキャリーアウド信号によ
って遅延されない限り）次のＸＴＡＬ信号によって、Ｍ
ＥＯＣパルスを供給し、このＭＥＯＣパルスは、マスタ
ーカウンター１８をリセットし、時間セットアドレスレ
ジスター１４をクロックし、次の時間セットアドレスを
ＲＡＭ２０．３２に供給する。ＬＳＢ ＲＡＭ３２が
ら残余加算器３０に供給された剰余値は、入力Ａの値に
加算され、和ＲＥＳ（ｎ）として、遅延線３４及びレジ
スター３３に供給される。遅延線３４は、ＭＥＯＣパル
スを受信するごとに、それをＲＥＳ（ｎ）値によって遅
延させた後、１個の周期パルスを送出する。レジスター
３３は、ＸＴＡＬ信号を受信した後、それがレジスター
３３への入力後のＩＭＥＯＣ周期であることを指示する
ために、出力ＲＥＳ（ｎ−１＞を送出する。プログラマ
ブル遅延線３４及びレジスター３３に残余加算器３０に
よって送出されたＲＥＳ（ｎ）値は、次式によって与え
られるｉ＆後の６ビツトの値を有する。
ＲＥＳ （ｎ）＝ＲＥＳ （ｎ＋１ ）＋ＲＥＳ （Ｐ
Ｖ（ｎ）／ＸＴＡＬ） ここで、 ＰＶ （ｎ）＝周期ｎのためのプログラムされた周期値 ＸＴＡＬ＝水晶周期値 ＲＥＭ （ｘ／ｙ）＝除算ｘ／ｙの剰余ＲＥＳ（ｎ）−
ｎ番目の周期の残余 （ＲＥＳ（０）＝Ｏ） 従って、最初の周期であれば、ＲＥＳ（ｎ）は単に、Ｌ
ＳＢ ＲＡＭ３２によって供給された剰余値に等しい
。その後のサイクルにおいて、ＲＥＳ （ｎ＞は、この
値と、レジスター３３の出力からフィードバックされた
前のサイクルからの残余値との和に等しい。このように
、発振器１２の周期の整数値と異なった値ＰＶ（ｎ）を
有する周期パルスは、クロック信号の整数の数をカウン
トしてＭＥＯＣパルスを取得し、以前の周期パルスがク
ロック信号に同期していなかった事実を勘案するように
、最初のサイクルの除算値によってＭＥＯＣパルスを遅
延させ、この剰余値と以後の各サイクルの残余値との和
によってＭＥＯＣを遅延させることによって供給される
。発振器の周期が。
Ｖ（ｎ）／ＸＴＡＬ） ここで、 ＰＶ （ｎ）＝周期ｎのためのプログラムされた周期値 ＸＴＡＬ＝水晶周期値 ＲＥＭ （ｘ／ｙ）＝除算ｘ／ｙの剰余ＲＥＳ（ｎ）−
ｎ番目の周期の残余 （ＲＥＳ（０）＝Ｏ） 従って、最初の周期であれば、ＲＥＳ（ｎ）は単に、Ｌ
ＳＢ ＲＡＭ３２によって供給された剰余値に等しい
。その後のサイクルにおいて、ＲＥＳ （ｎ＞は、この
値と、レジスター３３の出力からフィードバックされた
前のサイクルからの残余値との和に等しい。このように
、発振器１２の周期の整数値と異なった値ＰＶ（ｎ）を
有する周期パルスは、クロック信号の整数の数をカウン
トしてＭＥＯＣパルスを取得し、以前の周期パルスがク
ロック信号に同期していなかった事実を勘案するように
、最初のサイクルの除算値によってＭＥＯＣパルスを遅
延させ、この剰余値と以後の各サイクルの残余値との和
によってＭＥＯＣを遅延させることによって供給される
。発振器の周期が。
６．４ｎｓであり、プログラマブル遅延線３４が１００
ｐｓの増分において遅延を加算するので、残余加算器３
０は、６４までカウントした後に、オーバーフローし、
キャリーアウト信号を送出し、ＭＥＯＣは再び水晶信号
に同期されるため、１水晶信号が水晶遅延器２６に供給
される。この周期パルスは、次の周期のフォーマットさ
れるべきデータを送出するために、パターン発生器（図
示しない）において使用される。
ｐｓの増分において遅延を加算するので、残余加算器３
０は、６４までカウントした後に、オーバーフローし、
キャリーアウト信号を送出し、ＭＥＯＣは再び水晶信号
に同期されるため、１水晶信号が水晶遅延器２６に供給
される。この周期パルスは、次の周期のフォーマットさ
れるべきデータを送出するために、パターン発生器（図
示しない）において使用される。
第２図を参照して、局部エツジ発生器１６は、ＭＥＯＣ
パルス、ＸＴＡＬ信号、時間セットアドレスバス１９の
アドレス及びマスター周期発振器１０からのＲＥＳ（ｎ
−１）残余値を受ける。ＭＥＯＣパルスは、カウンター
３６をリセットし、カウンター３６は、ＸＴＡＬ信号を
カウントしてその出力を一致検出器３８に送出する。サ
イクル（周期）ｎのエツジ発生器１６の時間値ＴＶ（ｎ
）は、周期値と同様に、ＲＡＭ４０．５２において、水
晶の周期の成る整数の数ＩＮＴ （ＴＶ（ｎ）／ＸＴＡ
Ｌ）プラス剰余値ＲＥＭ （ＴＶ （ｎ）／ＸＴＡＬ）
に分割される。カウンター３６の出力値がＭＳＢ時間値
ＲＡＭ４０中の整数値に一致すると、１個のパルスがフ
リップフロップ４２に送出され、フリップフロップ４２
は、次のＸＴＡＬ信号を受けた時、水晶遅延器４４に１
個のパルスを送出する。剰余値ＲＥＭ （ＴＶ （ｎ）
／ＸＴＡＬ）は、６ビツト加算器５３のＡ入力に供給さ
れ、加算器５３は、周期発振器１ｏがら供給される残余
値ＲＥＳ（ｎ−１）を、該剰余値に加算する。これらの
値の６ビツト加算値は、遅延加算器５４に供給され、遅
延加算器５４は、デスキュー値発生器５６からの任意の
デスキュー値ＤＢＳを加算する。
パルス、ＸＴＡＬ信号、時間セットアドレスバス１９の
アドレス及びマスター周期発振器１０からのＲＥＳ（ｎ
−１）残余値を受ける。ＭＥＯＣパルスは、カウンター
３６をリセットし、カウンター３６は、ＸＴＡＬ信号を
カウントしてその出力を一致検出器３８に送出する。サ
イクル（周期）ｎのエツジ発生器１６の時間値ＴＶ（ｎ
）は、周期値と同様に、ＲＡＭ４０．５２において、水
晶の周期の成る整数の数ＩＮＴ （ＴＶ（ｎ）／ＸＴＡ
Ｌ）プラス剰余値ＲＥＭ （ＴＶ （ｎ）／ＸＴＡＬ）
に分割される。カウンター３６の出力値がＭＳＢ時間値
ＲＡＭ４０中の整数値に一致すると、１個のパルスがフ
リップフロップ４２に送出され、フリップフロップ４２
は、次のＸＴＡＬ信号を受けた時、水晶遅延器４４に１
個のパルスを送出する。剰余値ＲＥＭ （ＴＶ （ｎ）
／ＸＴＡＬ）は、６ビツト加算器５３のＡ入力に供給さ
れ、加算器５３は、周期発振器１ｏがら供給される残余
値ＲＥＳ（ｎ−１）を、該剰余値に加算する。これらの
値の６ビツト加算値は、遅延加算器５４に供給され、遅
延加算器５４は、デスキュー値発生器５６からの任意の
デスキュー値ＤＢＳを加算する。
これらの値の加算値は、次にプログラマブル遅延線５０
に供給される。このように遅延値は、次式によって与え
られる最後の６ビツトによって決定される。
に供給される。このように遅延値は、次式によって与え
られる最後の６ビツトによって決定される。
ＤＥＬＡＹ（ｎ）＝ＲＥＳ （ｎ−１） 十’ＲＥＭ（
ＴＶ（ｎ）／ＸＴＡＬ）＋ ＥＳ ここで ＴＶ（ｎ）＝サイクルｎのためのプログラムされた時間
値 ＤＦ、Ｓ−局部エツジ発生器１６のデスキュー周期発振
器１０と同様に、水晶遅延器４４はそ１７）ＬＥＯＣパ
ルスをプログラマブル遅延線５０に送出し、遅延線５０
は、遅延期間ＤＥＬＡＹ（ｎ）をそれに付加する。遅延
入力４６．４８は、６ビツト加算器５３．５４がオーバ
ーフローしてキャリーアウト信号を送出した時に使用さ
れる。プログラマブル遅延線５０の出力は、タイミング
エツジパルスであり、このパルスは、エツジを発生させ
るために使用され、このエツジは、例えば別の局部エツ
ジ発生器からのエツジと共に使用され、タイミング信号
発生器を使用した自動テスト装置によってテストされて
いるデジタル回路にデータパルスを送出する。このよう
に時間値ＴＶ（ｎ）は、時間パルスが開始エツジか又は
終了エツジかということと所望のパルス幅とに例えば依
存して、周期値ＰＶ（ｎ＞と相違してもよい。ＤＥＳ値
は、タイミング信号発生器に至りかつそれを通過する経
路、エツジが上昇エツジのために用いられるかもしくは
下降エツジのために用いられるか又はドライバーに用い
られるかもしくは検出器に用いられるに依存して変化す
るデスキュー値を送出する。
ＴＶ（ｎ）／ＸＴＡＬ）＋ ＥＳ ここで ＴＶ（ｎ）＝サイクルｎのためのプログラムされた時間
値 ＤＦ、Ｓ−局部エツジ発生器１６のデスキュー周期発振
器１０と同様に、水晶遅延器４４はそ１７）ＬＥＯＣパ
ルスをプログラマブル遅延線５０に送出し、遅延線５０
は、遅延期間ＤＥＬＡＹ（ｎ）をそれに付加する。遅延
入力４６．４８は、６ビツト加算器５３．５４がオーバ
ーフローしてキャリーアウト信号を送出した時に使用さ
れる。プログラマブル遅延線５０の出力は、タイミング
エツジパルスであり、このパルスは、エツジを発生させ
るために使用され、このエツジは、例えば別の局部エツ
ジ発生器からのエツジと共に使用され、タイミング信号
発生器を使用した自動テスト装置によってテストされて
いるデジタル回路にデータパルスを送出する。このよう
に時間値ＴＶ（ｎ）は、時間パルスが開始エツジか又は
終了エツジかということと所望のパルス幅とに例えば依
存して、周期値ＰＶ（ｎ＞と相違してもよい。ＤＥＳ値
は、タイミング信号発生器に至りかつそれを通過する経
路、エツジが上昇エツジのために用いられるかもしくは
下降エツジのために用いられるか又はドライバーに用い
られるかもしくは検出器に用いられるに依存して変化す
るデスキュー値を送出する。
局部エツジ発生器に純水晶信号を供給して全部の遅延を
同時に加算することに関係して、実質的な利点が得られ
る。即ち、タイミング系統は、完全に同期されているた
め、簡単に製造され、作動も確実である。純水晶のみが
タイミング系統に対してファンアウトされるので、伝送
線の不正確さは、タイミングの不正確さに寄与しない。
同時に加算することに関係して、実質的な利点が得られ
る。即ち、タイミング系統は、完全に同期されているた
め、簡単に製造され、作動も確実である。純水晶のみが
タイミング系統に対してファンアウトされるので、伝送
線の不正確さは、タイミングの不正確さに寄与しない。
残余及び剰余の遅延は、分散され、デジタル領域におい
て加え合される。只１つの水晶相しかないので、混信が
減少する。残余値は、アナログ領域においてではなく、
デジタル領域において容易に加え合される。純水晶信号
と最終タイミング信号との間には、絶対最小のゲートが
あり、複数のゲートを通過した信号（各々が多少の歪み
を付加する）に最終的なタイミング信号が基づいたもの
とすることをさけることによって、精度が改善される。
て加え合される。只１つの水晶相しかないので、混信が
減少する。残余値は、アナログ領域においてではなく、
デジタル領域において容易に加え合される。純水晶信号
と最終タイミング信号との間には、絶対最小のゲートが
あり、複数のゲートを通過した信号（各々が多少の歪み
を付加する）に最終的なタイミング信号が基づいたもの
とすることをさけることによって、精度が改善される。
ｉ立爽１舅
本発明は、前述した実施例以外にも種々変更して実施す
ることができる。例えば、タイミング系統は、多重チャ
ンネル自動回路テスター以外の回路、例えば、周期ごと
に変化しうる正確なタイミングエツジを必要とする回路
にも適用される。
ることができる。例えば、タイミング系統は、多重チャ
ンネル自動回路テスター以外の回路、例えば、周期ごと
に変化しうる正確なタイミングエツジを必要とする回路
にも適用される。
第１図は、複数の局部エツジ発生器にマスターエンドオ
ブカウントパルス及び残余値を供給するために使用され
る周期発振器回路を示すブロック図、第２図は、クロッ
ク信号とマスターエンドオブカウントパルスと第１図の
回路の剰余値とをタイミングエツジパルスを発生させる
ために使用する局部エツジ発生器のブロック図である。 １０・・・マスター周期発振器。 １６・・・局部エツ
ジ発生器。 ２６・・・水晶遅延器。 ３６・・・局部
（外４名）
ブカウントパルス及び残余値を供給するために使用され
る周期発振器回路を示すブロック図、第２図は、クロッ
ク信号とマスターエンドオブカウントパルスと第１図の
回路の剰余値とをタイミングエツジパルスを発生させる
ために使用する局部エツジ発生器のブロック図である。 １０・・・マスター周期発振器。 １６・・・局部エツ
ジ発生器。 ２６・・・水晶遅延器。 ３６・・・局部
（外４名）
Claims (1)
- 【特許請求の範囲】 １）クロック周期の倍数でない周期値を有する複数の同
期タイミング信号を供給するシステムであって、 １クロック周期分だけ時間的に分離されたクロック信号
を発生するクロックと、 前記クロック信号を受ける複数の局部エッジ発生器とを
有し、各々の局部エッジ発生器は、所定のクロック信号
を受信した時に局部出力を供給するための局部プログラ
マブル計数手段及び各々の局部出力に続く或る遅延期間
の後に１つのタイミング信号を供給する局部プログラマ
ブル遅延手段を含み、 前記局部プログラマブル遅延手段の分解能は前記クロッ
クの分解能よりも高くして成るシステム。 ２）前記局部プログラマブル計数手段が、クロック信号
を計数する局部カウンターと、該局部カウンターの出力
を所望の時間値に対応する整数の数と比較して次のクロ
ック信号においてトリガーされるフリップフロップに出
力を供給する一致検出器とを含む請求項第１項記載のシ
ステム。 ３）前記局部プログラマブル計数手段が、所望の時間値
において整数の数のクロック周期がロードされた第１Ｒ
ＡＭを含み、該整数の数は該第１ＲＡＭから得られる請
求項第２項記載のシステム。 ４）前記局部プログラマブル遅延手段が、遅延線と、前
記所望の時間値を前記クロック期間により除算して得た
剰余値がロードされた第２ＲＡＭとを含み、全ての前記
局部発生器において第１ＲＡＭ及び第２ＲＡＭに共通の
アドレスバスが接続された請求項第３項記載のシステム
。 ５）前記プログラマブル遅延手段が、前記剰余値に残余
値を加算してその和を前記遅延線に供給する第１加算器
を含む請求項第４項記載のシステム。 ６）前記プログラマブル遅延手段が、残余値及び剰余値
にデスキュー値を加算してその和を前記遅延線に供給す
るための第２加算器を含む請求項第５項記載のシステム
。 ７）前記デスキュー値が１サイクルごとにデスキュー値
を変更しうるデスキュー発生器によって供給される請求
項第６項記載のシステム。 ８）マスターエンドオブカウントパルス及び残余値を局
部エッジ発生器に供給するマスター制御回路が設けられ
た請求項第２項記載のシステム。 ９）前記マスター制御回路が周期発振器であり、該周期
発振器が、所定のクロック信号を受信した時にマスター
エンドオブカウント出力を供給するマスタープログラマ
ブル計数手段と、各々の前記マスターエンドオブカウン
ト出力に続く遅延期間後に周期出力信号を供給するマス
タープログラマブル遅延手段とを含み、該マスター遅延
手段の分解能を前記クロックの分解能より高くした請求
項第８項記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US1281587A | 1987-02-09 | 1987-02-09 | |
| US12815 | 1987-02-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63203005A true JPS63203005A (ja) | 1988-08-22 |
| JPH06103832B2 JPH06103832B2 (ja) | 1994-12-14 |
Family
ID=21756830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63025567A Expired - Lifetime JPH06103832B2 (ja) | 1987-02-09 | 1988-02-05 | タイミング信号発生装置 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPH06103832B2 (ja) |
| CA (1) | CA1281385C (ja) |
| DE (1) | DE3743434A1 (ja) |
| FR (1) | FR2610742B1 (ja) |
| GB (1) | GB2200774B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008503887A (ja) * | 2004-06-22 | 2008-02-07 | テールズ | 同期信号を生成するための電子装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2684209B1 (fr) * | 1990-10-30 | 1995-03-10 | Teradyne Inc | Generateur de base de temps rapide. |
| EP0618677A1 (en) * | 1993-03-31 | 1994-10-05 | STMicroelectronics S.r.l. | Programmable time-interval generator |
| CA2127192C (en) * | 1993-07-01 | 1999-09-07 | Alan Brent Hussey | Shaping ate bursts, particularly in gallium arsenide |
| WO1996032654A1 (fr) * | 1995-04-13 | 1996-10-17 | Advantest Corporation | Generateur de periodes pour dispositif d'essai de semi-conducteurs |
| US5566188A (en) * | 1995-03-29 | 1996-10-15 | Teradyne, Inc. | Low cost timing generator for automatic test equipment operating at high data rates |
| CN112968691B (zh) * | 2021-02-10 | 2023-04-11 | 西南电子技术研究所（中国电子科技集团公司第十研究所） | 脉冲时延精度自适应同步方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59105123A (ja) * | 1982-12-08 | 1984-06-18 | Fujitsu Ltd | クロツク回路 |
| JPS59174016A (ja) * | 1983-03-24 | 1984-10-02 | Fujitsu Ltd | クロツク分配システム |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3633113A (en) * | 1969-12-22 | 1972-01-04 | Ibm | Timed pulse train generating system |
| US4231104A (en) * | 1978-04-26 | 1980-10-28 | Teradyne, Inc. | Generating timing signals |
| US4409564A (en) * | 1981-03-20 | 1983-10-11 | Wavetek | Pulse delay compensation for frequency synthesizer |
| DE3267977D1 (de) * | 1981-11-26 | 1986-01-30 | Itt Ind Gmbh Deutsche | Frequency divider programmable for non-integer division |
| JPS6089774A (ja) * | 1983-08-01 | 1985-05-20 | フエアチアイルド カメラ アンド インストルメント コ−ポレ−シヨン | 最小メモリを使用した自動テスト方式における信号タイミング装置の制御 |
| JP2539600B2 (ja) * | 1985-07-10 | 1996-10-02 | 株式会社アドバンテスト | タイミング発生装置 |
-
1987
- 1987-12-02 CA CA000553324A patent/CA1281385C/en not_active Expired - Lifetime
- 1987-12-21 DE DE19873743434 patent/DE3743434A1/de active Granted
-
1988
- 1988-01-11 FR FR8800207A patent/FR2610742B1/fr not_active Expired - Fee Related
- 1988-02-05 JP JP63025567A patent/JPH06103832B2/ja not_active Expired - Lifetime
- 1988-02-09 GB GB8802937A patent/GB2200774B/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59105123A (ja) * | 1982-12-08 | 1984-06-18 | Fujitsu Ltd | クロツク回路 |
| JPS59174016A (ja) * | 1983-03-24 | 1984-10-02 | Fujitsu Ltd | クロツク分配システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008503887A (ja) * | 2004-06-22 | 2008-02-07 | テールズ | 同期信号を生成するための電子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2200774B (en) | 1990-11-07 |
| FR2610742A1 (fr) | 1988-08-12 |
| FR2610742B1 (fr) | 1994-05-20 |
| CA1281385C (en) | 1991-03-12 |
| DE3743434C2 (ja) | 1990-07-19 |
| GB2200774A (en) | 1988-08-10 |
| DE3743434A1 (de) | 1988-08-18 |
| GB8802937D0 (en) | 1988-03-09 |
| JPH06103832B2 (ja) | 1994-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5274796A (en) | Timing generator with edge generators, utilizing programmable delays, providing synchronized timing signals at non-integer multiples of a clock signal | |
| US5532633A (en) | Clock generating circuit generating a plurality of non-overlapping clock signals | |
| JP2777982B2 (ja) | パルス幅変調回路 | |
| US5394114A (en) | One nanosecond resolution programmable waveform generator | |
| JPH08146103A (ja) | タイミング信号発生装置 | |
| JP3524967B2 (ja) | 複数基準発振器用タイミング発生器 | |
| JPS63203005A (ja) | タイミング信号発生装置 | |
| JPH04268811A (ja) | タイミングジェネレータ | |
| US4638256A (en) | Edge triggered clock distribution system | |
| USRE36063E (en) | Timing generator with edge generators, utilizing programmable delays, providing synchronized timing signals at non-integer multiples of a clock signal | |
| US7804349B2 (en) | Timing signal generator providing synchronized timing signals at non-integer clock multiples adjustable by more than one period | |
| JP2561644B2 (ja) | タイミング信号発生器 | |
| JP3006550B2 (ja) | クロック調整回路 | |
| JPH11163689A (ja) | クロック逓倍回路 | |
| JPH0770996B2 (ja) | ギヤツプが付随する書込みクロツクからギヤツプのない読出しクロツクへの変換方法および装置 | |
| JP3501923B2 (ja) | 半導体試験装置用タイミング発生器 | |
| JP3003328B2 (ja) | クロック信号回路 | |
| JP2710853B2 (ja) | パルスジェネレータ | |
| KR100486236B1 (ko) | 2의계승이아닌분주신호발생장치및방법 | |
| JP2841360B2 (ja) | タイミング・ジエネレータ | |
| JPS61131612A (ja) | クロツクパルス作成回路 | |
| SU1107260A2 (ru) | Цифровой синтезатор частот | |
| JPH06109813A (ja) | タイミング発生装置 | |
| SU1176439A1 (ru) | Умножитель частоты | |
| JPH0454726A (ja) | １／ｎ分周器回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081214 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081214 Year of fee payment: 14 |