JP3397000B2 - タイミング信号列を処理する装置および方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、タイミング信号列を表
すタイミング・パラメータから時刻値を処理し計算する
少なくとも１個の処理ユニットと、タイミング信号列を
出力する出力ユニットとを備えるタイミング信号列を処
理する装置および方法に関する。

【０００２】

【従来の技術】タイミング信号は、タイミング発生器お
よび周波数発生器、特に試験機器に広く用いられてい
る。メモリチップとＡＳＩＣの増大する要求と容量は、
高速で正確な試験機器を必要とする。広い周波数範囲を
備える周波数発生器は、従来技術では、位相ロックルー
プ（ＰＬＬ）回路またはプログラマブル・プレスケーラ
として一般に知られている。前者は、高い周波数分解能
で作動するが、後者は、高精度、および異なる周波数適
用の間でスイッチング時間がないことを示す。

【０００３】同じ発明者によるドイツ国特許公告公報Ｄ
Ｅ−Ｃ−２，８２９，７０９号は、高精度と高分解能を
有し、異なる周波数の間でスイッチング時間のない広い
周波数範囲を有するようにするために、位相ロックルー
プ（ＰＬＬ）回路と、プログラマブル・プレスケーラと
の長所を組合わせる周波数シンセサイザを開示してい
る。パルス・サイクルの発生は、カウント処理がゼロに
なったときにスタート・カウントを負荷することができ
るダウン・カウンタの特定のカウントから得られる。パ
ルス・サイクルの高い時間分解能に影響を与えるために
は、カウントダウン処理の始まりが、カウント・クロッ
クの整数倍だけ遅延される。周波数シンセサイザは、ピ
コ秒範囲の周波数分解能で単一サイクルを発生すること
ができるが、それらのサイクルの繰り返し率は、素子の
処理速度によって制限される。

【０００４】

【発明が解決しようとする課題】したがって、本発明の
目的は、タイミング・サイクルの繰り返し率が、素子の
処理速度に制限されない周波数およびタイミング発生器
を提供することにある。

【０００５】本発明の他の目的は、高精度で、高い周波
数分解能を有し、広い適用可能な周波数範囲に対して異
なるタイミング・サイクル間にスイッチング時間のない
周波数およびタイミング発生器を提供することにある。

【０００６】本発明のさらに他の目的は、素子の価格と
マシーンの負荷を最適化するために、モジュラー構造を
備える回路を提供することにある。

【０００７】本発明のさらに他の目的は、高い精度また
は低い精度の素子を必要とする回路に分離できる回路を
提供することにある。

【０００８】本発明のさらに他の目的は、並列処理技術
により非常に低価格の素子を備える、高精度で、高い周
波数分解能の周波数およびタイミング発生器を提供する
ことにある。

【０００９】

【課題を解決するための手段】本発明の目的は、タイミ
ング・パラメータを入力する入力ユニットによって解決
され、それによって、並列に処理される連続するｎ個の
タイミング・パラメータのシーケンスは、入力ユニット
によってｎ個の処理ユニットに分配される。第１の時刻
値は、処理ユニットのうちの第１の処理ユニットによっ
て、タイミング・パラメータのうちの第１のタイミング
・パラメータから計算され、次に続く時刻値は、処理ユ
ニットのうちの次に続く処理ユニットによって、シーケ
ンスの対応する次に続くタイミング・パラメータと、先
の各タイミング・パラメータの計算された時刻値とから
計算される。

【００１０】他の実施例では、出力ユニットは、各処理
ユニットに接続され、各処理ユニットの計算された時刻
値を記憶する記憶手段と、記憶手段に接続され、記憶さ
れた時刻値からタイミング信号を発生するタイミング発
生器とを備え、各タイミング発生器は、先のタイミング
信号を発生するタイミング発生器か、または各タイミン
グ発生器に同時に与えられたトリガ信号によってトリガ
できる。

【００１１】記憶手段は、出力ユニットの処理と処理ユ
ニットの処理との間のデカップリングを可能にする。ト
リガの可能性は、タイミング発生の制御を容易にする。

【００１２】他の実施例では、出力ユニットは、発信器
タイミング信号によってクロックできる。これは、正確
な基準発振器信号にタイミング信号発生の参照を可能に
し、タイミング処理における許容誤差からタイミング発
生をデカップリングする。

【００１３】他の実施例では、各処理ユニットは、時刻
値を計算する計算ユニットと、計算ユニットに接続さ
れ、先のタイミング・パラメータの計算された時刻値が
利用可能でないならば各タイミング・パラメータを記録
するレジスタ手段とを備えている。これは、計算ユニッ
トにおける時間遅延による機能障害を防ぐために、計算
のための限定された時間の設定を可能にする。さらに、
１シーケンスの全てのタイミング・パラメータは、例え
ば新しい各ＣＬＯＣＫ信号で同時に処理ユニットに与え
ることができる。

【００１４】他の実施例は、タイミング・パラメータを
ファイン・パラメータとコース・パラメータに分離する
分離手段をさらに備えており、ここでコース・パラメー
タは、発振器周期以上の時間を表し、ファイン・パラメ
ータは、発振器周期未満の時間を表わしている。分離
は、発振器周期以下のタイミング範囲のタイミング発生
をカバーするために単に必要である高精度なタイミング
発生器の使用を可能にする。

【００１５】他の実施例は、１シーケンスの最後の時刻
値を第１の計算ユニットに与え、１シーケンスの最後の
時刻値と次に続くタイミング・パラメータとから次の時
刻値を計算するパイロット計算器をさらに備えており、
パイロット計算器は、各シーケンスの第１の時刻値を計
算する第１の処理ユニットに接続されている。パイロッ
ト計算器の使用は、先のシーケンスの計算の結果から独
立した、各シーケンスのタイミング・パラメータの分離
された計算を可能にする。

【００１６】他の実施例では、パイロット計算器は、処
理ユニットにしたがって構成されており、それゆえ、必
要とする種々のモジュールまたは素子の数は、減少す
る。

【００１７】本発明の実施例による処理ユニットのモジ
ュラー構造は、ＰＬＡｓ（Ｐｒｏｇｒａｍｍａｂｌｅ
Ｌｏｇｉｃ Ａｒｒａｙ）およびＦＰＧＡｓ（Ｆｉｅｌ
ｄＰｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）
のような低価格の素子を用いる応用に特に有利であり、
高効率で複数のユニットを容易に組合わせることができ
る。

【００１８】本発明の目的は、タイミング信号列を表す
タイミング・パラメータを入力する第１のステップと、
並列に処理される連続するｎ個のタイミング・パラメー
タをｎ個の処理ユニットの分配する第２のステップと、
タイミング・パラメータから時刻値を計算する第３のス
テップと、タイミング信号列を出力する第４のステップ
とを含む方法によってもまた解決される。第３のステッ
プにおいて、処理ユニットのうちの第１の処理ユニット
は、タイミング・パラメータのうちの第１のタイミング
・パラメータから第１の時刻値を計算し、処理ユニット
のうちの次に続く処理ユニットは、１シーケンスの対応
する次に続くタイミング・パラメータと先の各タイミン
グ・パラメータの計算された時刻値とから次に続く時刻
値を計算する。

【００１９】

【実施例】図１は、本発明のタイミング・パラメータお
よび時刻値の例を示している。タイミング信号列は、予
め決められた時間間隔で順次出力されている。連続する
タイミング信号の間の時間間隔は、本例では、タイミン
グ信号Ｔ０，Ｔ１間の１２ｎｓ、タイミング信号Ｔ１，
Ｔ２間の１４ｎｓ、タイミング信号Ｔ２，Ｔ３間の１０
ｎｓ、タイミング信号Ｔ３，Ｔ４間の１６ｎｓ等のタイ
ミング・パラメータによって表されている。それは、第
１のタイミング信号Ｔ１が、最初のタイミング信号Ｔ０
の後１２ｎｓで現れることを意味している。第２のタイ
ミング信号Ｔ２は、第１のタイミング信号Ｔ１の後１４
ｎｓで、かつ最初のタイミング信号Ｔ０の後２６ｎｓで
与えられる。第３のタイミング信号Ｔ３は、第２のタイ
ミング信号Ｔ２の後１０ｎｓで、かつ最初のタイミング
信号Ｔ０の後３６ｎｓ等で与えられる。一つのタイミン
グ信号と最初のタイミング信号との間の時間間隔は、個
々のタイミング・パラメータの時刻値と呼ばれ、決定さ
れなければならない。値と単位は、単なる例示的なもの
であると理解されるべきである。また、タイミング・パ
ラメータは、必ずしも連続するタイミング信号間の時間
間隔を指す必要はなく、時刻値は、また他の計算方法に
よってタイミング・パラメータから導くこともできる。

【００２０】図２は、タイミング・パラメータ列からタ
イミング信号列への処理方法を示している。最初に、タ
イミング・パラメータ列は、連続するタイミング・パラ
メータの連続シーケンスに分割される。この例では、各
シーケンスは、４個のタイミング・パラメータで構成さ
れている。したがって第１のシーケンスは、タイミング
・パラメータの列の第１の４個のタイミング・パラメー
タ１２ｎｓ，１４ｎｓ，１０ｎｓ，１６ｎｓで構成され
ている。第２のシーケンスは、タイミング・パラメータ
の列の第２の４個のタイミング・パラメータ１５ｎｓ，
１２ｎｓ，１４ｎｓ，１０ｎｓで構成されており、以下
も同じように構成されている。

【００２１】各シーケンスは、図３に説明されている次
の手順で処理される。この処理の後では、各シーケンス
は、対応するタイミング・パラメータから得られた時刻
値で構成されている。したがって第１のシーケンスは、
タイミング・パラメータの列の第１のシーケンスのタイ
ミング・パラメータから得られた第１の４個の時刻値１
２ｎｓ，２６ｎｓ，３６ｎｓ，５２ｎｓで構成されてい
る。第２のシーケンスは、タイミング・パラメータの列
の第２のシーケンスのタイミング・パラメータ１５ｎ
ｓ，１２ｎｓ，１４ｎｓ，１０ｎｓから得られた第２の
４個の時刻値６７ｎｓ，７９ｎｓ，９３ｎｓ，１０３ｎ
ｓで構成されており、以下も同じように構成されてい
る。

【００２２】最後に、計算された時刻値は、物理的信号
に変換され、タイミング信号列として出力される。

【００２３】図３は、本発明の一実施例に従ってタイミ
ング・パラメータから時刻値を得る方法を説明してい
る。初期状態では、タイミング・パラメータの第１のシ
ーケンスが最初に処理され、次の各シーケンスが続いて
処理される。第１のシーケンスの第１のタイミング・パ
ラメータが、タイミング・パラメータ列の最初のタイミ
ング・パラメータであるので、１２ｎｓはゼロを加算さ
れる。その結果は、第１の時刻値（１２ｎｓ）であり、
さらに第１のシーケンスの第２のタイミング・パラメー
タ（１４ｎｓ）が加算される。その結果は、第２の時刻
値（２６ｎｓ）であり、さらに第１のシーケンスの第３
のタイミング・パラメータ（１０ｎｓ）が加算される。
その結果は、第３の時刻値（３６ｎｓ）であり、さらに
第１のシーケンスの第４のタイミング・パラメータ（１
６ｎｓ）が加算される。その結果は、第４の時刻値（５
２ｎｓ）であり、時刻値の第１のシーケンスが完成す
る。

【００２４】次に、第２のシーケンスのタイミング・パ
ラメータが与えられる。第１のシーケンスの第４の時刻
値は、先のシーケンスの最後の時刻値として、第２のシ
ーケンスの第１のタイミング・パラメータ（１５ｎｓ）
を加算される。その結果は、第２のシーケンスの第１の
時刻値（６７ｎｓ）であり、さらに第２のシーケンスの
第２のタイミング・パラメータ（１２ｎｓ）が加算され
る。その結果は、第２のシーケンスの第２の時刻値（７
９ｎｓ）であり、さらに第２のシーケンスの第３のタイ
ミング・パラメータ（１４ｎｓ）が加算される。その結
果は、第２のシーケンスの第３の時刻値（９３ｎｓ）で
あり、さらに第２のシーケンスの第４のタイミング・パ
ラメータ（１０ｎｓ）が加算される。その結果は、第２
のシーケンスの第４の時刻値（１０３ｎｓ）であり、時
刻値の第２のシーケンスが完成する。タイミング・パラ
メータの次に続く各シーケンスも同じように処理され
る。

【００２５】図４は、本発明による装置の主要な構成を
示している。入力ユニット２は、タイミング信号列を表
すタイミング・パラメータ列を入力ライン４に受け取
る。４個の処理ユニット６，８，１０，１２が、入力ユ
ニット２に接続されている。すなわち、処理ユニット６
はライン１４により、処理ユニット８はライン１６によ
り、処理ユニット１０はライン１８により、処理ユニッ
ト１２はライン２０により、それぞれ入力ユニット２に
接続されている。個々の処理ユニットは、次に続く処理
ユニットに接続されている。すなわち、処理ユニット６
はライン２２により処理ユニット８に接続されており、
処理ユニット８はライン２４により処理ユニット１０に
接続されており、処理ユニット１０はライン２６により
処理ユニット１２に接続されており、処理ユニット１２
はライン２８により処理ユニット６に戻るように接続さ
れている。個々の処理ユニットは、さらに出力ユニット
３０に接続されている。すなわち、処理ユニット６はラ
イン３２により、処理ユニット８はライン３４により、
処理ユニット１０はライン３６により、処理ユニット１
２はライン３８により、それぞれ出力ユニット３０に接
続されている。最後に、出力ユニット３０は、出力ライ
ン４０にタイミング信号列を出力する。タイミング信号
の処理に１個の処理ユニットのみが必要とされることが
分かる。しかしながら、処理速度を増大する並列処理を
行うためには、少なくとも２個の処理ユニットが必要で
ある。図における実施例の４個の処理ユニットの数は、
単に例示的なものであり、これに限られるものではな
い。

【００２６】図４における実施例の基本的な機能を、次
の場合について説明することができる。すなわち、入力
ユニット２が、タイミング・パラメータ列を、連続する
タイミング・パラメータの連続シーケンスに分割し、１
シーケンスが、この例において最小１個、最大４個のタ
イミング・パラメータで構成される。１シーケンスあた
りのタイミング・パラメータの最大個数は、一般に利用
可能な処理ユニットの最大個数に等しいことが分かる。

【００２７】次に、入力ユニット２は、タイミング・パ
ラメータのシーケンスを、１シーケンスのパラメータの
数に等しい多数の連続する処理ユニットに同時に分配す
る。第１の処理ユニット６は、１シーケンスの第１のタ
イミング・パラメータから第１の時刻値を計算し、計算
された第１の時刻値をライン３２により出力ユニット３
０に、ライン２２により次に続く処理ユニット８に渡
す。次に、処理ユニット８は、計算された第１の時刻値
とそのシーケンスの第２のタイミング・パラメータとか
ら第２の時刻値を計算し、第２の時刻値をライン３４に
より出力ユニット３０に、ライン２４により次に続く処
理ユニット１０に渡す。

【００２８】シーケンスが４個のタイミング・パラメー
タから成る場合には、第３の処理ユニット１０は、第２
の時刻値とそのシーケンスの第３のタイミング・パラメ
ータとから第３の時刻値を計算し、第３の時刻値をライ
ン３６により出力ユニット３０に、ライン２６により次
に続く処理ユニット１２に渡す。処理ユニット１２は、
そのシーケンスの最後のタイミング・パラメータを処理
するものとして、第３の時刻値とそのシーケンスの第４
すなわち最後のタイミング・パラメータとから第４の時
刻値を計算する。次に、計算された第４の時刻値は、ラ
イン３８により出力ユニット３０に与えられ、また、ラ
イン２８により第１の処理ユニット６にフィードバック
される。

【００２９】次に続くシーケンスも、以下、同様に計算
される。しかしながら、処理ユニット６は、各シーケン
スの第１のタイミング・パラメータを処理するものとし
て、ライン１４で与えられる各シーケンスの個々の第１
のタイミング・パラメータと、ライン２８で与えられる
先のタイミング・パラメータの最後のタイミング・パラ
メータの計算された時刻値とから個々の時刻値を計算す
る。

【００３０】シーケンスが、利用可能な処理ユニットよ
りも少ないタイミング・パラメータから成る場合には、
各シーケンスの最後に計算された時刻値は、次に続く処
理ユニットを経て、または直接に、最後に計算された時
刻値の値を変えることなく第１の処理ユニット６に送ら
れる。全てのタイミング・パラメータの処理を最適化す
るには、１シーケンスのタイミング・パラメータの数
を、入力ユニット２によって変更できることが分かる。
各処理ユニットの繰り返し率が、時刻値を計算し処理す
るために、ある時間を必要とするので、ｎ個の処理ユニ
ットの並列配列は、全装置の繰り返し率を単一の処理ユ
ニットの繰り返し率の１／ｎに減少させることができ
る。

【００３１】さらに図４を参照すれば、計算された時刻
値は、ライン３２，３４，３６，３８により出力ユニッ
ト３０に与えられる。出力ユニット３０は、計算された
時刻値からタイミング信号列を最終的に出力する。

【００３２】図５は、出力ユニット３０の実施例を示し
ている。個々の処理ユニット６，８，１０，１２のライ
ン３２，３４，３６，３８は、それぞれ個々の記憶装置
５０，５２，５４，５６に接続されている。記憶装置
は、ファースト・イン・ファースト・アウト（ＦＩＦ
Ｏ）記憶装置であるのが望ましい。このことは、最初に
記録された時刻値が最初にアクセス可能であることを意
味する。各記憶装置５０，５２，５４，５６は、別々に
個々のタイミング発生器５８，６０，６２，６４に接続
され、各タイミング発生器５８，６０，６２，６４は、
ＯＲゲートであるのが望ましい論理ゲート６６に接続さ
れている。記憶装置５０，５２，５４，５６の各々は、
個々の制御ライン６８，７０，７２，７４を介して出力
制御ユニット７６によって制御されている。

【００３３】図５の出力ユニット３０の機能は、１シー
ケンスの計算された時刻値が、出力ユニット３０におい
て同時にアクセスできるように、各シーケンスの計算さ
れた時刻値が、個々のＦＩＦＯ記憶装置５０，５２，５
４，５６に記録できることである。１シーケンスの時刻
値が、個々のタイミング発生器５８，６０，６２，６４
に同時に与えられるように、出力制御ユニット７６は、
個々の制御ライン６８，７０，７２，７４を介して個々
の記憶装置５０〜５６をイネーブルする。次に、タイミ
ング発生器５８，６０，６２，６４は、時刻値からタイ
ミング信号を同時に発生する。発生したタイミング信号
は、論理ゲート６６に与えられ、次に全タイミング信号
としてライン４０に出力される。

【００３４】出力制御ユニット７６は、ライン７８上の
基準信号とライン４０からのフィードバック信号とによ
って制御される。ライン７８上の基準信号は、出力処理
を開始させ、１シーケンスの時刻値を記憶している記憶
装置５０〜５６は、同時にトリガされる。タイミング発
生器５８〜６４によって発生した、あるシーケンスの最
後の時刻値に相当する最後のタイミング信号は、次のシ
ーケンスの時刻値を記憶する記憶装置５０〜５６を再び
トリガする。各シーケンスの時刻値が、図３に示される
ように、第１のシーケンスの時刻値の計算のみに従って
計算されなければならないことは、この説明によって明
らかである。先のシーケンスの最後のタイミング信号に
より各シーケンスをトリガするため、先のシーケンスの
最後の時刻値をさらに参照すること（第２のシーケンス
に対して図３に示されるように）は、必ずしも必要では
ない。さらに他の実施例では、基準信号は、基準クロッ
ク信号として実施され、タイミング信号の出力は、ま
た、基準クロックに起因する。

【００３５】図６は、出力ユニット３０の他の実施例を
示している。記憶装置５０は、ライン８１により記憶装
置５０に接続された論理ゲート８０を介して、ライン７
９上の最初のトリガ信号によってトリガされる。タイミ
ング発生器５８が、タイミング信号を発生すると、次に
続く記憶装置５２は、ライン８２を介してトリガされ
る。同様に、タイミング発生器６０は次に続く記憶装置
５４をライン８４を介してトリガし、タイミング発生器
６２は次に続く記憶装置５６をライン８６を介してトリ
ガする。最後のタイミング発生器６４は、再び、論理ゲ
ート８０の第２の入力に接続されたライン８８を介して
最初の記憶装置５０をトリガする。この実施例の時刻値
は、連続するタイミング信号間の時間間隔を表してい
る。図６の例の場合には、タイミング・パラメータが、
すでに連続するタイミング信号間の時間間隔を表してい
るので、さらに計算する必要はない。

【００３６】図７は、出力ユニット３０のさらに他の実
施例を示している。ライン３２，３４，３６，３８は、
計算された時刻値を任意の記憶装置９４にライン９２を
介して分配するマルチプレクサ９０に接続されている。
記憶装置９４は、論理ゲート９８を介して記憶装置９４
に接続されたライン７８上の最初のトリガ信号によって
トリガされる。記憶装置９４は、タイミング発生器１０
０に接続され、発生されたタイミング信号は、ライン４
０に出力され、論理ゲート９８を介して記憶装置９４に
フィードバックされる。この実施例の時刻値は、図６と
同様に、連続するタイミング信号間の時間間隔を表して
いる。ｎ個の処理ユニットが利用可能であるときは、１
シーケンスは、基本的にはｎ個のタイミング・パラメー
タで構成される。他の実施例では、記憶装置９４は、ト
リガ可能なシフトレジスタとして実施されるので、少な
くとも１個のレジスタ部分が必要である。図７の実施例
は、高価な素子を必要としないが、高性能である。この
ことは、素子９０，９４，１００のみが、高速またはよ
り高速な素子として実施される必要があるが、他の全て
の素子は、低価格およびより低速な素子で実施できるこ
とを意味している。

【００３７】図８は、処理ユニット６〜１２の実施例を
示している。処理ユニット６は、入力としてのライン１
４，２８と出力としてのライン２２，３２とを備える計
算ユニット１１０により構成されている。処理ユニット
８は、入力としてのライン１６，２２と出力としてのラ
イン２４，３４とを備える計算ユニット１１２により構
成されている。処理ユニット１０は、入力としてのライ
ン１８，２４と出力としてのライン２６，３６とを備え
る計算ユニット１１４により構成されている。処理ユニ
ット１２は、入力としてのライン２０，２６と出力とし
てのライン２８，３８とを備える計算ユニット１１６に
より構成されている。

【００３８】１シーケンス内では、計算ユニット１１０
は、入力ライン１４上のシーケンスの第１のタイミング
・パラメータと、入力ライン２８上の先のシーケンスの
最後の時刻値とから第１の時刻値を計算する。計算され
た第１の時刻値は、出力ライン２２，３２にセットされ
る。したがって、計算ユニット１１２，１１４，１１６
は、シーケンスのタイミング・パラメータの数に依存し
て、それぞれのタイミング・パラメータと計算された先
の時刻値とから第２，第３，第４の時刻値を計算する。
しかしながら、多くの応用においては、計算のための時
間要求による時間遅延は、この実施例に問題を生じる。

【００３９】図９は、計算ユニットでの計算によって生
じた時間遅延の影響を排除するための、処理ユニット６
〜１２の改良された実施例を示している。処理ユニット
６〜１２の各々は、１個の計算ユニットと、計算のため
の定められた開始時刻および終了時刻をセットするため
の３個のレジスタとから成る。処理ユニット６では、ラ
イン１４，２８は、計算ユニット１１０に接続され、計
算ユニット１１０は、ライン２２により処理ユニット８
の計算ユニット１１２に接続されている。計算ユニット
１１２は、ライン２４により処理ユニット１０の計算ユ
ニット１１４に接続されている。計算ユニット１１４
は、ライン２６により処理ユニット１２の計算ユニット
１１６に接続されており、計算ユニット１１６は、ライ
ン２８により再び計算ユニット１１０に戻るように接続
されている。

【００４０】計算ユニット１１０は、さらに直列に接続
されたレジスタ１２０，１２２，１２４を介してライン
３２に接続されている。処理ユニット８では、ライン１
６は、レジスタ１２６を介して計算ユニット１１２に接
続され、以下、直列に接続されたレジスタ１２８，１３
０を介してライン３４に接続されている。処理ユニット
１０では、ライン１８は、直列に接続された２個のレジ
スタ１３２，１３４を介して計算ユニット１１４に接続
され、以下、レジスタ１３６を介してライン３６に接続
されている。処理ユニット１２では、ライン２０は、直
列に接続された３個のレジスタ１３８，１４０，１４２
を介して計算ユニット１１６に接続され、以下、ライン
３８に接続されている。さらに、各計算ユニットと各レ
ジスタは、ＣＬＯＣＫ信号に接続され、ＣＬＯＣＫ信号
によって制御可能である。ＣＬＯＣＫ信号と基準クロッ
ク信号は、同じものとすることができ、互いに誘導さ
れ、または完全に独立しているのが望ましい。ｎ個の処
理ユニットが利用可能ならば、各処理ユニットは１個の
計算ユニットとｎ−１個のレジスタとで構成されるであ
ろう。１処理ユニット内のレジスタと計算ユニットの順
序が、処理ユニットの配列の順序に依存することは、図
９の対称性から明らかである。第１の処理ユニットは、
計算ユニットとｎ−１個のレジスタとの直列接続により
構成されている。第２の処理ユニットは、１個のレジス
タと計算ユニットとｎ−２個のレジスタとの直列接続に
より構成されている。第３の処理ユニットは、２個のレ
ジスタと計算ユニットとｎ−３個のレジスタとの直列接
続により構成されており、以下も同じように構成されて
いる。

【００４１】図９による処理ユニットの動作を以下に説
明する。第１のシーケンスのタイミング・パラメータ
は、第１のＣＬＯＣＫ信号でライン１４〜２０に与えら
れる。第１の時刻値は、計算ユニット１１０で計算さ
れ、出力ラインにセットされるが、他のタイミング・パ
ラメータは、それぞれレジスタ１２６，１３２，１３８
に記録される。第２のＣＬＯＣＫ信号が現れると、レジ
スタ１３２，１３８のタイミング・パラメータはレジス
タ１３４，１４０にシフトされ、計算された第１の時刻
値はレジスタ１２０にシフトされ、レジスタ１２６のタ
イミング・パラメータは計算ユニット１１２に与えら
れ、第１の時刻値とレジスタ１２６の第２のタイミング
・パラメータとから第２の時刻値が計算される。

【００４２】第３のＣＬＯＣＫ信号が現れると、第１の
時刻値はレジスタ１２２にシフトされ、第２の時刻値は
レジスタ１２８にシフトされ、第３の時刻値は、ライン
２４上の第２の時刻値とレジスタ１３４からの第１のシ
ーケンスの第３のタイミング・パラメータとから計算ユ
ニット１１４で計算され、第１のシーケンスの第４のタ
イミング・パラメータは、レジスタ１４０からレジスタ
１４２にシフトされる。したがって、第４のＣＬＯＣＫ
信号が現れると、第１の時刻値はレジスタ１２４にシフ
トされ、第２の時刻値はレジスタ１３０にシフトされ、
第３の時刻値はレジスタ１３６にシフトされ、計算ユニ
ット１１６は、ライン２６上の第３の時刻値とレジスタ
１４２の第１のシーケンスの第４のタイミング・パラメ
ータとから第４の時刻値を計算する。

【００４３】第５番目のＣＬＯＣＫサイクルが現れる
と、第１のシーケンスの計算された時刻値は、出力ユニ
ット３０へのライン３２〜３８にシフトされる。同時
に、第２のシーケンスのタイミング・パラメータは、ラ
イン１４〜２０に与えられ、第１〜第４のＣＬＯＣＫ信
号の間の処理に従って処理される。唯一の違いは、計算
ユニット１１０が、ライン１４上の第２のシーケンスの
第１のタイミング・パラメータと、ライン２８に与えら
れた第１のシーケンスの最後の計算された時刻値とから
第２のシーケンスの第１の時刻値を計算することであ
る。

【００４４】図１０は、図９の処理ユニット６〜１２の
さらに改良された実施例を示している。図１０の回路
は、フィードバックライン２８の代わりに、ライン１５
２により計算ユニット１１０に接続されたパイロット計
算器１５０を備えている。パイロット計算器１５０は、
さらにライン１４〜２０とＣＬＯＣＫ信号への接続部を
有し、次に続くシーケンスが処理される前に、先のシー
ケンスの最後の時刻値を計算する。

【００４５】図１０の回路によって、新しいＣＬＯＣＫ
信号ごとにライン１４〜２０にタイミング・パラメータ
の新しいシーケンスを与えることが可能であり、全回路
の処理速度が増大する。タイミング・パラメータの各シ
ーケンスの処理が、先のシーケンスの処理と独立である
ので、パイロット計算器１５０を備える図１０の実施例
が、処理速度を最適化し、最大化することが分かる。図
１０の回路の動作を次に説明する。

【００４６】タイミング・パラメータの最初の第１のシ
ーケンスは、第１のＣＬＯＣＫ信号によってライン１４
〜２０に与えられる。計算ユニット１１０は、第１のシ
ーケンスの第１のタイミング・パラメータから第１のシ
ーケンスの第１の時刻値を計算し、他のタイミング・パ
ラメータは、レジスタ１２６，１３２，１３８に読み込
まれる。パイロット計算器１５０は、すでに第１のシー
ケンスの最後の時刻値を用意している。図１０の場合に
は、パイロット計算器１５０は、第１のシーケンスの全
てのタイミング・パラメータを計算する。これは、ｎ段
加算器によって、または上述のような処理ユニットを備
える同じ装置によっても実施することができる。

【００４７】第２のＣＬＯＣＫ信号が現れると、第１の
シーケンスの第１の時刻値は、レジスタ１２０にシフト
され、計算ユニット１１２は、第１のシーケンスの第２
の時刻値を計算し、レジスタ１３２，１３８からの第
３，第４のタイミング・パラメータは、レジスタ１３
４，１４０にシフトされる。同時に、第２のシーケンス
のタイミング・パラメータがライン１４〜２０に与えら
れ、計算ユニット１１０は、第２のシーケンスの第１の
タイミング・パラメータと、ライン１５２を介してパイ
ロット計算器１５０によって与えられた第１のシーケン
スの最後の時刻値とから第２のシーケンスの第１の時刻
値を計算する。第２のシーケンスの他のタイミング・パ
ラメータは、レジスタ１２６，１３２，１３８に読み込
まれる。パイロット計算器１５０は、すでに第２のシー
ケンスの最後の時刻値を用意している。

【００４８】第３のＣＬＯＣＫ信号が現れると、回路は
第２のＣＬＯＣＫ信号のときのように動作する。第１の
シーケンスの第１の時刻値は、レジスタ１２２にシフト
され、第１のシーケンスの第２の時刻値は、レジスタ１
２８にシフトされ、計算ユニット１１４は、第１のシー
ケンスの第３の時刻値を計算し、第４のタイミング・パ
ラメータは、レジスタ１４０からレジスタ１４２にシフ
トされる。第２のシーケンスの第１の時刻値は、レジス
タ１２０にシフトされ、計算ユニット１１２は、第２の
シーケンスの第２の時刻値を計算し、第２のシーケンス
の第３と第４のタイミング・パラメータは、レジスタ１
３２，１３８からレジスタ１３４，１４０にそれぞれシ
フトされる。

【００４９】同時に、第３のシーケンスのタイミング・
パラメータがライン１４〜２０に与えられ、計算ユニッ
ト１１０は、第３のシーケンスの第１のタイミング・パ
ラメータと、パイロット計算器１５０によって与えられ
た第２のシーケンスの最後の時刻値とから第３のシーケ
ンスの第１の時刻値を計算する。第３のシーケンスの他
のタイミング・パラメータは、レジスタ１２６，１３
２，１３８に読み込まれる。パイロット計算器１５０
は、直ちに第３のシーケンスの最後の時刻値を計算す
る。次のＣＬＯＣＫ信号が現れると、処理ユニット内の
タイミング・パラメータの処理は、上記に応じて適宜に
行われ、各シーケンスの時刻値は、４個のＣＬＯＣＫ信
号の後ライン３２〜３８にそれぞれ与えられる。

【００５０】一般に、図１０の回路は、次のように動作
する。新しい各ＣＬＯＣＫ信号は、ライン１４〜２０上
の新しいシーケンスのタイミング・パラメータを、水平
線ＡＡの素子に与える。水平線ＡＡのシーケンスに先行
するシーケンスのタイミング・パラメータまたは対応す
る時刻値は、水平線ＢＢの素子に負荷されており、ＢＢ
のシーケンスに先行するシーケンスのタイミング・パラ
メータまたは対応する時刻値は、水平線ＣＣの素子に負
荷されており、水平線ＣＣのシーケンスに先行するシー
ケンスのタイミング・パラメータまたは対応する時刻値
は、水平線ＤＤの素子に置かれている。

【００５１】第５番目のＣＬＯＣＫ信号が現れると、同
時に第１のシーケンスの計算された時刻値は、出力ユニ
ット３０にシフトされ、次の各ＣＬＯＣＫ信号は、次に
続くシーケンスの時刻値を出力ユニット３０に与える。
利用可能な処理ユニットがｎ個の場合には、個々の計算
された時刻値は、第ｎ＋１番目のＣＬＯＣＫ信号が現れ
たときに出力ユニット３０に与えられる。個々の計算ユ
ニットと出力ユニット３０との間のレジスタは、単に任
意のものであり、回路は、これらのレジスタがなくても
構成できることは明らかである。しかしながら、１シー
ケンスの計算された時刻値は、出力ユニット３０にまた
は出力ユニット３０のために同時にアクセスできること
を確保しなければならない。

【００５２】図１０による処理ユニットは、タイミング
・パラメータの最も早い処理を与えるので、図８および
図９の処理ユニットに対して、最も高性能な特性を示
す。さらに、図１０による処理ユニットは、図１１から
明らかなように、モジュラー処理ユニットを完全に構成
する可能性を与える。

【００５３】図１１は、モジュラー構造の処理ユニット
のさらに改良された実施例を示している。各処理ユニッ
ト６〜１２は、第１の制御可能なｎ段レジスタと、計算
ユニットと、第２の制御可能なｎ段レジスタとの直列接
続により構成されており、各々はＣＬＯＣＫ信号に接続
されている。処理ユニット６は、ライン１４と計算ユニ
ット１１０との間に接続された制御可能なｎ段レジスタ
１６０と、計算ユニット１１０とライン３２との間に接
続された他の制御可能なｎ段レジスタ１６２を有してい
る。計算ユニット１１０は、さらに図１１に従って接続
されており、それによれば制御ユニット１６４は、パイ
ロット計算器１５０と計算ユニット１１０との間に接続
されている。制御ユニット１６４は、先の計算ユニット
の出力ラインに接続することのできる第２の入力ライン
１６５を備えている。

【００５４】図１１の処理ユニット８は、処理ユニット
６に従って構成されており、制御可能なｎ段レジスタ１
７０，１７２と、パイロット計算器１７６と計算ユニッ
ト１１２との間に接続された制御ユニット１７４とを備
えている。パイロット計算器１７６は、ライン１４〜２
０とＣＬＯＣＫ信号への接続部を有しており、２つのＣ
ＬＯＣＫ信号の間に、先のシーケンスの最後の時刻値を
計算する。制御ユニット１７４は、さらに処理ユニット
６からのライン２２への追加の接続部を有している。他
の処理ユニット１０，１２は、処理ユニット８に従って
構成されており、各計算ユニットは、個々の制御ユニッ
トを介して先の計算ユニットに接続されている。制御可
能なｎ段レジスタと制御ユニットは互いに接続されてお
り（図示せず）、入力ユニット２により制御可能であ
る。各計算ユニットは、パイロット計算器を備えてお
り、それによって個々の制御ユニットは、先の計算ユニ
ットからのライン、または計算ユニットのための入力と
してのパイロット計算器のいずれかを選択することによ
って、計算ユニットが、先の時刻値またはパイロット計
算器のパイロット値から時刻値を計算するかどうかを制
御する。

【００５５】入力ユニット２が、タイミング・パラメー
タの列を連続するタイミング・パラメータのシーケンス
に分割すると、さらに、１シーケンスのタイミング・パ
ラメータの数に従って、制御可能なｎ段レジスタと制御
ユニットに信号を与える。１個のタイミング・パラメー
タのみが１シーケンスを形成している場合には、入力ユ
ニット２は、ＣＬＯＣＫ信号が現れたときに処理ユニッ
ト６のみをイネーブルする。制御可能なｎ段レジスタ１
６０は、直ちにタイミング・パラメータを計算ユニット
１１０に送り、次に続くＣＬＯＣＫ信号により、計算さ
れた時刻値は、直ちに制御可能なｎ段レジスタ１６２を
介してライン３２に送られる。

【００５６】シーケンスが２個のタイミング・パラメー
タからなる場合には、入力ユニット２は、ＣＬＯＣＫ信
号が現れたときに処理ユニット６，８をイネーブルす
る。このシーケンスの第１のタイミング・パラメータ
は、直ちに計算ユニット１１０に送られ、第１のタイミ
ング・パラメータとパイロット計算器１５０によって与
えられた先の時刻値とから第１の時刻値が計算され、一
方、第２のタイミング・パラメータは、次のＣＬＯＣＫ
信号まで制御可能なｎ段レジスタ１７０に記録される。
次に、第２の時刻値は、計算ユニット１１２において第
２のタイミング・パラメータと第１の時刻値とから計算
され、計算された第１の時刻値は、制御可能なｎ段レジ
スタ１６２に記録される。次のＣＬＯＣＫ信号は、その
シーケンスの第１の時刻値をレジスタ１６２からライン
３２へクロックし、第２の時刻値を制御可能なｎ段レジ
スタ１７２を介してライン３４へクロックする。

【００５７】シーケンスが３個のタイミング・パラメー
タを含むときは、入力ユニット２は、ＣＬＯＣＫ信号が
現れたときに処理ユニット６，８，１０をイネーブルす
る。第１のＣＬＯＣＫ信号により、第１の時刻値は、計
算ユニット１１０において計算され、第１と第２のタイ
ミング・パラメータが制御可能なｎ段レジスタ１７０，
１８０にそれぞれ記録される。次のＣＬＯＣＫ信号によ
り第１の時刻値は、制御可能なｎ段レジスタ１６２に記
録され、第２の時刻値が計算ユニット１１２において計
算され、一方、第３のタイミング・パラメータは、ま
だ、制御可能なｎ段レジスタ１８０に記録されている。
次のＣＬＯＣＫ信号により、第１の時刻値は、まだ制御
可能なｎ段レジスタ１６２に記録されており、第２の時
刻値は、制御可能なｎ段レジスタ１７２に記録され、第
３の時刻値が、計算ユニット１１４において計算され
る。次のＣＬＯＣＫ信号は、そのシーケンスの計算され
た時刻値を個々のライン３２，３４，３６に同時に出力
する。

【００５８】上述の説明から明らかなように、制御可能
なｎ段レジスタにタイミング・パラメータまたは時刻値
を記録する時間は、処理ユニットの位置と、シーケンス
のタイミング・パラメータの数とに依存する。図１１の
モジュラーの特徴が、タイミング・パラメータのいくつ
かのシーケンスを並列に処理するのを可能にすること
を、当業者は理解するであろう。それゆえ、装置への負
荷を最適化する一方で、素子の数を最小にすることが可
能である。入力ユニット２による個々の素子の制御は、
その技術分野においてよく知られており、ここで説明す
る必要はない。さらに、その場合に、多数の並列出力ユ
ニットが使用可能であり、また入力ユニット２によって
制御可能である。図１０の回路と同様に、タイミング・
パラメータの新しいシーケンスは、新しい各ＣＬＯＣＫ
サイクルにより個々の入力ラインにクロックできるの
で、各シーケンスのタイミング・パラメータの数を異な
ったものにすることができる。

【００５９】図８〜図１１の実施例による処理ユニット
１１０〜１１６内の計算処理の例は、図３に示されてい
る。図８および図９の実施例では、第１のシーケンスの
最後の値（５２ｎｓ）は、４ＣＬＯＣＫ信号の後に利用
可能である。図１０および図１１の実施例では、第１の
シーケンスの最後の値（５２ｎｓ）は、パイロット計算
器１５０によって１ＣＬＯＣＫ信号の後にすでに利用可
能であるので、新しいシーケンスは、新しいＣＬＯＣＫ
信号毎に処理することが可能である。図５の出力ユニッ
ト３０が用いられる場合には、各シーケンスの時刻値
は、図３に示すように第１のシーケンスの時刻値の計算
に従って計算されなければならない。先のシーケンス
（図３の第２のシーケンスに示すように）の最後のタイ
ミング信号によって各シーケンスをトリガするため、先
のシーケンスの最後の時刻値をさらに参照する必要はな
い。これは、図８〜図１０の全ての実施例に対して新し
いＣＬＯＣＫ信号毎に新しいシーケンスの適用を可能に
する。

【００６０】いくつかの応用に関しては、タイミング信
号の出力を発振器信号と関連させるために、タイミング
・パラメータをファイン（ｆｉｎｅ）・パラメータとコ
ース（ｃｏａｒｓｅ）・パラメータに分離することは有
利である。これは、各タイミング信号が発振器サイクル
から得られるので、タイミング信号の出力を高精度にす
る。コース・パラメータは、ＣＬＯＣＫ信号の発振器周
期以上の時間を表しており、ファイン・パラメータは、
発振器周期未満の時間を表している。例えば、発振器周
期が１０ｎｓであって、タイミング・パラメータが１８
ｎｓであれば、コース・パラメータは１０ｎｓ（すなわ
ち１発振器周期）であり、ファイン・パラメータは８ｎ
ｓである。タイミング・パラメータが８ｎｓであれば、
コース・パラメータはゼロであり、ファイン・パラメー
タは８ｎｓである。タイミング・パラメータが１１５ｎ
ｓであれば、コース・パラメータは１１０ｎｓ（すなわ
ち１１発振器周期）であり、ファイン・パラメータは５
ｎｓである。タイミング・パラメータが５０ｎｓであれ
ば、コース・パラメータは５０ｎｓ（すなわち５発振器
周期）であり、ファイン・パラメータはゼロである。

【００６１】図１２は、図１１と図６の実施例に例示的
に基づく、ファイン・パラメータとコース・パラメータ
に分離されたタイミング・パラメータの並列処理の実施
例を示している。

【００６２】図１２の処理ユニット６では、入力ユニッ
ト２からのライン１４は、タイミング分離器２００に接
続され、ライン１４上に送られたタイミング・パラメー
タを、ライン２０２上のファイン・パラメータとライン
２０４上のコース・パラメータに分離している。ライン
２０２は、制御可能なｎ段レジスタ１６０に接続されて
いる。素子１６０，１１０，１５０，１６４，１６２
は、図１１に従って接続されている。ライン２０４は、
制御可能なｎ段レジスタ２０６を介してコース計算ユニ
ット２０８に接続され、コース計算ユニット２０８は、
さらにライン２１０を介して計算ユニット１１０に接続
され、また他の制御可能なｎ段レジスタ２１２に接続さ
れている。制御可能なｎ段レジスタ２０６，２１２とコ
ース計算ユニット２０８とは、さらにＣＬＯＣＫ信号へ
の接続部を有している（図示せず）。

【００６３】ファイン・パラメータは、図８〜図１１に
ついての上記説明に従って処理され、計算される。しか
しながら、計算ユニット１１０での計算は、発振器周期
よりも小さいファイン時刻値と、ＣＬＯＣＫ信号の発振
器周期またはその倍数に等しいキャリーとを生成する。
例えば、発振器周期が１０ｎｓであり、計算により１８
ｎｓの時刻値を生成するならば、ファイン時刻値は８ｎ
ｓであり、キャリーは１０ｎｓ（すなわち発振器の１周
期）である。

【００６４】キャリーは、ライン２１０によりコース計
算ユニット２０８に送られる。個々のキャリーが計算ユ
ニット１１０で計算され、それに応じてコース・パラメ
ータが制御可能なｎ段レジスタ２０６に記録されること
が必要であるときに、コース計算ユニット２０８におけ
るコース計算が最初に行われることが、この説明から明
らかである。

【００６５】コース計算ユニット２０８は、コース・パ
ラメータとライン２１０上の計算されたキャリーとか
ら、ゼロまたは発振器周期の倍数を表すコース時刻値を
計算し、コース時刻値は、制御可能なｎ段レジスタ２１
２に記録され、以後、制御可能なｎ段レジスタ２１２に
接続されたコース記憶装置２１４に記憶される。ＦＩＦ
Ｏ記憶装置であるコース記憶装置２１４は、ライン７９
に接続された第１の入力を有する論理ゲート８０によっ
てトリガ可能である。ライン７９に与えられる信号は、
タイミング信号発生を開始するための最初のトリガ信号
か、または例えば、複数シーケンスの同時処理に関して
ユニットを分離するために入力ユニット２から与えられ
る信号のどちらかである。

【００６６】論理ゲート８０は、コース記憶装置２１４
をトリガすると、記憶されたコース時刻値は、コース時
刻値によって表されたコース時間をカウントダウンする
ためにカウンタ２１６に送られる。コース時間が経過す
ると、同時に、カウンタ２１６は、ライン８１により、
対応するファイン時刻値を含む記憶装置５０をトリガ
し、次のコース記憶装置２２０に論理ゲート２１９を介
して接続されたライン２１８により、次の処理ユニット
８に接続された次のコース記憶装置２２０をトリガす
る。個々の出力ユニットを備える各処理ユニットが、処
理ユニット６についての上記の説明に基づいて構成され
ることは明らかである。

【００６７】カウンタ２１６におけるコース時間が経過
し、記憶装置５０がトリガされると、記憶装置５０に記
憶されたファイン時刻値は、ファイン時刻値から個々の
タイミング信号を発生させるタイミング発生器５８に送
られる。同時に、次のコース記憶装置２２０は、記憶さ
れた次のコース時刻値を、次のコース時刻値によって表
される次のコース時間をカウントダウンするカウンタ２
２２に送る。このコース時間が経過すると、カウンタ２
２２は、ライン８２により記憶装置５２（図示せず）を
トリガする。記憶装置５２は、対応するファイン時刻値
を含んでおり、カウンタ２２２はライン２２４により次
のコース記憶装置２２８に接続されている。

【００６８】図１２から明らかなように、各カウンタ
は、対応するファイン時刻値を含んでいる記憶装置と、
次のコース時刻値を含んでいる次のコース記憶装置を同
時にトリガする。しかしながら、最後のカウンタ、例え
ばカウンタ２３０は、論理ゲート８０の第２の入力に接
続されたライン２３２により、第１の処理ユニットに接
続された記憶装置としてのコース記憶装置２１４をトリ
ガする。

【００６９】図１３は、図１２の実施例による計算方法
の例を示している。理解しやすくするために、この例に
用いられるタイミング・パラメータの値は、図３の例で
用いられたタイミング・パラメータの値と同じである。
図１３の例では、発振器周期は、１０ｎｓ＝１ｃであ
り、各シーケンスは、３個のタイミング・パラメータに
より構成されている。より理解しやすくするために、コ
ース・パラメータとコース時刻値の単位は、発振器周期
ｃの倍数、例えば５０ｎｓ＝５ｃと言うものとする。

【００７０】初めに、タイミング・パラメータは、ファ
イン・パラメータとコース・パラメータに分離される。
シーケンスの第１のタイミング・パラメータ（１２ｎ
ｓ）は、第１のファイン・パラメータ（２ｎｓ）と第１
のコース・パラメータ（１ｃ）に分離され、シーケンス
の第２のタイミング・パラメータ（１４ｎｓ）は、第２
のファイン・パラメータ（４ｎｓ）と第２のコース・パ
ラメータ（１ｃ）に分離され、その他も同様に分離され
る。第１のファイン・パラメータは最初に処理されるの
で、ゼロが第１のファイン・パラメータ（２ｎｓ）に加
算され、第１のファイン時刻値（２ｎｓ）と第１のファ
イン時刻値のゼロキャリー（０ｃ）を生じる。第１のコ
ース・パラメータ（１ｃ）は、第１のファイン時刻値の
ゼロキャリー（０ｃ）に加算され、第１のコース時刻値
（１ｃ）を生じる。

【００７１】第１のコース時刻値の計算と同時に、第１
のファイン時刻値（２ｎｓ）は、第１のシーケンスの第
２のファイン・パラメータ（４ｎｓ）に加算され、第２
のファイン時刻値（６ｎｓ）と再び第２のファイン時刻
値のゼロキャリー（０ｃ）を生成する。第２のコース・
パラメータ（１ｃ）は、第２のファイン時刻値のゼロキ
ャリー（０ｃ）に加算され、第２のコース時刻値（１
ｃ）を生成する。

【００７２】再び、第２のコース時刻値の計算と同時
に、第２のファイン時刻値（６ｎｓ）は、第１のシーケ
ンスの第３のファイン・パラメータ（０ｎｓ）に加算さ
れ、第３のファイン時刻値（６ｎｓ）と再び第３のファ
イン時刻値のゼロキャリー（０ｃ）を生成する。第３の
コース・パラメータ（１ｃ）は、第３のファイン時刻値
のゼロキャリー（０ｃ）に加算され、第３のコース時刻
値（１ｃ）を生成する。

【００７３】第２のシーケンスが与えられ、ファイン・
パラメータとコース・パラメータに分離される。第１の
シーケンスの第３のコース時刻値の計算と同時に、第１
のシーケンスの第３のファイン時刻値（６ｎｓ）は、第
２のシーケンスの第１のファイン・パラメータ（６ｎ
ｓ）に加算され、第１のファイン時刻値（２ｎｓ）と第
１のファイン時刻値のキャリー（１ｃ）を生成する。第
２のシーケンスの第１のコース・パラメータ（１ｃ）
は、第１のファイン時刻値のキャリー（１ｃ）に加算さ
れ、第２のシーケンスの第１のコース時刻値（１ｃ）を
生成する。第２のシーケンスの第１のファイン・パラメ
ータへの第１のシーケンスの第３のファイン時刻値の適
用は、パイロット計算器１５０かまたは制御ユニット１
６４の入力ライン１６５へのフィードバックのいずれか
によって行われることが分かる。

【００７４】第２のシーケンスの第１のコース時刻値の
計算と同時に、第２のシーケンスの第１のファイン時刻
値（２ｎｓ）は、第２のシーケンスの第２のファイン・
パラメータ（５ｎｓ）に加算され、第２のファイン時刻
値（７ｎｓ）と第２のファイン時刻値のゼロキャリー
（０ｃ）を生成する。第２のシーケンスの第２のコース
・パラメータ（１ｃ）は、第２のファイン時刻値のゼロ
キャリー（０ｃ）に加算され、第２のシーケンスの第２
のコース時刻値（１ｃ）を生成する。

【００７５】次に続く各タイミング・パラメータのファ
イン時刻値とコース時刻値の計算も、上述のようにして
行われる。

【００７６】図１４は、処理および信号の組合わせフロ
ーチャートにおいて、図１３により計算されたファイン
時刻値とコース時刻値の出力を示している。最初の信号
が出力を開始し、コース記憶装置２１４をトリガし、第
１のシーケンスの第１のコース時刻値（１ｃ）をカウン
タ２１６に送る。１クロック周期を表す第１のシーケン
スの第１のコース時刻値（１ｃ）が経過すると、カウン
タ２１６は、同時に、第１のシーケンスの第１のファイ
ン時刻値（２ｎｓ）を含むファイン記憶装置５０と、第
１のシーケンスの第２のコース時刻値（１ｃ）を含む次
のコース記憶装置２２０をトリガする。タイミング発生
器５８は、第１のファイン時間（２ｎｓ）が経過する
と、第１のタイミング信号を発生する。

【００７７】１クロック周期を表す第１のシーケンスの
第２のコース時刻値（１ｃ）が経過すると、カウンタ２
２２は、同時に、第１のシーケンスの第２のファイン時
刻値（６ｎｓ）を含む対応するファイン記憶装置５２
と、第１のシーケンスの第３のコース時刻値（１ｃ）を
含む次のコース記憶装置２２８をトリガする。タイミン
グ発生器６０は、第２のファイン時間（６ｎｓ）が経過
すると、第２のタイミング信号を発生する。

【００７８】第１のシーケンスの第３のコース時刻値
（１ｃ）が経過すると、カウンタ２３０は、同時に、第
１のシーケンスの第３のファイン時刻値（６ｎｓ）を含
む対応するファイン記憶装置５４と、第２のシーケンス
の第１のコース時刻値（２ｃ）を含む次のコース記憶装
置２１４をトリガする。タイミング発生器６２は、第３
のファイン時間（６ｎｓ）が経過すると、第３のタイミ
ング信号を発生する。上述のようにして引き続いてタイ
ミング信号は出力され、その出力は、図１４に示されて
いる。

【００７９】図１２の回路のモジュール性を理解するた
めに、各コース記憶装置が、個々の論理ゲート８０，２
１９によって制御可能であることが指摘される。各論理
ゲート８０，２１９は、１つは先のカウンタに接続さ
れ、１つは入力ユニット２に接続された少なくとも２つ
の入力ラインを備えている。それゆえ、個々のコース記
憶装置は、タイミング・パラメータの複数のシーケンス
を同時に処理するためには、先のカウンタか、または入
力ユニット２から与えられる信号のいずれかによってト
リガできる。図１２における処理ユニットの数が制限さ
れず、各処理ユニットが完全にモジュラーで構成されて
いることは、明らかである。

【００８０】図１５は、図１２の実施例のさらに改良さ
れた出力ユニット３０を示している。

【００８１】ライン８１（８２，８４，８６）は、ラッ
チ・ゲート２４０（２４２，２４４，２４６）を介して
個々のタイミング発生器５８（６０，６２，６４）に接
続され、タイミング発生器５８（６０，６２，６４）を
トリガする。ラッチ・ゲート２４０（２４２，２４４，
２４６）は、また、ＣＬＯＣＫ信号に接続され、データ
入力８１とクロック入力ＣＬＯＣＫとを備えるいわゆる
Ｄ型フリップフロップであるのが望ましい。データ入力
ライン８１がカウンタ２１６によってイネーブルされ、
また特定のＣＬＯＣＫエッジがラッチ・ゲート２４０の
ＣＬＯＣＫ入力に現れると、ラッチ・ゲート２４０は、
タイミング発生器５８をトリガして出力ライン２５０に
対応するタイミング信号を発生する。したがって、ライ
ン８２，８４，８６は、個々のラッチ・ゲート２４２，
２４４，２４６をイネーブルし、それゆえ、個々のタイ
ミング発生器６０，６２，６４をトリガして、出力ライ
ン２５２，２５４または２５６に個々のタイミング信号
を発生する。出力ライン２５０〜２５６は、選択的に使
用されるか、またはＯＲゲートとするのが望ましい論理
ゲート６６に送り込まれ、これらをライン４０上の全出
力信号に組合わせる。出力ライン２５０〜２５６と組合
わせる回路は、単に例示的なものであり、タイミング信
号の対象に依存することが分かる。しかしながら、その
ような回路は技術上周知であり、ここで述べる必要はな
い。

【００８２】図１５の回路は、高精度素子と低精度素子
を必要とする回路間の厳密な分離を可能にする。前者
は、タイミング信号の発生のために単に必要とされ、例
えばタイミング発生器５８〜６４である。発生したタイ
ミング信号の精度は、主として、これらの高精度素子に
よって決定されるので、ＥＣＬまたはＧａＡｓ技術で好
適に実施される。後者の素子は、必ずしも高速度で高精
度な素子を必要とせず、低コストのＣＭＯＳ技術で好適
に実施される。ラッチ・ゲート２４０〜２４６は、この
分離を可能とする。というのは、それらの信号出力が、
直接にＣＬＯＣＫ信号に関係し、それゆえＣＬＯＣＫ精
度をとるからである。

【００８３】上記実施例のタイミング発生器５８〜９４
は、制御可能な遅延ラインであるのが望ましい。しかし
ながら、他のいかなるタイミング発生技術も本発明に使
用することができる。コースおよびファイン・パラメー
タ処理の分離が、発振器周期をカバーすることのみが必
要なファイン時間発生のための高精度遅延ラインの使用
を可能にすることを当業者は理解するであろう。

【００８４】上記実施例の計算ユニット１１０〜１１６
は、先のタイミング・パラメータを表す時刻値と個々の
タイミング・パラメータとを加算する加算器であるのが
望ましい。しかしながら、他のいかなる計算ユニットも
本発明に使用することができ、タイミング信号間の時間
差の計算に、種々の計算アルゴリズムが使用可能であ
る。本発明の原理が前述した計算アルゴリズムに制限さ
れないことを当業者は理解するであろう。

【００８５】図１１〜図１５の実施例のモジュール性
は、前に指摘したように、タイミング・パラメータの複
数のシーケンスの同時処理を可能にする。この複数のシ
ーケンスの並列処理のために必要な制御は、例えば入力
ユニット２によって制御可能であり、このことは技術上
よく知られている。

【００８６】パイロット計算器１５０，１７６は、次に
続くシーケンスの第１のタイミング・パラメータを計算
する計算ユニットに、先のシーケンスの結果を与える作
業を簡単に実行する。処理ユニットとパイロット計算器
の結果が、同じ値であるが異なる時間に、利用可能でな
ければならないので、パイロット計算器１５０，１７６
は、処理ユニット１１０〜１１６の構成にしたがって構
成して、種々の素子の数を減少させるのが望ましい。図
１１〜図１５の実施例のモジュール性は、モジュラー処
理ユニット、例えば処理ユニット８を単に与え、個々の
パイロット計算器１５０，１７６と同様に並列処理ユニ
ット６〜１２に対し複数のモジュール処理ユニットを結
合することさえ可能にする。実際上は、１個以上のモジ
ュラー処理ユニットは、チップモジュールで構成され、
相互接続は、特定の応用に依存して選択できる。パイロ
ット計算器１５０，１７６の時間遅延は、制御入力ユニ
ット２によって考慮されなければならない一定の時間オ
フセットを生じる。

【００８７】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）タイミング信号列を表すタイミング・パラメータ
から時刻値を処理および計算する少なくとも１個の処理
ユニット（６〜１２）と、タイミング信号列を出力する
出力ユニット（３０）とを備えるタイミング信号列を処
理する装置において、タイミング・パラメータを入力す
る入力ユニット（２）を備え、並列処理される連続する
ｎ個のタイミング・パラメータのシーケンスを、入力ユ
ニット（２）によってｎ個の処理ユニット（６〜１２）
に分配し、第１の時刻値を、処理ユニット（６〜１２）
のうちの第１の処理ユニットによって、前記シーケンス
の第１のタイミング・パラメータから計算し、次に続く
時刻値を、処理ユニット（６〜１２）のうちの次に続く
処理ユニットによって、前記シーケンスの対応する次に
続くタイミング・パラメータと、先の各タイミング・パ
ラメータの計算された時刻値とから計算することを特徴
とするタイミング信号列を処理する装置。 （２）前記出力ユニット（３０）が、前記各処理ユニッ
ト（６〜１２）に接続され、各処理ユニット（６〜１
２）の計算された時刻値を記憶する記憶手段（５０〜５
６）と、前記記憶手段（５０〜５６）に接続され、記憶
された時刻値からタイミング信号を発生するタイミング
発生器（５８〜６４）とを備え、各タイミング発生器
（５８〜６４）は、先のタイミング信号を発生するタイ
ミング発生器（５８〜６４）か、または各タイミング発
生器（５８〜６４）に同時に与えられたトリガ信号によ
ってトリガできる、ことを特徴とする上記（１）に記載
のタイミング信号列を処理する装置。 （３）前記出力ユニット（３０）が、発振器タイミング
信号によってクロックできることを特徴とする上記
（１）または（２）に記載のタイミング信号列を処理す
る装置。 （４）１シーケンスの時刻値を含む前記各記憶手段（５
０〜５６）が、前記発振器タイミング信号によってクロ
ックでき、タイミング信号は、１シーケンスの記憶され
た時刻値から前記タイミング発生器（５８〜６４）によ
って同時に発生できる、ことを特徴とする上記（３）に
記載のタイミング信号列を処理する装置。 （５）前記各処理ユニット（６〜１２）が、時刻値を計
算する計算ユニット（１１０〜１１６）と、前記計算ユ
ニット（１１０〜１１６）に接続され、先のタイミング
・パラメータの計算された時刻値が利用可能でないなら
ば各タイミング・パラメータを記録するレジスタ手段
（１６０）とを備え、各処理ユニット（６〜１２）が、
第２の発振器タイミング信号（ＣＬＯＣＫ）によってク
ロックできることを特徴とする上記（１）〜（４）のい
ずれかに記載のタイミング信号列を処理する装置。 （６）発振器周期未満の時間を表すファイン・パラメー
タと発振器周期以上の時間を表すコース・パラメータと
に前記タイミング・パラメータを分離する分離手段（２
００）を備え、前記各処理ユニット（６〜１２）が、前
記ファイン・パラメータからファイン時刻値を計算する
ファイン計算ユニット（１１０〜１１６）と、前記コー
ス・パラメータからコース時刻値を計算するコース計算
ユニット（２０８）と、前記ファイン計算ユニット（１
１０〜１１６）に接続され、先のタイミング・パラメー
タの計算されたファイン時刻値が利用可能でないならば
各ファイン・パラメータを記録する第１のレジスタ手段
（１６０）と、前記コース計算ユニット（２０８）に接
続され、対応する計算されたファイン時刻値が利用可能
でないならば各コース・パラメータを記録する第２のレ
ジスタ手段（２０６）とを備え、前記記憶手段（５０〜
５６）が、前記コース時刻値を記憶するコース記憶手段
（２１４，２２０）と、ファイン時刻値を記憶するファ
イン記憶手段（５０〜５６）とを備え、前記タイミング
発生器（５８〜６４）が、前記コース記憶手段（２１
４，２２０）に記憶されたコース・タイミング信号を発
生するコース・タイミング発生器（２１６，２２２，２
３０）と、前記ファイン記憶手段（５０〜５６）に記憶
されたファイン・タイミング信号を発生するファイン・
タイミング発生器（５８〜６４）とを備え、前記コース
・タイミング発生器（２１６，２２２，２３０）のうち
の第１のコース・タイミング発生器はクロックでき、対
応するファイン・タイミング発生器（５８〜６４）と次
に続くコース・タイミング発生器（２１６，２２２，２
３０）とが、コース・タイミング発生器（２１６，２２
２，２３０）のうちの第１のコース・タイミング発生器
によってトリガできることを特徴とする上記（１）〜
（５）のいずれかに記載のタイミング信号列を処理する
装置。 （７）コース・タイミング発生器（２１６，２２２，２
３０）がカウンタであることを特徴とする上記（６）に
記載のタイミング信号列を処理する装置。 （８）１シーケンスの最後の時刻値を第１の計算ユニッ
ト（１１０〜１１６）に与え、１シーケンスの最後の時
刻値と次に続くタイミング・パラメータとから次の時刻
値を計算し、各シーケンスの第１の時刻値を計算する処
理ユニット（６〜１２）のうちの第１の処理ユニットに
接続されているパイロット計算器（１５０，１７６）を
備えることを特徴とする上記（１）〜（７）のいずれか
に記載のタイミング信号列を処理する装置。 （９）タイミング信号列を表すタイミング・パラメータ
を入力する第１のステップと、並列に処理される連続す
るｎ個のタイミング・パラメータをｎ個の処理ユニット
（６〜１２）に分配する第２のステップと、前記タイミ
ング・パラメータから時刻値を計算し、これにより、処
理ユニット（６〜１２）のうちの第１の処理ユニット
が、前記タイミング・パラメータのうちの第１のタイミ
ング・パラメータから第１の時刻値を計算し、処理ユニ
ット（６〜１２）のうちの次に続く処理ユニットが、１
シーケンスの対応する次に続くタイミング・パラメータ
と先の各タイミング・パラメータの計算された時刻値と
から次に続く時刻値を計算する第３のステップと、タイ
ミング信号列を出力する第４のステップと、を含むこと
を特徴とするタイミング信号列を処理する方法。 （１０）第３のステップの後に、各処理ユニット（６〜
１２）の計算された個々の時刻値を記憶するステップを
含み、第４のステップが、記憶された時刻値からタイミ
ング発生器（５８〜６４）によってタイミング信号を発
生するステップであり、１シーケンスの計算された時刻
値が同時にアクセス可能であることを特徴とする上記
（９）に記載のタイミング信号列を処理する方法。 （１１）記憶された時刻値からタイミング信号を発生す
る前記ステップが、先のタイミング信号を発生するタイ
ミング発生器（５８〜６４）によって次に続くタイミン
グ発生器（５８〜６４）をトリガするステップを含むこ
とを特徴とする上記（１０）に記載のタイミング信号列
を処理する方法。 （１２）発振器周期で出力ユニット（３０）をクロック
するステップを含むことを特徴とする上記（９）〜（１
１）のいずれかに記載のタイミング信号列を処理する方
法。 （１３）タイミング信号を発生する前記ステップが、出
力ユニット（３０）をクロックするステップに続いて、
１シーケンスの記憶された時刻値からタイミング信号を
同時に発生するステップであることを特徴とする上記
（１２）に記載のタイミング信号列を処理する方法。 （１４）先のタイミング・パラメータに対応する時刻値
が利用可能でないならば、計算ユニット（１１０〜１１
６）に各タイミング・パラメータを記録するステップを
第３のステップの前に含むことを特徴とする上記（９）
〜（１３）のいずれかに記載のタイミング信号列を処理
する方法。 （１５）発振器周期未満の時間を表すファイン・パラメ
ータと発振器周期以上の時間を表すコース・パラメータ
とに前記タイミング・パラメータを分離するステップを
第３のステップの前に含み、前記コース・パラメータか
ら計算されたコース時刻値を記憶し、各タイミング・パ
ラメータのファイン・パラメータから計算されたファイ
ン時刻値を記憶するステップを第３のステップの後に含
み、第４のステップが、記憶されたコース時刻値からコ
ース・タイミング信号を発生し、記憶されたファイン時
刻値からファイン・タイミング信号を発生するステップ
を含むことを特徴とする上記（９）〜（１４）のいずれ
かに記載のタイミング信号列を処理する方法。 （１６）第４のステップが、記憶されたコース時刻値の
うちの第１のコース時刻値をクロックし、前記コース時
刻値のうちの第１のコース時刻値が発生した後に対応す
るファイン時刻値と次に続くコース時刻値をトリガする
ステップを含むことを特徴とする上記（１５）に記載の
タイミング信号列を処理する方法。 （１７）１シーケンスの最後の時刻値を第１の処理ユニ
ット（６〜１２）に与えて、最後の時刻値と次のタイミ
ング・パラメータとから次の時刻値を計算するステップ
を含むことを特徴とする上記（９）〜（１６）のいずれ
かに記載のタイミング信号列を処理する方法。

【００８８】

【発明の効果】本発明にしたがってタイミング信号列を
処理するためには、１個の処理ユニットのみが必要であ
ることが分かる。処理速度のゲインは、複数の並列処理
ユニットを結合し、タイミング信号を並列処理すること
によって実現できる。しかしながら、多くの応用におい
ては、並列処理は必要がないか、または時折必要とする
のみである。特に上述したモジュール性は、モジュラー
処理ユニットを使用することを可能にし、処理ユニット
の数を、必要とする処理速度に基づき選択することがで
きる。

【図面の簡単な説明】

【図１】本発明のタイミング・パラメータおよび時刻値
の例を示す図である。

【図２】タイミング・パラメータの列からタイミング信
号列への処理方法を示す図である。

【図３】本発明の一実施例によりタイミング・パラメー
タから時刻値を得る処理を説明する図である。

【図４】本発明による装置の主要な構造を示す図であ
る。

【図５】出力ユニット３０の実施例を示す図である。

【図６】出力ユニット３０の他の実施例を示す図であ
る。

【図７】出力ユニット３０のさらに他の実施例を示す図
である。

【図８】処理ユニットの実施例を示す図である。

【図９】処理ユニットの改良された実施例を示す図であ
る。

【図１０】図９の処理ユニットのさらに改良された実施
例を示す図である。

【図１１】モジュラー構造を有する処理ユニットのさら
に改良された実施例を示す図である。

【図１２】図１１の実施例に基づいて、ファイン・パラ
メータとコース・パラメータに分離されたタイミング・
パラメータの並列処理の実施例を示す図である。

【図１３】図１２の実施例の計算処理の例を示す図であ
る。

【図１４】図１３により計算されたファイン時刻値とコ
ース時刻値の出力を示す組合わせ処理および信号フロー
図である。

【図１５】図１２の実施例のさらに改良された出力ユニ
ットを示す図である。

【符号の説明】

２ 入力ユニット ４ 入力ライン ６，８，１０，１２ 処理ユニット ３０ 出力ユニット ４０ 出力ライン ５０，５２，５４，５６，９４ 記憶装置 ５８，６０，６２，６４，１００ タイミング発生器 ６６，８０，９８，２１９ 論理ゲート ７６ 出力制御ユニット ９０ マルチプレクサ １１０，１１２，１１４，１１６ 計算ユニット １２０，１２２，１２４，１２６，１２８，１３０，１
３２，１３４，１３６，１３８，１４０，１４２ レジ
スタ １５０，１７６ パイロット計算器 １６０，１６２，１７０，１７２，１８０，１８２，２
０６，２１２ 制御可能なｎ段レジスタ １６４，１７４ 制御ユニット ２００ タイミング分離器 ２０８ コース計算ユニット ２１４，２２０ コース記憶装置 ２１６，２２２，２３０ カウンタ ２４０，２４２，２４４，２４６ ラッチ・ゲート

フロントページの続き (56)参考文献 特開 平６−67752（ＪＰ，Ａ) 特開 平４−264931（ＪＰ，Ａ) 特開 平１−189218（ＪＰ，Ａ) 特開 平２−118848（ＪＰ，Ａ) 特開 平４−363675（ＪＰ，Ａ) 特開 平４−337871（ＪＰ，Ａ) 米国特許5311486（ＵＳ，Ａ) 欧州特許出願公開343537（ＥＰ，Ａ １) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 3/64 G01R 31/3183

Claims (17)

(57)【特許請求の範囲】
1. 【請求項１】タイミング信号列を表すタイミング・パラ
   メータから時刻値を処理および計算する少なくとも１個
   の処理ユニット（６〜１２）と、タイミング信号列を出
   力する出力ユニット（３０）とを備えるタイミング信号
   列を処理する装置において、 タイミング・パラメータを入力する入力ユニット（２）
   を備え、 並列処理される連続するｎ個のタイミング・パラメータ
   のシーケンスを、入力ユニット（２）によってｎ個の処
   理ユニット（６〜１２）に分配し、 第１の時刻値を、処理ユニット（６〜１２）のうちの第
   １の処理ユニットによって、前記シーケンスの第１のタ
   イミング・パラメータから計算し、次に続く時刻値を、
   処理ユニット（６〜１２）のうちの次に続く処理ユニッ
   トによって、前記シーケンスの対応する次に続くタイミ
   ング・パラメータと、先の各タイミング・パラメータの
   計算された時刻値とから計算することを特徴とするタイ
   ミング信号列を処理する装置。
2. 【請求項２】前記出力ユニット（３０）が、 前記各処理ユニット（６〜１２）に接続され、各処理ユ
   ニット（６〜１２）の計算された時刻値を記憶する記憶
   手段（５０〜５６）と、 前記記憶手段（５０〜５６）に接続され、記憶された時
   刻値からタイミング信号を発生するタイミング発生器
   （５８〜６４）とを備え、各タイミング発生器（５８〜
   ６４）は、先のタイミング信号を発生するタイミング発
   生器（５８〜６４）か、または各タイミング発生器（５
   ８〜６４）に同時に与えられたトリガ信号によってトリ
   ガできる、ことを特徴とする請求項１に記載のタイミン
   グ信号列を処理する装置。
3. 【請求項３】前記出力ユニット（３０）が、発振器タイ
   ミング信号によってクロックできることを特徴とする請
   求項１または２に記載のタイミング信号列を処理する装
   置。
4. 【請求項４】１シーケンスの時刻値を含む前記各記憶手
   段（５０〜５６）が、前記発振器タイミング信号によっ
   てクロックでき、 タイミング信号は、１シーケンスの記憶された時刻値か
   ら前記タイミング発生器（５８〜６４）によって同時に
   発生できる、ことを特徴とする請求項３に記載のタイミ
   ング信号列を処理する装置。
5. 【請求項５】前記各処理ユニット（６〜１２）が、 時刻値を計算する計算ユニット（１１０〜１１６）と、 前記計算ユニット（１１０〜１１６）に接続され、先の
   タイミング・パラメータの計算された時刻値が利用可能
   でないならば各タイミング・パラメータを記録するレジ
   スタ手段（１６０）とを備え、 各処理ユニット（６〜１２）が、第２の発振器タイミン
   グ信号（ＣＬＯＣＫ）によってクロックできることを特
   徴とする請求項１〜４のいずれかに記載のタイミング信
   号列を処理する装置。
6. 【請求項６】発振器周期未満の時間を表すファイン・パ
   ラメータと発振器周期以上の時間を表すコース・パラメ
   ータとに前記タイミング・パラメータを分離する分離手
   段（２００）を備え、 前記各処理ユニット（６〜１２）が、前記ファイン・パ
   ラメータからファイン時刻値を計算するファイン計算ユ
   ニット（１１０〜１１６）と、前記コース・パラメータ
   からコース時刻値を計算するコース計算ユニット（２０
   ８）と、前記ファイン計算ユニット（１１０〜１１６）
   に接続され、先のタイミング・パラメータの計算された
   ファイン時刻値が利用可能でないならば各ファイン・パ
   ラメータを記録する第１のレジスタ手段（１６０）と、
   前記コース計算ユニット（２０８）に接続され、対応す
   る計算されたファイン時刻値が利用可能でないならば各
   コース・パラメータを記録する第２のレジスタ手段（２
   ０６）とを備え、 前記記憶手段（５０〜５６）が、前記コース時刻値を記
   憶するコース記憶手段（２１４，２２０）と、ファイン
   時刻値を記憶するファイン記憶手段（５０〜５６）とを
   備え、 前記タイミング発生器（５８〜６４）が、前記コース記
   憶手段（２１４，２２０）に記憶されたコース・タイミ
   ング信号を発生するコース・タイミング発生器（２１
   ６，２２２，２３０）と、前記ファイン記憶手段（５０
   〜５６）に記憶されたファイン・タイミング信号を発生
   するファイン・タイミング発生器（５８〜６４）とを備
   え、 前記コース・タイミング発生器（２１６，２２２，２３
   ０）のうちの第１のコース・タイミング発生器はクロッ
   クでき、対応するファイン・タイミング発生器（５８〜
   ６４）と次に続くコース・タイミング発生器（２１６，
   ２２２，２３０）とが、コース・タイミング発生器（２
   １６，２２２，２３０）のうちの第１のコース・タイミ
   ング発生器によってトリガできることを特徴とする請求
   項１〜５のいずれかに記載のタイミング信号列を処理す
   る装置。
7. 【請求項７】コース・タイミング発生器（２１６，２２
   ２，２３０）がカウンタであることを特徴とする請求項
   ６に記載のタイミング信号列を処理する装置。
8. 【請求項８】１シーケンスの最後の時刻値を第１の計算
   ユニット（１１０〜１１６）に与え、１シーケンスの最
   後の時刻値と次に続くタイミング・パラメータとから次
   の時刻値を計算し、各シーケンスの第１の時刻値を計算
   する処理ユニット（６〜１２）のうちの第１の処理ユニ
   ットに接続されているパイロット計算器（１５０，１７
   ６）を備えることを特徴とする請求項１〜７のいずれか
   に記載のタイミング信号列を処理する装置。
9. 【請求項９】タイミング信号列を表すタイミング・パラ
   メータを入力する第１のステップと、 並列に処理される連続するｎ個のタイミング・パラメー
   タをｎ個の処理ユニット（６〜１２）に分配する第２の
   ステップと、 前記タイミング・パラメータから時刻値を計算し、これ
   により、処理ユニット（６〜１２）のうちの第１の処理
   ユニットが、前記タイミング・パラメータのうちの第１
   のタイミング・パラメータから第１の時刻値を計算し、
   処理ユニット（６〜１２）のうちの次に続く処理ユニッ
   トが、１シーケンスの対応する次に続くタイミング・パ
   ラメータと先の各タイミング・パラメータの計算された
   時刻値とから次に続く時刻値を計算する第３のステップ
   と、 タイミング信号列を出力する第４のステップと、を含む
   ことを特徴とするタイミング信号列を処理する方法。
10. 【請求項１０】第３のステップの後に、各処理ユニット
    （６〜１２）の計算された個々の時刻値を記憶するステ
    ップを含み、 第４のステップが、記憶された時刻値からタイミング発
    生器（５８〜６４）によってタイミング信号を発生する
    ステップであり、１シーケンスの計算された時刻値が同
    時にアクセス可能であることを特徴とする請求項９に記
    載のタイミング信号列を処理する方法。
11. 【請求項１１】記憶された時刻値からタイミング信号を
    発生する前記ステップが、先のタイミング信号を発生す
    るタイミング発生器（５８〜６４）によって次に続くタ
    イミング発生器（５８〜６４）をトリガするステップを
    含むことを特徴とする請求項１０に記載のタイミング信
    号列を処理する方法。
12. 【請求項１２】発振器周期で出力ユニット（３０）をク
    ロックするステップを含むことを特徴とする請求項９〜
    １１のいずれかに記載のタイミング信号列を処理する方
    法。
13. 【請求項１３】タイミング信号を発生する前記ステップ
    が、出力ユニット（３０）をクロックするステップに続
    いて、１シーケンスの記憶された時刻値からタイミング
    信号を同時に発生するステップであることを特徴とする
    請求項１２に記載のタイミング信号列を処理する方法。
14. 【請求項１４】先のタイミング・パラメータに対応する
    時刻値が利用可能でないならば、計算ユニット（１１０
    〜１１６）に各タイミング・パラメータを記録するステ
    ップを第３のステップの前に含むことを特徴とする請求
    項９〜１３のいずれかに記載のタイミング信号列を処理
    する方法。
15. 【請求項１５】発振器周期未満の時間を表すファイン・
    パラメータと発振器周期以上の時間を表すコース・パラ
    メータとに前記タイミング・パラメータを分離するステ
    ップを第３のステップの前に含み、 前記コース・パラメータから計算されたコース時刻値を
    記憶し、各タイミング・パラメータのファイン・パラメ
    ータから計算されたファイン時刻値を記憶するステップ
    を第３のステップの後に含み、 第４のステップが、記憶されたコース時刻値からコース
    ・タイミング信号を発生し、記憶されたファイン時刻値
    からファイン・タイミング信号を発生するステップを含
    むことを特徴とする請求項９〜１４のいずれかに記載の
    タイミング信号列を処理する方法。
16. 【請求項１６】第４のステップが、記憶されたコース時
    刻値のうちの第１のコース時刻値をクロックし、前記コ
    ース時刻値のうちの第１のコース時刻値が発生した後に
    対応するファイン時刻値と次に続くコース時刻値をトリ
    ガするステップを含むことを特徴とする請求項１５に記
    載のタイミング信号列を処理する方法。
17. 【請求項１７】１シーケンスの最後の時刻値を第１の処
    理ユニット（６〜１２）に与えて、最後の時刻値と次の
    タイミング・パラメータとから次の時刻値を計算するス
    テップを含むことを特徴とする請求項９〜１６のいずれ
    かに記載のタイミング信号列を処理する方法。