JPH08316825A - 計数システム - Google Patents
計数システムInfo
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- JPH08316825A JPH08316825A JP8137437A JP13743796A JPH08316825A JP H08316825 A JPH08316825 A JP H08316825A JP 8137437 A JP8137437 A JP 8137437A JP 13743796 A JP13743796 A JP 13743796A JP H08316825 A JPH08316825 A JP H08316825A
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- JP
- Japan
- Prior art keywords
- counter
- stage
- gate
- clock signal
- registers
- Prior art date
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- Pending
Links
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
- G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/16—Circuits for carrying over pulses between successive decades
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Unknown Time Intervals (AREA)
- Measuring Frequencies, Analyzing Spectra (AREA)
- Electric Clocks (AREA)
- Exchange Systems With Centralized Control (AREA)
Abstract
(57)【要約】
【課題】 略８００ＭHz以上の周波数で作動する高速計
数システムが、ｆが作動周波数である場合に、（１−
ｆ）秒のオーダの正確度をもつ時間測定を提供するよう
にする。 【解決手段】 カウンタの最下位ビットは第１クロック
信号の与えられた周波数で作動し、一方、他のより高い
桁のビットは、第１クロック信号の周波数の半分でかつ
反転されたものである第２のクロック信号で作動する。
第２カウンタのステージ間に接続されている桁上げルッ
クアヘッド回路は、高速で正確なカウンタをつくり上げ
るためのクロッキング・スキームと接続されて動作す
る。
数システムが、ｆが作動周波数である場合に、（１−
ｆ）秒のオーダの正確度をもつ時間測定を提供するよう
にする。 【解決手段】 カウンタの最下位ビットは第１クロック
信号の与えられた周波数で作動し、一方、他のより高い
桁のビットは、第１クロック信号の周波数の半分でかつ
反転されたものである第２のクロック信号で作動する。
第２カウンタのステージ間に接続されている桁上げルッ
クアヘッド回路は、高速で正確なカウンタをつくり上げ
るためのクロッキング・スキームと接続されて動作す
る。
Description
【発明の属する技術分野】本発明は、高速度同期カウン
タ、特に、カウンタの１つの部分が第１のクロックを利
用し、カウンタの他の部分が第１のクロックから引き出
された第２のクロックを利用する所の、高周波数で動作
する高速度同期カウンタに関する。
タ、特に、カウンタの１つの部分が第１のクロックを利
用し、カウンタの他の部分が第１のクロックから引き出
された第２のクロックを利用する所の、高周波数で動作
する高速度同期カウンタに関する。
【従来の技術】従来から、多くの異なったタイプと設計
との２進カウンタが完成されてきた。以前に完成された
カウンタの構造と動作の下では、必然的に、桁上げ信号
に関して伝播遅延が生じる。このような伝播の遅れは、
カウンタが動作できるスピードを限定し、これに伴って
そのカウンタの精度を減少させる。これらの伝播遅延を
部分的に減少させることは、結果的にはカウンタの増加
をもたらすものであり、１個のまた２個のまた３個もの
クロック・パルス・ルックアヘッド・スキームを用いた
特殊なルックアヘッド桁上げ回路を採用して得られる正
確度を持つことになる。なおこの場合、他の部分につい
てはエッヂ・トリガー型の回路に関連するルックアヘッ
ド・スキームが用いられていても…。リップル・カウン
タと同期カウンタとは、現存する最も一般的なタイプの
カウンタである。実質的に多数ビットをもつカウンタ
（長カウンタ）は一般に同じ小さいカウンタ（しばしば
ステージと呼ばれる）の組で形成される。これらより小
さいカウンタは桁上げ信号によって接続される。この桁
上げ信号は、カウンタ（またはそのカウンタの特定のス
テージ）が最大カウント値に達し、オール・ゼロに転動
し、したがってチェイン中の次のカウンタを増加するこ
とを表している。
との２進カウンタが完成されてきた。以前に完成された
カウンタの構造と動作の下では、必然的に、桁上げ信号
に関して伝播遅延が生じる。このような伝播の遅れは、
カウンタが動作できるスピードを限定し、これに伴って
そのカウンタの精度を減少させる。これらの伝播遅延を
部分的に減少させることは、結果的にはカウンタの増加
をもたらすものであり、１個のまた２個のまた３個もの
クロック・パルス・ルックアヘッド・スキームを用いた
特殊なルックアヘッド桁上げ回路を採用して得られる正
確度を持つことになる。なおこの場合、他の部分につい
てはエッヂ・トリガー型の回路に関連するルックアヘッ
ド・スキームが用いられていても…。リップル・カウン
タと同期カウンタとは、現存する最も一般的なタイプの
カウンタである。実質的に多数ビットをもつカウンタ
（長カウンタ）は一般に同じ小さいカウンタ（しばしば
ステージと呼ばれる）の組で形成される。これらより小
さいカウンタは桁上げ信号によって接続される。この桁
上げ信号は、カウンタ（またはそのカウンタの特定のス
テージ）が最大カウント値に達し、オール・ゼロに転動
し、したがってチェイン中の次のカウンタを増加するこ
とを表している。
【発明が解決しようとする課題】大量のビットからなり
かつルックアヘッド・キャリ型を実現する“長カウン
タ”のもつ問題は、ステージからステージへの桁上げ信
号の伝播の遅延がきわめて高い周波数の下で動作する際
に、なおも相対的に実質的な問題であるということであ
る。長カウンタが動作し得るスピードは、最終ステージ
への桁上げ信号の伝播遅延によって制限され、１個のゲ
ートの遅延のオーダの伝播遅延によってさえも高周波の
下では実質的な問題である。このことは、カウンタの最
大動作周波数を減少する。本発明は、多数のより小さい
カウンタから成る正確高速度カウンタを用い、これによ
って、桁上げ信号の伝播遅延を最小化し、与えられたク
ロック周波数“ｆ”の下で１／ｆ秒に近似する精度をも
って動作するカウンタを提供することを目的としてい
る。更に、タイミング・イベントの発生に対応してカウ
ント値の正確なカウントとラッチとを行いそれによっ
て、カウント値の正確度が１／ｆ秒であるという正確な
日単位カウンタを提供することを目的としている。
かつルックアヘッド・キャリ型を実現する“長カウン
タ”のもつ問題は、ステージからステージへの桁上げ信
号の伝播の遅延がきわめて高い周波数の下で動作する際
に、なおも相対的に実質的な問題であるということであ
る。長カウンタが動作し得るスピードは、最終ステージ
への桁上げ信号の伝播遅延によって制限され、１個のゲ
ートの遅延のオーダの伝播遅延によってさえも高周波の
下では実質的な問題である。このことは、カウンタの最
大動作周波数を減少する。本発明は、多数のより小さい
カウンタから成る正確高速度カウンタを用い、これによ
って、桁上げ信号の伝播遅延を最小化し、与えられたク
ロック周波数“ｆ”の下で１／ｆ秒に近似する精度をも
って動作するカウンタを提供することを目的としてい
る。更に、タイミング・イベントの発生に対応してカウ
ント値の正確なカウントとラッチとを行いそれによっ
て、カウント値の正確度が１／ｆ秒であるという正確な
日単位カウンタを提供することを目的としている。
【課題を解決するための手段】本発明による計数システ
ムは、１ビット位置を定義する少なくもと１つのレヂス
タをもつステージと、夫々が１ビット位置を定義する少
なくとも１つのレヂスタをもつ複数の後続するステージ
とを含むカウンタであって、各レヂスタは複数の論理ゲ
ートからなるカウンタからなる。第１のステージは周期
的クロック・パルスをもつ第１のクロックを用いて動作
し、一方、後続するステージは第１のクロックから引き
出された周期的クロック・パルスを用いて動作する。全
体でのカウンタは、後続するステージが周波数ｆ／（２
b ）（ここでｂは第１のステージにおけるビットの個
数）の下で動作する場合でも、周波数ｆの下で走行する
だろう。回路は、カウンタの後続するステージの少なく
とも１つに供給されるルックアヘッド桁上げ信号を生成
する。また、カウンタへの第１のクロック信号と第２の
クロック信号とを供給するための回路がカウンタ・シス
テム内に含まれる。本発明による第２の実施態様は、計
数システムの最下位ビットを定義する１つのレヂスタか
らなる第１のカウンタであって、それによって、第１の
カウンタが第１のクロック信号を利用する第１のカウン
タをもつ計数システムを含む。この計数システムは、更
に、夫々が少なくとも１つのレヂスタであって、当該レ
ヂスタの夫々が計数システムのビット位置を定義するレ
ヂスタをもつ、複数の後続するステージからなる第２の
カウンタを含み、それによって、第２のカウンタは第１
のクロック信号の１／２の周波数である第２のクロック
信号を利用する。本発明の他の実施形態は、正確時間の
日単位計数システムからなる。この正確時間の日単位計
数システムは、第１のクロック信号を利用する第１のカ
ウンタと、複数の桁上げ信号で連結される複数のステー
ジ・カウンタからなる第２のカウンタを含んでいる。各
ステージ・カウンタは、１ビットを定義する少なくとも
１つのレヂスタをもっている。第２のカウンタは、第１
のクロック信号から引き出された第２のクロック信号を
利用する。この計数システムは、更に、ステージ・カウ
ンタへの桁上げ信号を発生し供給するための回路を含ん
でいる。タイミング・チャネルは、ビット即ち第１のカ
ウンタの値とビット群即ち第２のカウンタの値とを第１
のラッチ・レヂスタと第２のラッチ・レヂスタとへ交互
にラッチさせるためのタイミング信号を受け取る。この
ラッチされたビット群即ちカウンタの値は、次いで、シ
リヤル的に、シフト・レヂスタを通って出される。
ムは、１ビット位置を定義する少なくもと１つのレヂス
タをもつステージと、夫々が１ビット位置を定義する少
なくとも１つのレヂスタをもつ複数の後続するステージ
とを含むカウンタであって、各レヂスタは複数の論理ゲ
ートからなるカウンタからなる。第１のステージは周期
的クロック・パルスをもつ第１のクロックを用いて動作
し、一方、後続するステージは第１のクロックから引き
出された周期的クロック・パルスを用いて動作する。全
体でのカウンタは、後続するステージが周波数ｆ／（２
b ）（ここでｂは第１のステージにおけるビットの個
数）の下で動作する場合でも、周波数ｆの下で走行する
だろう。回路は、カウンタの後続するステージの少なく
とも１つに供給されるルックアヘッド桁上げ信号を生成
する。また、カウンタへの第１のクロック信号と第２の
クロック信号とを供給するための回路がカウンタ・シス
テム内に含まれる。本発明による第２の実施態様は、計
数システムの最下位ビットを定義する１つのレヂスタか
らなる第１のカウンタであって、それによって、第１の
カウンタが第１のクロック信号を利用する第１のカウン
タをもつ計数システムを含む。この計数システムは、更
に、夫々が少なくとも１つのレヂスタであって、当該レ
ヂスタの夫々が計数システムのビット位置を定義するレ
ヂスタをもつ、複数の後続するステージからなる第２の
カウンタを含み、それによって、第２のカウンタは第１
のクロック信号の１／２の周波数である第２のクロック
信号を利用する。本発明の他の実施形態は、正確時間の
日単位計数システムからなる。この正確時間の日単位計
数システムは、第１のクロック信号を利用する第１のカ
ウンタと、複数の桁上げ信号で連結される複数のステー
ジ・カウンタからなる第２のカウンタを含んでいる。各
ステージ・カウンタは、１ビットを定義する少なくとも
１つのレヂスタをもっている。第２のカウンタは、第１
のクロック信号から引き出された第２のクロック信号を
利用する。この計数システムは、更に、ステージ・カウ
ンタへの桁上げ信号を発生し供給するための回路を含ん
でいる。タイミング・チャネルは、ビット即ち第１のカ
ウンタの値とビット群即ち第２のカウンタの値とを第１
のラッチ・レヂスタと第２のラッチ・レヂスタとへ交互
にラッチさせるためのタイミング信号を受け取る。この
ラッチされたビット群即ちカウンタの値は、次いで、シ
リヤル的に、シフト・レヂスタを通って出される。
【発明の実施の形態】図１を参照して、本発明の正確時
間の日単位計数システムのブロックダイヤグラムが示さ
れている。この計数システム１０は、複数の第１カウン
タ１２と、１つの第２カウンタ１４と、複数のラッチ／
シフト・レヂスタ１６と、ロールオーバ／リセット発生
器１８と、クロック信号発生器２０と、複数のタイミン
グ信号同期化モジュール２２とを含む６個の主な機能モ
ジュールからなるように示されている。計数システム１
０は、外部イベントが発生した際に、ストローブ信号を
典型的な形で受け取る。ストローブ信号は、カウント値
をラッチされるようにし、その計数値が当該計数システ
ム１０から引き続いて出力され得るものとなる。図１に
示される如く、計数システム１０は好ましくは複数のス
トローブ信号からなる。好ましい実施態様においては、
計数システム１０は６個のストローブ信号を含んでい
る。このように、計数システム１０は、６個のストロー
ブ信号の１つに対応してカウンタ値をラッチするため
に、６個のタイミング・チャネルをもっている。更に、
計数システム１０は、夫々のタイミング・チャネルのた
めに１つずつ、６個の第１カウンタ１２と、６個のタイ
ミング信号同期化モジュール２２と、６個のラッチ／シ
フト・レヂスタ１６とからなる。図２を参照して、クロ
ック発生器２０の概略ダイヤグラムおよび第２カウンタ
１４とラッチ／シフト・レヂスタ１６とを表すブロック
図が示されている。クロック発生器２０は、２つに分割
された回路からなり、１つの排他的オア・ゲート２４と
１つのＤ型フリップ・フロップ２６と１つのインバース
・ゲート２８を含んでいる。信号ＣＯＵＮＴ ＥＮＡＢ
ＬＥは、信号ＣＬＫφがＤ型フリップ・フロップ２６の
クロック入力端子へ入力される際に、排他的オア・ゲー
トに入力される。Ｄ型フリップ・フロップ２６の出力
は、排他的オア・ゲート２４に帰還され、またインバー
タ、ゲート２８へ入力される。信号ＣＯＵＮＴ ＥＮＡ
ＢＬＥは、アクチブ・ロー・イネーブル信号であり、計
数システム１０をカウントさせ得るようにロー・レベル
である。信号ＣＬＫφは、所定周波数をもつクロック信
号であり、計数システム１０に対して外部から発生され
る。この信号ＣＬＫφは約８００ＭHzまで高めることが
できる。約８００ＭHzで計数システムを動作させること
によって、約１カウント当たり1.２５ナノ秒の精度とな
る。クロック信号発生器２０の出力信号ＣＬＫ１は、ク
ロック信号ＣＬＫφの半分の周波数に等しい周波数をも
ち、インバータ・ゲート２８によって反転されている。
この信号ＬＣＫ１は、信号ＣＬＫφが第１カウンタ１２
のために入力されるクロック信号である間に、第２カウ
ンタ１４のために入力されるクロック信号である。示さ
れる如く、第２カウンタ１４は、クロック信号ＣＬＫφ
の半分の周波である所の信号ＣＬＫ１の周波数に等しい
レートでカウントする。専門家によって評価される如
く、このクロック信号発生器２０はまた４つに分割（あ
るいは８つに、１６に、等々に分割）された回路であり
得る。このようなケースにおいては、第１カウンタ１２
は、したがって、２つ（あるいは３つ、４つ、等々）の
ビットのレヂスタを含むだろう。更に、クロック信号発
生器２０によって発生されたクロック信号ＣＬＫ１はま
た、第１カウンタ１２の最上位ビットを反転（１８０°
位相をずらせ）することによって発生されることがで
き、これによって、クロック信号ＣＬＫφの周波数の１
／（２b ）倍（但しｂは第１カウンタ１２のビット数に
等しい）に等しい周波数をもつクロック信号ＣＬＫ１を
発生することができる。好ましい実施態様においては、
第１カウンタは１ビット・カウンタである。図３を参照
して、複数のステージ（または複数のより小さいカウン
タ）からなる第２カウンタが示されている。各ステージ
は、各レヂスタが１ビット（または１ビット位置）を定
義する所の、それによって各レヂスタが複数の論理ゲー
トからなる複数のレヂスタからなる。好ましい実施態様
においては、第２カウンタ１４は、ビットＢ45 ないし
Ｂ1 （またはビット位置Ｂ45ないしＢ1 ）を定義する４
５ビット・カウンタであり、４つのステージ（またはカ
ウンタ）に分割されている。第１ステージ３０は、ビッ
トＢ12ないしＢ1 を定義する１２ビット・カウンタであ
る。第１ステージ３０は、夫々のフリップ・フロップの
基本式が Ｄn （ｔ）＝（Ｑn-1 ＊Ｑn-2 ＊…＊Ｑ0 ＊キャリ・イ
ン）・ＥＸＯＲ・Ｑn 〔但し、Ｑn …Ｑ0 は（ｔ−１）におけるフリップ・フ
ロップの出力〕である所の、複数のフリップ・フロップ
からなる。好ましい実施態様においては、１２個の２入
力ＯＲ−ＡＮＤ複合ゲートがこのステージにおける論理
レベルの数を決めるために用いられている。評価される
だろうように、ゲート・アレー・デザイン、スタンダー
ド・セル・デザインおよび／または応用スペシフィック
・インテグレーテット回路（ＡＳＩＣ）デザインを含む
ような、これらの式をインプリメントするために、専門
家によって知られている多くの技術と構造とが存在す
る。１２入力ＯＲ−ＡＮＤゲートは、Ｑの夫々を、その
Ｑにおける別々の２入力ＯＲゲートの１つの入力へ接続
しそのＯＲゲートの他の入力を論理ゼロに接続すること
によって、１２入力ＡＮＤとして機能する。上記論理式
に関連して、Ｑ0 とＱ1 との出力が重く負荷されること
になるだろうことが明らかである。論理ゲートのスピー
ドはその出力に接続される負荷の数の増加につれて減少
されるから、エキストラのフリップ・フロップが、第１
ステージ３０の最下位の２つのビットにおける負荷をバ
ランスさせるために追加される。このように、最下位の
２つのビット・レヂスタは、負荷を減少するために並列
の型で２重化され、第１ステージ３０のスピードを増加
する。第２ステージ３４と第３ステージ３８とはまた、
１２ビット・カウンタであり、第１ステージ３０に構造
上同じである第２ステージ３４はビットＢ24ないしＢ13
を定義し、一方、第３ステージ３８はビットＢ36ないし
Ｂ25を定義する。第４ステージ４２はビットＢ45ないし
Ｂ37を定義する９ビット・カウンタである。第２カウン
タ１４の動作周波数は、各ステージ間のパスに沿う桁上
げ信号の伝播遅延に左右される。４５ビット・カウンタ
に重要なパスが存在するから、ステージ間の夫々の桁上
げ信号は個別に発生される。第２ステージ３４へ入力さ
れる桁上げ信号は第１ステージ桁上げ回路３２によって
発生される。同様に、第３ステージ３８への桁上げ信号
は第２ステージ桁上げ回路３６によって発生させ、一
方、第３ステージ４２へ入力される桁上げ信号は第３ス
テージ桁上げ回路４０によって発生される。これらステ
ージ桁上げ回路３２，３６及び４０は、計数システム１
０における伝播遅延を、“ｆ”がクロック信号ＣＬＫ１
の周波数である場合に、１／ｆよりも少ないように減少
すべく、本発明のクロック・スキームに関係づけられて
動作する。上述の如く、８００ＭHzの周波数をもつクロ
ック信号ＣＬＫφを用いて、外部イベントの発生をラッ
チするカウンタ値の正確度は約1.２５ナノ秒である。こ
のようにして、本発明は、クロック信号ＣＬＫφの周波
数に依存する測定精度をもつカウンタで提供する。この
カウンタの精度は、８００ＭHz程度の周波数をもつクロ
ック信号ＣＬＫφと対応して約１０-9秒に接近する。図
４を参照して、ＡＮＤゲート５０、インバータ・ゲート
５２、ＮＡＮＤゲート５４、Ｄ型フリップ・フロップ５
６及びインバータ・ゲート５８からなる第１ステージ桁
上げ回路の概略ダイヤグラムが示されている。この回路
３２は、第２ステージ３４に対して入力される桁上げ信
号を発生すべく、ルック・アヘッド・スキームを用いて
いる。ビットＢ12ないしＢ2 はＡＮＤゲート５０へ入力
される。ビットＢ1 は重要な信号である。ビットＢ
1 は、インバータ・ゲート５２によって反転され、ＮＡ
ＮＤゲート５４に入力される。専門家に評価されるだろ
う如く、第１ステージ桁上げ回路３２（後述される所
の、第２ステージ３６と第３ステージ４０とのための桁
上げ回路と同様に）のルック・アヘッド桁上げ発生回路
は、本発明に合致する好ましい機能を実行するに適し
た、多くの異なった論理スキームおよび／または構成に
よって達成され得る。ビットＢ12ないしＢ2 がすべてハ
イ・レベルであるとき、ＮＡＮＤゲート５４の出力は、
ビットＢ1 がハイ・レベルへ移行するときにロー・レベ
ルとなるであろう。このことが、桁上げ信号が必要とさ
れる以前に、論理的ロー・レベル桁上げ１クロックサイ
クルを生じる。ＮＡＮＤゲート５４の出力は、次いでＤ
型フリップ・フロップ５６へ入力され、クロック信号Ｃ
ＬＫ１と一緒にクロック・インされ、これによって、Ｄ
型フリップ・フロップの出力が第１ステージ３２から活
性化されたロー・レベル桁上げ信号ＣＡＲＲＹ ＯＵＴ
１を生じる。この信号ＣＡＲＲＹ ＯＵＴ１は、インバ
ータ・ゲート５８によって反転され、第２ステージ３４
へ入力される桁上げ入力信号ＣＡＲＲＹ ＩＮ２を生じ
る。伝播遅延は、第１ステージ桁上げ回路３２の組上げ
られた論理における伝播遅延がＤ型フリップ・フロップ
５６による１つのインバータ・ゲートの遅延にまで減少
されることから、このＤ型フリップ・フロップ５６への
クロックによって発生される。評価されるだろう如く、
Ｄ型フリップ・フロップ５６は、計数システム１０の正
確度を向上させるために、この伝播遅延を減少させるべ
く、明確に設計され得る。図５を参照して、ＡＮＤゲー
ト６０、インバータ・ゲート６２及びＮＯＲゲート６４
からなる第２ステージ桁上げ回路３６の概略ダイヤグラ
ムが示されている。回路３６は第３ステージ３８へ入力
される桁上げ信号を発生するルック・アヘッド・スキー
ムを使用しているが、このスキームは第１ステージ桁上
げ回路３２に用いられているスキームとは異なり、更に
回路３２の桁上げ出力信号に依存している。ビットＢ24
はないしＢ13がＡＮＤゲート６０へ入力される。ビット
Ｂ24ないしＢ13がすべてハイ・レベルにあるとき、ＡＮ
Ｄゲート６０の出力はハイ・レベルに移行する。今、回
路３２のＤ型フリップ・フロップ５６からの信号ＣＡＲ
ＲＹ ＯＵＴ１がローに移行したとき、論理ハイ桁上げ
信号がＮＯＲゲート６４によって発生され、第３ステー
ジ３８へ入力される。ＮＯＲゲート６４の入力は、第１
ステージ桁上げ回路３２から発生された信号ＣＡＲＲＹ
ＯＵＴとＡＮＤゲート６０の出力の反転したもの（イ
ンバータ・ゲート６２）とである。ＮＯＲゲート６４の
出力は、第３ステージ３８へ桁上げ入力信号として入力
される、活性化されたハイ・レベル桁上げ信号ＣＡＲＲ
Ｙ ＯＵＴ２である。図６Ａを参照して、ＡＮＤゲート
７０，７２及び７４からなる第３ステージ桁上げ回路の
概略ダイヤグラムが示されている。回路４０は第４ステ
ージ４２へ入力される桁上げ信号を発生すべくルック・
アヘッド・スキームを使用しているが、このスキームは
第１ステージ桁上げ回路３２または第２ステージ桁上げ
回路３６のいずれに用いられているスキームとは異なっ
ている。ビットＢ36ないしＢ33がＡＮＤゲート７０に入
力され、一方、ビットＢ1 とＢ30とがＡＮＤゲート７２
に入力される。ビットＢ32、ビットＢ29ないしＢ25、Ａ
ＮＤゲート７０と７２との出力及び第３ステージ桁上げ
回路３６から発生された信号ＣＡＲＲＹ ＯＵＴ２がＡ
ＮＤゲート７４に入力されるすべてである。ビットＢ36
ないしＢ25がすべてハイ・レベルでありかつ信号ＣＡＲ
ＲＹ ＯＵＴ２がハイ・レベルへ移行するとき、ＡＮＤ
ゲート７４はハイ・レベルになる。ＡＮＤゲート７２の
出力は、第４ステージ４２への桁上げ入力信号として入
力される、活性化されたハイ・レベル桁上げ信号ＣＡＲ
ＲＹ ＯＵＴ３である。この好ましい実施態様において
は、ＡＮＤゲート７４は、１つのＡＮＤゲートとして機
能する９，２入力ＯＲ−ＡＮＤ複合ゲートである。この
特殊のゲートは単一の１２入力ＡＮＤゲートよりも早
い。回路４０の他の変更実施態様が、図６Ｂにおいて第
３ステージ桁上げ回路４０ａとして示され、そこではビ
ットＢ36ないしＢ25と第３ステージ桁上げ回路３６から
発生された信号ＣＡＲＲＹ ＯＵＴ２とがＡＮＤゲート
７６へ入力されるすべてである。図１に関連して示され
記述された如く、第２カウンタ１４は、夫々１２ビット
をもつ３個の小カウンタと９ビットをもつ１個のより小
さいカウンタとからなる。第２カウンタ１４はまた、第
２カウンタの夫々のステージへの桁上げ信号を発生する
ために、各カウンタ（ステージ）間での桁上げ発生回路
を含んでいる。これら桁上げ回路は、桁上げ信号と関連
づけられる伝播遅延を減少する。第２カウンタ１４は、
クロック信号ＣＬＫφの周波数の半分の周波数をもつク
ロック信号ＣＬＫ１を用いている。クロック信号ＣＬＫ
φは複数の第１カウンタ１２（計数システムの最下位ビ
ット）のためのクロックとして用いられている。計数シ
ステム１０のためのこのクロッキング・スキームは第２
カウンタ１４における何らかの伝播遅延のインパクトを
減少し、カウンタがクロック信号ＣＬＫφ周波数で動作
し、このクロック信号ＣＬＫφの周波数に関連した正確
度をもつようにする。図７を参照し、計数システム１０
の１つのタイミング・チャネルに対応する所の、第１カ
ウンタ１２にタイミング信号同期化モジュール２２との
概略ダイヤグラムが示されている。計数システム１０は
好ましくは６個のタイミング・チャネルからなる。計数
システム１０のクロッキング・スキームは、計数システ
ム１０の最下位ビット（Ｂ0 ）をクロック信号ＣＬＫφ
で（第１カウンタ１２が唯１ビットをもっているとき）
駆動する。そして、この最下位ビットＢ0 は、第２カウ
ンタ１４の他の４５ビット、即ちビットＢ45ないしＢ1
が４００ＭHzで動作するけれども、８００ＭHzで駆動す
る。このアーキテクチャは、クロック信号ＣＬＫφから
動作するフリップ・フロップ（ビット・レヂスタ）の数
を制限する。クロック信号ＣＬＫφが非常に高い周波数
で動作するから、この信号ＣＬＫφで動作する回路の分
布長を減少することが望まれる。本発明は、第１カウン
タ１２（ビットＢ0 ）と第２カウンタ１４（ビットＢ45
ないしＢ1 ）との使用によってこの分布長を減少する。
本発明は、各チャネルに１つで、６個の同じ型の１ビッ
ト第１カウンタ１２をタイミング問題を縮小するために
用いている。ビットＢ0 時間遅延は、対応する１ビット
第１カウンタ１２にきわめて接近して、ビットＢ0 のた
めのラッチ・レヂスタを置くことによって、減少され
る。これはまた、各１ビット第１カウンタ１２が６個の
ラッチ・レヂスタを駆動する１個の１ビット・カウンタ
１２だけをもつ代わりに、１個のラッチ・レヂスタのみ
を駆動することから、負荷を減少することとなる。好ま
しい実施態様が６個のタイミング・チャネルを提供して
いるが、本発明のカウンタは、１個のタイミング・チャ
ネルをもつ単一カウンタ・システムのために、または後
の処理のためのビット信号を生成する計数システムにお
いて、有効なものとして使用され得る。図７に示される
如く、第１カウンタ１２は排他的オア（ＥＸＯＲ）ゲー
ト９０とＤ型フリップ・フロップ９２とからなる。信号
ＣＯＵＮＴ ＥＮＡＢＬＥはＥＸＯＲゲート９０に入力
され、一方、信号ＣＬＫφはＤ型フリップ・フロップ９
２のクロッキング入力端子へ入力される。Ｄ型フリップ
・フロップ９２の出力はＥＸＯＲゲート９０へ帰還され
る。Ｄ型フリップ・フロップ９２の出力は、計数システ
ム１０の最下位ビット“Ｂ0 ”である。好ましい実施態
様においては、６個のタイミング・チャネルがもうけら
れている。このように、図７に示されている参照ＬＳＢ
（ｎ）は複数のタイミング・チャネルを代表している。
タイミング信号ＳＴＲＯＢＥ（Ｎ）は、計数システムへ
の外部で発生された非同期信号である。誤りなしに、カ
ウンタ値を適正にラッチするために、これらの信号は、
適当なラッチ／シフト・レヂスタ１６へカウンタ値をラ
ッチする前に、クロック信号ＣＬＫφに同期化される。
タイミング信号同期化回路２２は、Ｄ型フリップ・フロ
ップ９４，９６，１００，１０２とインバータ・ゲート
９８及び１０４からなる。信号ＳＴＲＯＢＥ（Ｎ）はＤ
型フリップ・フロップ９４に入力され、当該Ｄ型フリッ
プ・フロップ９４の出力はついでＤ型フリップ・フロッ
プ９６に入力される。この信号ＳＴＲＯＢＥは、示され
る如くクロック信号ＣＬＫφによって同期化されてい
る。Ｄ型フリップ・フロップ９６の出力はついでＤ型フ
リップ・フロップ１００と１０２とに入力される。Ｄ型
フリップ・フロップ１００への入力は、このとき、信号
ＬＡＴＣＨ ＬＳＢ（Ｎ）を発生するために、インバー
タ・ゲート９８から出力される所のクロック信号ＣＬＫ
φの反転したもので再クロック化される。この信号ＬＡ
ＴＣＨ ＬＳＢ（Ｎ）は、ラッチ／シフト・レヂスタ
（図１参照）の一部をなすラッチ・レヂスタ１０６内に
最下位ビットＢ0 をラッチする。Ｄ型フリップ・フロッ
プ１０２への入力は、信号ＬＡＴＣＨ ＭＳＢS （Ｎ）
を発生するために、インバータ・ゲート１０４から出力
される所のクロック信号の反転したもので再クロック化
される。この信号ＬＡＴＣＨ ＭＳＢS （Ｎ）はラッチ
／シフト・レヂスタ１６内へ、残余の４５ビット（ビッ
トＢ45ないしＢ1 ）をラッチする。一旦、カウンタ値が
適当なラッチ・レヂスタへラッチされると、この値は、
ラッチ／シフト・レヂスタ（図１参照）内に含まれるシ
フト・レヂスタ（図示せず）へ転送される。次いで、信
号ＬＢＰＴＯＤ（Ｎ）（図１参照）として、所望される
位置へ、直列的に（又は並列的に）転送されてゆくこと
ができる。本発明はまた、カウンタのプログラマブル・
ロールオーバ・リセットを用意している。好ましい実施
態様においては、計数システム１０は、２４時間−日カ
ウンタの中へ、多数の1.２５ナノ秒“チック（ｔｉｃｋ
ｓ）”をカウンタする。真夜中において、カウンタはオ
ール・ゼロにロール・オーバする。図１に関して、ロー
ルオーバ／リセット発生器１８がカウンタを監視し、カ
ウンタが所定の値に達したときに当該発生器１８が真夜
中にカウンタをリセットする。融通性を与えるために、
このロールオーバ／リセット発生器１８は、プログラム
された値がカウンタによって到達されたとき、カウンタ
をオール・ゼロにロール・オーバするよう、プログラム
されている。したがって、１時間、１２時間、１５分な
どの値でもってカウンタをロールオーバするようプログ
ラムすることが可能である。このロールオーバ／リセッ
ト発生器１８は、夫々が望ましいロールオーバ値を含む
所の、ロールオーバ値ラッチ（図示せず）の組からな
る。この値は、１６ビット初期化データ・バス（ＩＮＩ
ＴＩＡＬＩＺＥ ＤＡＴＡ ＢＵＳ）を介してロールオ
ーバ／リセット発生器１８内へロードされる。動作の
間、ロールオーバ／リセット発生器１８はカウンタの値
を監視する。カウンタの値（ビット群）は、比較器を使
用している所のロールオーバ値ラッチ（図示せず）内に
プログラムされている値と比較される。カウンタの値が
ロールオーバ値ラッチ内の値と等しくなったとき、カウ
ンタはオール・ゼロへリセットされる。ロールオーバ／
リセット発生器１８は更に、カウンタを微小ないしは伝
播遅延なしでオール・ゼロへリセットさせる所のルック
アヘッド・スキーム回路（図示せず）からなる。ルック
アヘッド・スキームは、カウンタのロールオーバにおい
て問題となる伝播遅延が計数システムの全体の正確度に
影響を与えないようになることから、使用される。本発
明の幾つかの実施態様が上述された記述や添付図面に示
されたが、この発明が開示された実施態様に限定される
ものではなく、本発明の精神を逸脱することなしに、幾
多の再構成、代替および変更を可能にするものであるこ
とが専門家によって理解されるだろう。
間の日単位計数システムのブロックダイヤグラムが示さ
れている。この計数システム１０は、複数の第１カウン
タ１２と、１つの第２カウンタ１４と、複数のラッチ／
シフト・レヂスタ１６と、ロールオーバ／リセット発生
器１８と、クロック信号発生器２０と、複数のタイミン
グ信号同期化モジュール２２とを含む６個の主な機能モ
ジュールからなるように示されている。計数システム１
０は、外部イベントが発生した際に、ストローブ信号を
典型的な形で受け取る。ストローブ信号は、カウント値
をラッチされるようにし、その計数値が当該計数システ
ム１０から引き続いて出力され得るものとなる。図１に
示される如く、計数システム１０は好ましくは複数のス
トローブ信号からなる。好ましい実施態様においては、
計数システム１０は６個のストローブ信号を含んでい
る。このように、計数システム１０は、６個のストロー
ブ信号の１つに対応してカウンタ値をラッチするため
に、６個のタイミング・チャネルをもっている。更に、
計数システム１０は、夫々のタイミング・チャネルのた
めに１つずつ、６個の第１カウンタ１２と、６個のタイ
ミング信号同期化モジュール２２と、６個のラッチ／シ
フト・レヂスタ１６とからなる。図２を参照して、クロ
ック発生器２０の概略ダイヤグラムおよび第２カウンタ
１４とラッチ／シフト・レヂスタ１６とを表すブロック
図が示されている。クロック発生器２０は、２つに分割
された回路からなり、１つの排他的オア・ゲート２４と
１つのＤ型フリップ・フロップ２６と１つのインバース
・ゲート２８を含んでいる。信号ＣＯＵＮＴ ＥＮＡＢ
ＬＥは、信号ＣＬＫφがＤ型フリップ・フロップ２６の
クロック入力端子へ入力される際に、排他的オア・ゲー
トに入力される。Ｄ型フリップ・フロップ２６の出力
は、排他的オア・ゲート２４に帰還され、またインバー
タ、ゲート２８へ入力される。信号ＣＯＵＮＴ ＥＮＡ
ＢＬＥは、アクチブ・ロー・イネーブル信号であり、計
数システム１０をカウントさせ得るようにロー・レベル
である。信号ＣＬＫφは、所定周波数をもつクロック信
号であり、計数システム１０に対して外部から発生され
る。この信号ＣＬＫφは約８００ＭHzまで高めることが
できる。約８００ＭHzで計数システムを動作させること
によって、約１カウント当たり1.２５ナノ秒の精度とな
る。クロック信号発生器２０の出力信号ＣＬＫ１は、ク
ロック信号ＣＬＫφの半分の周波数に等しい周波数をも
ち、インバータ・ゲート２８によって反転されている。
この信号ＬＣＫ１は、信号ＣＬＫφが第１カウンタ１２
のために入力されるクロック信号である間に、第２カウ
ンタ１４のために入力されるクロック信号である。示さ
れる如く、第２カウンタ１４は、クロック信号ＣＬＫφ
の半分の周波である所の信号ＣＬＫ１の周波数に等しい
レートでカウントする。専門家によって評価される如
く、このクロック信号発生器２０はまた４つに分割（あ
るいは８つに、１６に、等々に分割）された回路であり
得る。このようなケースにおいては、第１カウンタ１２
は、したがって、２つ（あるいは３つ、４つ、等々）の
ビットのレヂスタを含むだろう。更に、クロック信号発
生器２０によって発生されたクロック信号ＣＬＫ１はま
た、第１カウンタ１２の最上位ビットを反転（１８０°
位相をずらせ）することによって発生されることがで
き、これによって、クロック信号ＣＬＫφの周波数の１
／（２b ）倍（但しｂは第１カウンタ１２のビット数に
等しい）に等しい周波数をもつクロック信号ＣＬＫ１を
発生することができる。好ましい実施態様においては、
第１カウンタは１ビット・カウンタである。図３を参照
して、複数のステージ（または複数のより小さいカウン
タ）からなる第２カウンタが示されている。各ステージ
は、各レヂスタが１ビット（または１ビット位置）を定
義する所の、それによって各レヂスタが複数の論理ゲー
トからなる複数のレヂスタからなる。好ましい実施態様
においては、第２カウンタ１４は、ビットＢ45 ないし
Ｂ1 （またはビット位置Ｂ45ないしＢ1 ）を定義する４
５ビット・カウンタであり、４つのステージ（またはカ
ウンタ）に分割されている。第１ステージ３０は、ビッ
トＢ12ないしＢ1 を定義する１２ビット・カウンタであ
る。第１ステージ３０は、夫々のフリップ・フロップの
基本式が Ｄn （ｔ）＝（Ｑn-1 ＊Ｑn-2 ＊…＊Ｑ0 ＊キャリ・イ
ン）・ＥＸＯＲ・Ｑn 〔但し、Ｑn …Ｑ0 は（ｔ−１）におけるフリップ・フ
ロップの出力〕である所の、複数のフリップ・フロップ
からなる。好ましい実施態様においては、１２個の２入
力ＯＲ−ＡＮＤ複合ゲートがこのステージにおける論理
レベルの数を決めるために用いられている。評価される
だろうように、ゲート・アレー・デザイン、スタンダー
ド・セル・デザインおよび／または応用スペシフィック
・インテグレーテット回路（ＡＳＩＣ）デザインを含む
ような、これらの式をインプリメントするために、専門
家によって知られている多くの技術と構造とが存在す
る。１２入力ＯＲ−ＡＮＤゲートは、Ｑの夫々を、その
Ｑにおける別々の２入力ＯＲゲートの１つの入力へ接続
しそのＯＲゲートの他の入力を論理ゼロに接続すること
によって、１２入力ＡＮＤとして機能する。上記論理式
に関連して、Ｑ0 とＱ1 との出力が重く負荷されること
になるだろうことが明らかである。論理ゲートのスピー
ドはその出力に接続される負荷の数の増加につれて減少
されるから、エキストラのフリップ・フロップが、第１
ステージ３０の最下位の２つのビットにおける負荷をバ
ランスさせるために追加される。このように、最下位の
２つのビット・レヂスタは、負荷を減少するために並列
の型で２重化され、第１ステージ３０のスピードを増加
する。第２ステージ３４と第３ステージ３８とはまた、
１２ビット・カウンタであり、第１ステージ３０に構造
上同じである第２ステージ３４はビットＢ24ないしＢ13
を定義し、一方、第３ステージ３８はビットＢ36ないし
Ｂ25を定義する。第４ステージ４２はビットＢ45ないし
Ｂ37を定義する９ビット・カウンタである。第２カウン
タ１４の動作周波数は、各ステージ間のパスに沿う桁上
げ信号の伝播遅延に左右される。４５ビット・カウンタ
に重要なパスが存在するから、ステージ間の夫々の桁上
げ信号は個別に発生される。第２ステージ３４へ入力さ
れる桁上げ信号は第１ステージ桁上げ回路３２によって
発生される。同様に、第３ステージ３８への桁上げ信号
は第２ステージ桁上げ回路３６によって発生させ、一
方、第３ステージ４２へ入力される桁上げ信号は第３ス
テージ桁上げ回路４０によって発生される。これらステ
ージ桁上げ回路３２，３６及び４０は、計数システム１
０における伝播遅延を、“ｆ”がクロック信号ＣＬＫ１
の周波数である場合に、１／ｆよりも少ないように減少
すべく、本発明のクロック・スキームに関係づけられて
動作する。上述の如く、８００ＭHzの周波数をもつクロ
ック信号ＣＬＫφを用いて、外部イベントの発生をラッ
チするカウンタ値の正確度は約1.２５ナノ秒である。こ
のようにして、本発明は、クロック信号ＣＬＫφの周波
数に依存する測定精度をもつカウンタで提供する。この
カウンタの精度は、８００ＭHz程度の周波数をもつクロ
ック信号ＣＬＫφと対応して約１０-9秒に接近する。図
４を参照して、ＡＮＤゲート５０、インバータ・ゲート
５２、ＮＡＮＤゲート５４、Ｄ型フリップ・フロップ５
６及びインバータ・ゲート５８からなる第１ステージ桁
上げ回路の概略ダイヤグラムが示されている。この回路
３２は、第２ステージ３４に対して入力される桁上げ信
号を発生すべく、ルック・アヘッド・スキームを用いて
いる。ビットＢ12ないしＢ2 はＡＮＤゲート５０へ入力
される。ビットＢ1 は重要な信号である。ビットＢ
1 は、インバータ・ゲート５２によって反転され、ＮＡ
ＮＤゲート５４に入力される。専門家に評価されるだろ
う如く、第１ステージ桁上げ回路３２（後述される所
の、第２ステージ３６と第３ステージ４０とのための桁
上げ回路と同様に）のルック・アヘッド桁上げ発生回路
は、本発明に合致する好ましい機能を実行するに適し
た、多くの異なった論理スキームおよび／または構成に
よって達成され得る。ビットＢ12ないしＢ2 がすべてハ
イ・レベルであるとき、ＮＡＮＤゲート５４の出力は、
ビットＢ1 がハイ・レベルへ移行するときにロー・レベ
ルとなるであろう。このことが、桁上げ信号が必要とさ
れる以前に、論理的ロー・レベル桁上げ１クロックサイ
クルを生じる。ＮＡＮＤゲート５４の出力は、次いでＤ
型フリップ・フロップ５６へ入力され、クロック信号Ｃ
ＬＫ１と一緒にクロック・インされ、これによって、Ｄ
型フリップ・フロップの出力が第１ステージ３２から活
性化されたロー・レベル桁上げ信号ＣＡＲＲＹ ＯＵＴ
１を生じる。この信号ＣＡＲＲＹ ＯＵＴ１は、インバ
ータ・ゲート５８によって反転され、第２ステージ３４
へ入力される桁上げ入力信号ＣＡＲＲＹ ＩＮ２を生じ
る。伝播遅延は、第１ステージ桁上げ回路３２の組上げ
られた論理における伝播遅延がＤ型フリップ・フロップ
５６による１つのインバータ・ゲートの遅延にまで減少
されることから、このＤ型フリップ・フロップ５６への
クロックによって発生される。評価されるだろう如く、
Ｄ型フリップ・フロップ５６は、計数システム１０の正
確度を向上させるために、この伝播遅延を減少させるべ
く、明確に設計され得る。図５を参照して、ＡＮＤゲー
ト６０、インバータ・ゲート６２及びＮＯＲゲート６４
からなる第２ステージ桁上げ回路３６の概略ダイヤグラ
ムが示されている。回路３６は第３ステージ３８へ入力
される桁上げ信号を発生するルック・アヘッド・スキー
ムを使用しているが、このスキームは第１ステージ桁上
げ回路３２に用いられているスキームとは異なり、更に
回路３２の桁上げ出力信号に依存している。ビットＢ24
はないしＢ13がＡＮＤゲート６０へ入力される。ビット
Ｂ24ないしＢ13がすべてハイ・レベルにあるとき、ＡＮ
Ｄゲート６０の出力はハイ・レベルに移行する。今、回
路３２のＤ型フリップ・フロップ５６からの信号ＣＡＲ
ＲＹ ＯＵＴ１がローに移行したとき、論理ハイ桁上げ
信号がＮＯＲゲート６４によって発生され、第３ステー
ジ３８へ入力される。ＮＯＲゲート６４の入力は、第１
ステージ桁上げ回路３２から発生された信号ＣＡＲＲＹ
ＯＵＴとＡＮＤゲート６０の出力の反転したもの（イ
ンバータ・ゲート６２）とである。ＮＯＲゲート６４の
出力は、第３ステージ３８へ桁上げ入力信号として入力
される、活性化されたハイ・レベル桁上げ信号ＣＡＲＲ
Ｙ ＯＵＴ２である。図６Ａを参照して、ＡＮＤゲート
７０，７２及び７４からなる第３ステージ桁上げ回路の
概略ダイヤグラムが示されている。回路４０は第４ステ
ージ４２へ入力される桁上げ信号を発生すべくルック・
アヘッド・スキームを使用しているが、このスキームは
第１ステージ桁上げ回路３２または第２ステージ桁上げ
回路３６のいずれに用いられているスキームとは異なっ
ている。ビットＢ36ないしＢ33がＡＮＤゲート７０に入
力され、一方、ビットＢ1 とＢ30とがＡＮＤゲート７２
に入力される。ビットＢ32、ビットＢ29ないしＢ25、Ａ
ＮＤゲート７０と７２との出力及び第３ステージ桁上げ
回路３６から発生された信号ＣＡＲＲＹ ＯＵＴ２がＡ
ＮＤゲート７４に入力されるすべてである。ビットＢ36
ないしＢ25がすべてハイ・レベルでありかつ信号ＣＡＲ
ＲＹ ＯＵＴ２がハイ・レベルへ移行するとき、ＡＮＤ
ゲート７４はハイ・レベルになる。ＡＮＤゲート７２の
出力は、第４ステージ４２への桁上げ入力信号として入
力される、活性化されたハイ・レベル桁上げ信号ＣＡＲ
ＲＹ ＯＵＴ３である。この好ましい実施態様において
は、ＡＮＤゲート７４は、１つのＡＮＤゲートとして機
能する９，２入力ＯＲ−ＡＮＤ複合ゲートである。この
特殊のゲートは単一の１２入力ＡＮＤゲートよりも早
い。回路４０の他の変更実施態様が、図６Ｂにおいて第
３ステージ桁上げ回路４０ａとして示され、そこではビ
ットＢ36ないしＢ25と第３ステージ桁上げ回路３６から
発生された信号ＣＡＲＲＹ ＯＵＴ２とがＡＮＤゲート
７６へ入力されるすべてである。図１に関連して示され
記述された如く、第２カウンタ１４は、夫々１２ビット
をもつ３個の小カウンタと９ビットをもつ１個のより小
さいカウンタとからなる。第２カウンタ１４はまた、第
２カウンタの夫々のステージへの桁上げ信号を発生する
ために、各カウンタ（ステージ）間での桁上げ発生回路
を含んでいる。これら桁上げ回路は、桁上げ信号と関連
づけられる伝播遅延を減少する。第２カウンタ１４は、
クロック信号ＣＬＫφの周波数の半分の周波数をもつク
ロック信号ＣＬＫ１を用いている。クロック信号ＣＬＫ
φは複数の第１カウンタ１２（計数システムの最下位ビ
ット）のためのクロックとして用いられている。計数シ
ステム１０のためのこのクロッキング・スキームは第２
カウンタ１４における何らかの伝播遅延のインパクトを
減少し、カウンタがクロック信号ＣＬＫφ周波数で動作
し、このクロック信号ＣＬＫφの周波数に関連した正確
度をもつようにする。図７を参照し、計数システム１０
の１つのタイミング・チャネルに対応する所の、第１カ
ウンタ１２にタイミング信号同期化モジュール２２との
概略ダイヤグラムが示されている。計数システム１０は
好ましくは６個のタイミング・チャネルからなる。計数
システム１０のクロッキング・スキームは、計数システ
ム１０の最下位ビット（Ｂ0 ）をクロック信号ＣＬＫφ
で（第１カウンタ１２が唯１ビットをもっているとき）
駆動する。そして、この最下位ビットＢ0 は、第２カウ
ンタ１４の他の４５ビット、即ちビットＢ45ないしＢ1
が４００ＭHzで動作するけれども、８００ＭHzで駆動す
る。このアーキテクチャは、クロック信号ＣＬＫφから
動作するフリップ・フロップ（ビット・レヂスタ）の数
を制限する。クロック信号ＣＬＫφが非常に高い周波数
で動作するから、この信号ＣＬＫφで動作する回路の分
布長を減少することが望まれる。本発明は、第１カウン
タ１２（ビットＢ0 ）と第２カウンタ１４（ビットＢ45
ないしＢ1 ）との使用によってこの分布長を減少する。
本発明は、各チャネルに１つで、６個の同じ型の１ビッ
ト第１カウンタ１２をタイミング問題を縮小するために
用いている。ビットＢ0 時間遅延は、対応する１ビット
第１カウンタ１２にきわめて接近して、ビットＢ0 のた
めのラッチ・レヂスタを置くことによって、減少され
る。これはまた、各１ビット第１カウンタ１２が６個の
ラッチ・レヂスタを駆動する１個の１ビット・カウンタ
１２だけをもつ代わりに、１個のラッチ・レヂスタのみ
を駆動することから、負荷を減少することとなる。好ま
しい実施態様が６個のタイミング・チャネルを提供して
いるが、本発明のカウンタは、１個のタイミング・チャ
ネルをもつ単一カウンタ・システムのために、または後
の処理のためのビット信号を生成する計数システムにお
いて、有効なものとして使用され得る。図７に示される
如く、第１カウンタ１２は排他的オア（ＥＸＯＲ）ゲー
ト９０とＤ型フリップ・フロップ９２とからなる。信号
ＣＯＵＮＴ ＥＮＡＢＬＥはＥＸＯＲゲート９０に入力
され、一方、信号ＣＬＫφはＤ型フリップ・フロップ９
２のクロッキング入力端子へ入力される。Ｄ型フリップ
・フロップ９２の出力はＥＸＯＲゲート９０へ帰還され
る。Ｄ型フリップ・フロップ９２の出力は、計数システ
ム１０の最下位ビット“Ｂ0 ”である。好ましい実施態
様においては、６個のタイミング・チャネルがもうけら
れている。このように、図７に示されている参照ＬＳＢ
（ｎ）は複数のタイミング・チャネルを代表している。
タイミング信号ＳＴＲＯＢＥ（Ｎ）は、計数システムへ
の外部で発生された非同期信号である。誤りなしに、カ
ウンタ値を適正にラッチするために、これらの信号は、
適当なラッチ／シフト・レヂスタ１６へカウンタ値をラ
ッチする前に、クロック信号ＣＬＫφに同期化される。
タイミング信号同期化回路２２は、Ｄ型フリップ・フロ
ップ９４，９６，１００，１０２とインバータ・ゲート
９８及び１０４からなる。信号ＳＴＲＯＢＥ（Ｎ）はＤ
型フリップ・フロップ９４に入力され、当該Ｄ型フリッ
プ・フロップ９４の出力はついでＤ型フリップ・フロッ
プ９６に入力される。この信号ＳＴＲＯＢＥは、示され
る如くクロック信号ＣＬＫφによって同期化されてい
る。Ｄ型フリップ・フロップ９６の出力はついでＤ型フ
リップ・フロップ１００と１０２とに入力される。Ｄ型
フリップ・フロップ１００への入力は、このとき、信号
ＬＡＴＣＨ ＬＳＢ（Ｎ）を発生するために、インバー
タ・ゲート９８から出力される所のクロック信号ＣＬＫ
φの反転したもので再クロック化される。この信号ＬＡ
ＴＣＨ ＬＳＢ（Ｎ）は、ラッチ／シフト・レヂスタ
（図１参照）の一部をなすラッチ・レヂスタ１０６内に
最下位ビットＢ0 をラッチする。Ｄ型フリップ・フロッ
プ１０２への入力は、信号ＬＡＴＣＨ ＭＳＢS （Ｎ）
を発生するために、インバータ・ゲート１０４から出力
される所のクロック信号の反転したもので再クロック化
される。この信号ＬＡＴＣＨ ＭＳＢS （Ｎ）はラッチ
／シフト・レヂスタ１６内へ、残余の４５ビット（ビッ
トＢ45ないしＢ1 ）をラッチする。一旦、カウンタ値が
適当なラッチ・レヂスタへラッチされると、この値は、
ラッチ／シフト・レヂスタ（図１参照）内に含まれるシ
フト・レヂスタ（図示せず）へ転送される。次いで、信
号ＬＢＰＴＯＤ（Ｎ）（図１参照）として、所望される
位置へ、直列的に（又は並列的に）転送されてゆくこと
ができる。本発明はまた、カウンタのプログラマブル・
ロールオーバ・リセットを用意している。好ましい実施
態様においては、計数システム１０は、２４時間−日カ
ウンタの中へ、多数の1.２５ナノ秒“チック（ｔｉｃｋ
ｓ）”をカウンタする。真夜中において、カウンタはオ
ール・ゼロにロール・オーバする。図１に関して、ロー
ルオーバ／リセット発生器１８がカウンタを監視し、カ
ウンタが所定の値に達したときに当該発生器１８が真夜
中にカウンタをリセットする。融通性を与えるために、
このロールオーバ／リセット発生器１８は、プログラム
された値がカウンタによって到達されたとき、カウンタ
をオール・ゼロにロール・オーバするよう、プログラム
されている。したがって、１時間、１２時間、１５分な
どの値でもってカウンタをロールオーバするようプログ
ラムすることが可能である。このロールオーバ／リセッ
ト発生器１８は、夫々が望ましいロールオーバ値を含む
所の、ロールオーバ値ラッチ（図示せず）の組からな
る。この値は、１６ビット初期化データ・バス（ＩＮＩ
ＴＩＡＬＩＺＥ ＤＡＴＡ ＢＵＳ）を介してロールオ
ーバ／リセット発生器１８内へロードされる。動作の
間、ロールオーバ／リセット発生器１８はカウンタの値
を監視する。カウンタの値（ビット群）は、比較器を使
用している所のロールオーバ値ラッチ（図示せず）内に
プログラムされている値と比較される。カウンタの値が
ロールオーバ値ラッチ内の値と等しくなったとき、カウ
ンタはオール・ゼロへリセットされる。ロールオーバ／
リセット発生器１８は更に、カウンタを微小ないしは伝
播遅延なしでオール・ゼロへリセットさせる所のルック
アヘッド・スキーム回路（図示せず）からなる。ルック
アヘッド・スキームは、カウンタのロールオーバにおい
て問題となる伝播遅延が計数システムの全体の正確度に
影響を与えないようになることから、使用される。本発
明の幾つかの実施態様が上述された記述や添付図面に示
されたが、この発明が開示された実施態様に限定される
ものではなく、本発明の精神を逸脱することなしに、幾
多の再構成、代替および変更を可能にするものであるこ
とが専門家によって理解されるだろう。
【発明の効果】以上説明した如く、本発明によれば、ク
ロック周波数“ｆ”の下で１／ｆ秒に近似する精度をも
って動作するカウンタを提供することができた。
ロック周波数“ｆ”の下で１／ｆ秒に近似する精度をも
って動作するカウンタを提供することができた。
【図１】正確時間の日単位計数システムの機能ブロック
図である。
図である。
【図２】図１に示す２つの回路によって分けられたもの
の概略ダイヤグラムと、図１に示す第２のカウンタとラ
ッチ／シフト・レヂスタとのブロック・ダイヤグラムと
である。
の概略ダイヤグラムと、図１に示す第２のカウンタとラ
ッチ／シフト・レヂスタとのブロック・ダイヤグラムと
である。
【図３】図１に示す第２のカウンタの複数のステージを
表し、各ステージ間の桁上げ信号を示すブロック・ダイ
ヤグラムである。
表し、各ステージ間の桁上げ信号を示すブロック・ダイ
ヤグラムである。
【図４】ステージ・ツーへの桁上げ信号を生成するため
の、第１のステージの桁上げ信号生成回路の概略ダイヤ
グラムである。
の、第１のステージの桁上げ信号生成回路の概略ダイヤ
グラムである。
【図５】ステージ・スリーへの桁上げ信号を生成するた
めの、第２のステージの桁上げ信号生成回路の概略ダイ
ヤグラムである。
めの、第２のステージの桁上げ信号生成回路の概略ダイ
ヤグラムである。
【図６】図６Ａは、ステージ・フォーへの桁上げ信号を
生成するための、第３のステージの桁上げ信号生成回路
の概略ダイヤグラムである。図６Ｂは、図６Ａに示され
る桁上げ信号生成回路の他の概略ダイヤグラムである。
生成するための、第３のステージの桁上げ信号生成回路
の概略ダイヤグラムである。図６Ｂは、図６Ａに示され
る桁上げ信号生成回路の他の概略ダイヤグラムである。
【図７】図１のタイミング・チャネルＮの夫々のため
の、１ビット・カウンタ、同期化回路およびラッチング
回路を表す。
の、１ビット・カウンタ、同期化回路およびラッチング
回路を表す。
１０ 計数システム １２ 第１カウンタ １４ 第２カウンタ １６ ラッチ／シフト・レヂスタ １８ ロールオーバ／リセット発生器 ２０ クロック発生器 ２２ ストローブ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブルース、エフ、キャラファ アメリカ合衆国ペンシルヴェイニア州 16801、センタ・カウンティ、ステイト・ カリッジ、クリークサイド・ドライヴ 203番
Claims (34)
- 【請求項１】 １ビット位置を定義する少なくとも１つ
のレヂスタをもつ第１ステージと、夫々が１ビット位置
を定義する少なくとも１つのレヂスタをもつ複数の継続
ステージとから構成されたカウンタであって、上記第１
ステージが所定の周波数の周期的クロックパルスをもつ
第１クロック信号に応答し、上記継続ステージが所定の
周波数の周期的クロックパルスをもつ第２クロック信号
に応答するカウンタ、 上記カウンタの上記継続ステージの少なくとも１つに供
給されるルックアヘッド桁上げ信号を発生するための回
路、 および上記第１クロック信号と第２クロック信号とをカ
ウンタへ供給するための手段からなる計数システム。 - 【請求項２】 第２クロック信号の周波数が第１クロッ
ク信号の半分である請求項１記載の計数システム。 - 【請求項３】 第２クロック信号が、２つに分割された
第１クロック信号の反転によって発生される請求項２記
載の計数システム。 - 【請求項４】 第２クロック信号の周波数が、ｂを第１
ステージにおけるレヂスタの数に等しいとする場合にお
いて、第１クロック信号の周波数の１／（２b ）である
請求項１記載の計数システム。 - 【請求項５】 第２クロック信号を発生する手段を含
み、第２クロック信号は第１ステージの最上位桁レヂス
タに対して１８０°位相のずれたものである請求項１記
載の計数システム。 - 【請求項６】 第１ステージが単一のレヂスタをもち、
複数の継続するステージが更に、 第１の継続するステージが、夫々が１ビット位置を定義
する複数のレヂスタをもち、 第２の継続するステージが、夫々が１ビット位置を定義
する複数のレヂスタをもつ請求項１記載の計数システ
ム。 - 【請求項７】 第１の継続するステージが、ビット位置
Ｂn ないしＢ1 を定義する“ｎ”個のレヂスタと、ルッ
クアヘッド桁上げ信号を発生するための回路とを含み、 当該ルックアヘッド桁上げ信号を発生するための回路
が、 第１ＡＮＤゲートであって、当該第１ＡＮＤゲートの入
力がビットＢn ないしＢ2 を含んでいるものと、 第１ＮＡＮＤゲートであって、当該第１ＮＡＮＤゲート
の入力が第１ＡＮＤゲートの出力と、ビットＢ1 の反転
したものとを含んでいるものと、 第１桁上げフリップ・フロップであって、当該第１桁上
げフリップ・フロップの入力が第２クロック信号と第１
ＮＡＮＤゲートからの出力とを含んでいるものと、 上記第１桁上げフリップ・フロップの出力を反転するた
めの手段と、 第１桁上げフリップ・フロップの反転された出力を、第
１桁上げ信号として、第２の継続するステージの入力へ
結合するための手段とからなる、 請求項６記載の計数システム。 - 【請求項８】 第２の継続するステージが、“ｎ”が第
１の継続するステージにおけるレヂスタの数とする場合
にビット位置Ｂk+n ないしＢn+1 を定義する“ｋ”個の
レヂスタを含み、第２の継続するステージが更に、夫々
が１ビット位置を定義する複数のレヂスタをもつ第３の
継続するステージからなるものであり；かつルックアヘ
ッド桁上げ信号を発生する手段が更に、 第２ＡＮＤゲートであって、当該第２ＡＮＤゲートの入
力がビットＢk+n ないしＢn+1 を含んでいるものと、 第１ＮＯＲゲートであって、当該第１ＮＯＲゲートの入
力が第２ＡＮＤゲートの反転出力と第１桁上げフリップ
・フロップの出力とを含んでいるものと、 第１ＮＯＲゲートの出力を第２桁上げ信号として第３の
継続するステージへ結合する手段とからなる請求項７記
載の計数システム。 - 【請求項９】 第３の継続するステージが、“ｎ”と
“ｋ”とを夫々第１の継続するステージのレヂスタの数
と第２の継続するステージのレヂスタの数とする場合に
おいて、ビットＢp+k+n ないしＢk+n+1 を定義する
“ｐ”個のレヂスタを含み、当該複数個の継続するステ
ージは更に、１ビット位置を定義する複数個のレヂスタ
をもつ第４の継続するステージからなるものであり；か
つルックアヘッド桁上げ信号を発生する手段が第３ＡＮ
Ｄゲートであって、当該第３ＡＮＤゲートの入力がビッ
トＢp+k+n ないしＢk+n+1 と第１ＮＯＲゲートの出力と
であるものと、 第３ＡＮＤゲートの出力を第３桁上げ信号として第４の
継続するステージの入力へ結合する手段とからなる請求
項８記載の計数システム。 - 【請求項１０】 レヂスタの数“ｎ”が１２であり、レ
ヂスタの数“ｋ”が１２であり、レヂスタの数“ｐ”が
１２であり、第４の継続するステージにおけるレヂスタ
の数が９であり、かつ第１クロック信号の周波数が、計
数システムの正確度を少なくとも約2.５ナノ秒にする所
の、少なくとも約４００メガヘルツである、請求項９記
載の計数システム。 - 【請求項１１】 カウンタが所定のロールオーバ・カウ
ントをプログラムできるものである、請求項９記載の計
数システム。 - 【請求項１２】 第１と第２との継続するステージの夫
々の２つの最下位ビット・レヂスタが、これら２つの最
下位ビット・レヂスタの負荷を減少するべく２重化され
ている、請求項６記載の計数システム。 - 【請求項１３】 カウンタが所定のロールオーバ・カウ
ントをプログラムできるものである、請求項６記載の計
数システム。 - 【請求項１４】 最下位ビットを定義する単一のレヂス
タからなる第１カウンタであって、所定の周波数の周期
的なクロック・パルスをもつ第１クロック信号に応答す
る第１カウンタと、 夫々が１ビット位置を定義する所の、少なくとも単一の
レヂスタを、夫々がもつ複数の継続するステージからな
る第２カウンタであって、所定の周波数の周期的なクロ
ック・パルスをもつ第２クロック信号に応答する第２カ
ウンタと、 および、第２カウンタの夫々の継続するステージに供給
されるルックアヘッド桁上げ信号を発生する手段と、 からなる、計数システム。 - 【請求項１５】 第２クロック信号の周波数が第１クロ
ック信号の周波数の半分である、請求項１４記載の計数
システム。 - 【請求項１６】 第２クロック信号が、第１カウンタの
最下位ビットに対して実質上１８０°位相のずれたもの
である、請求項１４記載の計数システム。 - 【請求項１７】 第１クロック信号の周波数ｆが１００
メガヘルツよりも大であり、当該第１及び第２カウンタ
が、約（１／ｆ）秒の正確度をもつ正確時間の日単位計
数を提供する、請求項１６記載の計数システム。 - 【請求項１８】 第１カウンタからなるタイミング・チ
ャネルであって、当該タイミング・チャネルが、第１カ
ウンタの値を第１ラッチ・レヂスタ内にラッチし、かつ
第２カウンタの値を第２ラッチ・レヂスタ内にラッチす
るものからなる、請求項１４記載の計数システム。 - 【請求項１９】 複数のタイミング・チャネル、複数の
第１カウンタ、複数の第１ラッチ・レヂスタおよび複数
の第２ラッチ・レヂスタからなり；それによって、各タ
イミング・チャネルが夫々の第１カウンタからなり、上
記タイミング・チャネルの夫々が、夫々の第１ラッチ・
レヂスタの内に夫々の第１カウンタの値をラッチするた
めにかつ夫々の第２ラッチ・レヂスタの内に第２カウン
タの値をラッチするために、夫々のタイミング信号を受
け取る、請求項１８記載の計数システム。 - 【請求項２０】 ビットＢn ないしＢ1 を定義する、複
数の“ｎ”個のレヂスタからなる第１の継続するステー
ジと；ビットＢk+n ないしＢn+1 を定義する、複数の
“ｋ”個のレヂスタからなる第２の継続するステージ
と；ビットＢp+k+n ないしＢk+n+1 を定義する複数の
“ｐ”個のレヂスタからなる第３の継続するステージと
からなり、 ここで“ｎ”，“ｋ”及び“ｐ”が夫々、第１の継続す
るステージ内のレヂスタの数、第２の継続するステージ
内のレヂスタの数及び第３の継続するステージ内のレヂ
スタの数である、 請求項１４記載の計数システム。 - 【請求項２１】 ルックアヘッド桁上げ信号を発生する
手段が、 第１ＡＮＤゲートであって、当該第１ＡＮＤゲートへの
入力がビットＢn ないしＢ2 を含むものと；第１ＮＡＮ
Ｄゲートであって、当該第１ＮＡＮＤゲートへの入力が
第１ＡＮＤゲートの出力とビットＢ1 の反転したものと
を含むものと；そして、第１桁上げフリップフロップで
あって、当該第１桁上げフリップ・フロップへの入力が
第２クロック信号と第１ＮＡＮＤゲートからの出力とを
含むものであり、これによって、第１桁上げフリップ・
フロップの出力が、反転され、第２の継続するステージ
へ結合され、第１桁上げ信号として入力されるものと；
からなる、請求項２０記載の計数システム。 - 【請求項２２】 ルックアヘッド桁上げ信号を発生し供
給するための手段が更に、 上記第２ＡＮＤゲートへの入力がビットＢk+n ないしＢ
n+1 を含む、第２ＡＮＤゲート 第１ＮＯＲゲートであつて、当該ＮＯＲゲートへの入力
が、第２ＡＮＤゲートの反転出力と第１桁上げフリップ
・フロップの出力とを含み、それによって、第１ＮＯＲ
ゲートの出力が、第３の継続するステージへ結合され、
第２桁上げ信号として入力される所の、第１ＮＯＲゲー
トからなる、請求項２１記載の計数システム。 - 【請求項２３】 ルックアヘッド桁上げ信号を発生し供
給するための手段が更に、 第３ＡＮＤゲートであつて、当該第３ＡＮＤゲートへの
入力が、ビットＢp+k+ n ないしＢk+n+1 と第１ＮＯＲゲ
ートの出力とを含み、それによって、第３ＡＮＤゲート
の出力が、ビットＢr+p+k+n ないしＢp+k+n+1 を定義す
る複数個の“ｒ”個のレヂスタからなる第４の継続する
ステージに対して、結合され、かつ第３桁上げ位置とし
て入力される所の第３ＡＮＤゲートからなる、請求項２
２記載の計数システム。 - 【請求項２４】 レヂスタの数“ｎ”，“ｋ”および
“ｐ”が１２であり、レヂスタの数“ｒ”が９である、
請求項２３記載の計数システム。 - 【請求項２５】 １ビットを定義する少なくとも単一の
レヂスタからなる第１カウンタであって、周期的パルス
をもつ第１クロック信号を利用する第１カウンタと、 複数の桁上げ信号と接続された複数のステージ・カウン
タからなり、当該ステージ・カウンタが１ビットを定義
する少なくとも単一のレヂスタをもっている所の、第２
カウンタであって、周期的パルスをもつ第２クロックを
利用する第２カウンタと、 ステージ・カウンタに対して、桁上げ信号を発生しかつ
供給するための手段と、 タイミング信号を受け取るためのタイミング・チャネル
と、 タイミング信号に応答して第１カウンタの最下位ビット
をラッチするための第１ラッチ・レヂスタと、 タイミング信号に応答し第２カウンタのビットをラッチ
するための第２ラッチ・レヂスタと、 第１ラッチ・レヂスタと第２ラッチ・レヂスタとの中に
直列にビットを出力するシフト・レヂスタとからなる正
確時間の日単位計数システム。 - 【請求項２６】 第２クロック信号が、第１カウンタの
最上位ビットと１８０°位相のずれたものである、請求
項２５記載の正確時間の日単位計数システム。 - 【請求項２７】 桁上げ信号を発生しかつ供給する手段
が、ｆが第１クロック信号の周波数である場合に、第２
カウンタを通り抜ける伝播遅延を約（２／ｆ）以下に減
少するための複数の電子的ゲートからなり、それによつ
て約（１／ｆ）秒の正確度を計数システムに供給する、
請求項２６記載の正確時間の日単位計数システム。 - 【請求項２８】 第２カウンタが、 ビットＢn ないしＢ1 を定義する“ｎ”個のビットから
なる第１ステージ・カウンタと、 ビットＢk+n ないしＢn+1 を定義する“ｋ”個のビット
からなる第２ステージ・カウンタと、 ビットＢp+k+n ないしＢk+n+1 を定義する“ｐ”個のビ
ットからなる第３ステージ・カウンタと、 ビットＢr+p+k+n ないしＢp+k+n+1 を定義する“ｒ”個
のビットからなる第４ステージ・カウンタと、 からなり、かつ第１カウンタがビットＢ0 を定義する１
ビットをもつ、請求項２７記載の正確時間の日単位計数
システム。 - 【請求項２９】 第１と第２と第３ステージ・カウンタ
の夫々の２つの最下位ビットが、これら２つの最下位ビ
ット・レヂスタの出力に関して負荷を軽減するために、
２重化されている、請求項２８記載の正確時間の日単位
計数カウンタ。 - 【請求項３０】 更に複数のタイミング・チャネルと、
第１カウンタと、第１ラッチ・レヂスタと、第２ラッチ
・レヂスタと、シフト・レヂスタとからなり、それによ
って、各タイミング・チャネルが、対応する第１カウン
タと、第１ラッチ・レヂスタと、第２ラッチ・レヂスタ
と、シフト・レヂスタとをもつ、請求項２５記載の正確
時間の日単位計数システム。 - 【請求項３１】 第２クロック信号が、第１カウンタの
最上位ビットと、実質的に１８０°位相のずれたもので
ある、請求項３０記載の正確時間の日単位計数カウン
タ。 - 【請求項３２】 １つのカウンタを形成するために、単
一の第１ステージと複数の継続するステージとを形成す
る複数のレヂスタを定義するように、複数の電子的ゲー
トを接続し、 ルックアヘッド桁上げ信号を発生し、所望されるタイミ
ングでそのルックアヘッド桁上げ信号を１つまたは複数
の継続するステージへ供給し、 カウンタの第１ステージに対して所定の周波数をもつ第
１クロック信号と、カウンタの継続するステージに対し
て所定の周波数をもつ第２クロック信号とを、第１ステ
ージと継続するステージとが状態を変化する時間を制御
するために、供給するステップからなる計数方法。 - 【請求項３３】 “ｂ”が第１ステージ内のレヂスタの
数である場合に、第２クロック信号の周波数が、第１ク
ロック信号の周波数の１／（２b ）倍したものである、
請求項３２記載の方法。 - 【請求項３４】 第２クロック信号が、第１ステージの
最上位ビットと１８０°位相のずれたものである、請求
項３２記載の計数システム。
Applications Claiming Priority (2)
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| US08/439186 | 1995-05-11 | ||
| US08/439,186 US5706322A (en) | 1995-05-11 | 1995-05-11 | Precision time of day counter |
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|---|---|
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