DE19619091A1

DE19619091A1 - Hochgeschwindigkeits-Synchronzähler

Info

Publication number: DE19619091A1
Application number: DE19619091A
Authority: DE
Inventors: Albert D Scalo; Bruce F Karaffa
Original assignee: E Systems Inc
Current assignee: Raytheon Co
Priority date: 1995-05-11
Filing date: 1996-04-30
Publication date: 1996-11-14
Also published as: ITRM960315A0; CA2172095A1; GB2300738A; JPH08316825A; CA2172095C; GB9606473D0; US5706322A; AU4812796A; IL118203A; IT1284385B1; IL118203A0; GB2300738B; ITRM960315A1

Description

Die vorliegende Erfindung betrifft einen Hochgeschwindigkeits- Synchronzähler und insbesondere einen Hochgeschwindigkeits- Synchronzähler, der mit hohen Frequenzen arbeitet, wobei eine Stufe des Zählers ein erstes Taktsignal verwendet und eine andere Stufe des Zählers ein von dem ersten Taktsignal ver schiedenes zweites Taktsignal verwendet.

In den letzten Jahren wurden verschiedene Arten von Binärzählern entwickelt. Aufbau und Funktionsweise dieser bekannten Zähler führen wegen zwischen den Stufen des Zählers zu übertragenden Carrysignalen zu Stufenverzögerungen. Durch solche Stufenver zögerungen wird die Arbeitsgeschwindigkeit des Zählers begrenzt, wodurch folglich auch die Genauigkeit dieses Zählers vermindert wird. Eine Reduzierung dieser Stufenverzögerungen, die zu einer höheren Zählergenauigkeit führt, wird durch spezielle Carry- look-ahead-Schaltungen erreicht, in denen ein, zwei oder sogar drei Look-ahead-Taktimpulse verwendet werden, wodurch eine beschleunigte Vorhersage des Carrysignals erreicht wird. Im Gegensatz dazu wird diese Look-ahead-Funktion bei anderen Zählern nur in Verbindung mit getriggerten Schaltungen verwendet.

Derzeit werden zumeist Ripple-Zähler und Synchronzähler verwen det. Zähler mit sehr vielen Bits ("lange Zähler") sind normaler weise aus einer Anzahl von identischen kleineren Zählern (oft als Stufen bezeichnet) aufgebaut. Diese kleinen Zähler werden durch Carrysignale miteinander gekoppelt. Ein Carrysignal zeigt an, daß der Zähler (oder eine bestimmte Zählerstufe) seinen maximalen Wert erreicht hat und auf Null weiterspringt, worauf hin der nachfolgende Zähler inkrementiert werden muß.

Der Nachteil bei den bekannten "langen Zählern", die mit einer sehr großen Anzahl von Bits arbeiten und die Carry-look-ahead- Funktion verwenden, besteht darin, daß die Stufenverzögerungen durch die von Stufe zu Stufe zu übertragenden Carrysignale ein beträchtliches Ausmaß annehmen, wenn der Zähler mit einer sehr hohen Frequenz betrieben wird. Da die Geschwindigkeit, mit der ein langer Zähler betrieben werden kann, durch die Stufenver zögerungen der zur nachfolgenden Stufe zu übertragenden Carry signale begrenzt wird, hat sogar eine Stufenverzögerung in der Größenordnung der Verzögerung eines Verknüpfungsgliedes bei hohen Frequenzen eine beträchtliche Auswirkung, wodurch die maximale Arbeitsfrequenz des Zählers vermindert wird.

Es ist daher eine Aufgabe der Erfindung, einen Präzisions-Hoch geschwindigkeitszähler zu schaffen, der eine Anzahl kleinerer Zähler verwendet, bei dem die durch die Carrysignale bewirkten Stufenverzögerungen minimal sind, wodurch es möglich ist, diesen Zähler bei einer gegebenen Taktfrequenz "f" mit einer Genauig keit von etwa 1/f Sekunden zu betreiben. Es ist weiter Aufgabe der Erfindung, einen Präzisions-Tageszeitzähler zu schaffen, mit dem bei Auftreten eines Zeitimpulses der gezählte Wert genau gezählt und gespeichert werden kann, wobei die Genauigkeit des Zählwertes 1/f Sekunden beträgt.

Zur Lösung dieser Aufgabe dient ein Zählersystem mit den kenn zeichnenden Merkmalen des Patentanspruchs 1.

Das Zählersystem der vorliegenden Erfindung umfaßt einen Zähler mit einer ersten Stufe, die zumindest ein eine Bit-Position bestimmendes Register hat, und mit einer Anzahl von aufeinander folgenden Stufen, die jeweils zumindest ein eine Bit-Position bestimmendes Register haben, wobei jedes Register eine Anzahl von Verknüpfungsgliedern enthält. Die erste Stufe arbeitet unter Verwendung eines ersten Taktsignals mit periodischen Taktimpul sen, während die aufeinanderfolgenden Stufen unter Verwendung eines zweiten Taktsignals arbeiten, das periodische Taktimpulse hat, die von denen des ersten Taktsignals verschieden sind. Der gesamte Zähler arbeitet mit einer Frequenz f, und die aufein anderfolgenden Stufen arbeiten mit einer Frequenz f/(2^b), wobei b der Bit-Anzahl der ersten Stufe entspricht. Eine Schaltung erzeugt Look-ahead-Carrysignale, die zumindest einer der aufein anderfolgenden Stufen des Zählers zugeführt werden. Das Zähler system enthält außerdem eine Schaltung, um dem Zähler das erste und das zweite Taktsignal zuzuführen.

Ein zweites Ausführungsbeispiel der vorliegenden Erfindung umfaßt ein Zählersystem mit einem ersten Zähler, der ein erstes Register hat, durch das das wertniedrigste Bit des Zählersystems bestimmt wird, wobei der erste Zähler ein erstes Taktsignal verwendet. Das Zählersystem hat weiterhin einen zweiten Zähler, der eine Anzahl von aufeinanderfolgenden Stufen aufweist, die jeweils zumindest ein Register haben, wobei durch jedes dieser Register eine Bit-Position des Zählersystems bestimmt wird und wobei der zweite Zähler ein zweites Taktsignal verwendet, das die halbe Frequenz des ersten Taktsignals hat. Außerdem ist eine Schaltung vorgesehen, die Look-ahead-Carrysignale erzeugt und diese zumindest einer der aufeinanderfolgenden Stufen des zweiten Zählers zuführt.

Ein weiteres Ausführungsbeispiel der vorliegenden Erfindung umfaßt ein Präzisions-Tageszeitzählersystem. Das Präzisions- Tageszeitzählersystem hat einen Hauptzähler mit einem ersten Zähler, der ein erstes Taktsignal verwendet, und einen zweiten Zähler, der eine Anzahl von Stufenzählern aufweist, die durch mehrere Carrysignalen miteinander gekoppelt sind. Jeder Stufen zähler hat zumindest ein Register, durch das ein Bit bestimmt wird. Die Stufenzähler verwenden ein zweites Taktsignal, das vom ersten Taktsignal verschieden ist. Das Zählersystem enthält außerdem eine Schaltung, um die Carrysignale zu erzeugen und um diese den Stufenzählern zuzuführen. Ein Zeitkanal empfängt einen Zeitimpuls, um das Bit bzw. den Wert des ersten Zählers und die Bits bzw. die Werte des zweiten Zählers in einem ersten Latch- Register bzw. in einem zweiten Latch-Register zu speichern. Diese gespeicherten Bits bzw. Zählerwerte werden dann durch ein Shift-Register seriell aus gelesen.

Die Erfindung wird im folgenden anhand von Zeichnungen näher erläutert:

Fig. 1 ist ein funktionales Blockdiagramm eines Präzisions- Tageszeitzählersystems;

Fig. 2 ist eine schematische Darstellung der Frequenz halbierer-Schaltung aus Fig. 1 sowie ein Blockdiagramm des zweiten Zählers und der Latch/Shift-Register aus Fig. 1;

Fig. 3 ist ein Blockdiagramm, in dem mehrere Stufen des zweiten Zählers aus Fig. 1 und die Carrysignale zwischen den einzelnen Stufen dargestellt sind;

Fig. 4 ist eine schematische Darstellung der Carrysignal- Generatorschaltung der ersten Stufe zum Erzeugen der Carrysignale für die zweite Stufe;

Fig. 5 ist eine schematische Darstellung der Carrysignal- Generatorschaltung der zweiten Stufe zum Erzeugen der Carrysignale für die dritte Stufe;

Fig. 6A ist eine schematische Darstellung der Carrysignal- Generatorschaltung der dritten Stufe zum Erzeugen der Carrysignale für die vierte Stufe;

Fig. 6B ist eine andere schematische Darstellung der in Fig. 6A gezeigten Carrysignal-Generatorschaltung; und

Fig. 7 zeigt für jeden der Zeitkanäle N aus Fig. 1 den 1-Bit-Zähler, die Synchronisationsschaltung und die Latch-Schaltung.

Fig. 1 zeigt ein Blockdiagramm des Präzisions-Tageszeitzähler systems 10 der vorliegenden Erfindung. Das Zählersystem 10 hat sechs Haupt-Funktionsmodule, einschließlich einer Anzahl von ersten Zählern 12, eines zweiten Zählers 14, einer Anzahl von Latch/Shift-Registern 16, eines Überlauf/Reset-Generators 18, eines Taktsignal-Generators 20 und einer Anzahl von Zeitsignal- Synchronisationsmodulen 22.

Das Zählersystem 10 empfängt bei einem externen Ereignis norma lerweise ein STROBE-Signal. Das STROBE-Signal bewirkt, daß ein Zählerwert festgehalten wird, der anschließend aus dem Zähler system 10 ausgegeben werden kann. Wie in Fig. 1 gezeigt, ver wendet das Zählersystem 10 vorzugsweise mehrere STROBE-Signale. Im bevorzugten Ausführungsbeispiel verwendet das Zählersystem 10 sechs STROBE-Signale. Daher hat das Zählersystem 10 sechs Zeit kanäle, um in Reaktion auf eines der sechs STROBE-Signale die Zählerwerte festzuhalten. Weiterhin enthält das Zählersystem 10 für jeden der sechs Zeitkanäle jeweils einen ersten Zähler 12, ein Zeitsignal-Synchronisationsmodul 22 und ein Latch/Shift- Register 16.

Fig. 2 zeigt eine schematische Darstellung des Taktsignal-Gene rators 20 und ein Blockdiagramm, in dem der zweite Zähler 14 und die Latch/Shift-Register 16 dargestellt sind. Der Taktsignal- Generator 20 ist ein Frequenzhalbierer-Schaltung und enthält ein XOR-Glied 24, ein D-Flipflop 26 und ein NICHT-Glied 28. Das Signal ZÄHL-FREIGABE wird dem XOR-Glied 24 zugeführt, während das Signal TAKT-0 an den Takteingang des D-Flipflop 26 angelegt wird. Die Ausgabe des D-Flipflop 26 wird zu dem XOR-Glied 24 zurückgeleitet und außerdem dem NICHT-Glied 28 zugeführt. Das Signal ZAHL-FREIGABE ist ein aktives Tiefpegel-Freigabesignal und muß einen tiefen Pegel haben, um die Zählerfunktion des Zählersystems 10 einzuleiten.

Das Signal TAKT-0 ist ein Taktsignal mit einer bestimmten Frequenz und wird außerhalb des Zählersystems 10 erzeugt. Das Signal TAKT-0 kann bis zu etwa 800 MHz betragen. Der Betrieb des Zählersystems bei etwa 800 MHz führt zu einer Genauigkeit von etwa 1,25 Nanosekunden per Zählschritt. Das Ausgabesignal TAKT-1 des Taktsignal-Generators 20 hat eine Frequenz, die gleich der halben Frequenz des Taktsignals TAKT-0 ist, und wird durch das NICHT-Glied 28 invertiert. Das Signal TAKT-1 ist die Taktsignal eingabe für den zweiten Zähler 14, während das Signal TAKT-0 die Taktsignaleingabe für den ersten Zähler 12 ist. Wie gezeigt ist, zählt der zweite Zähler 14 mit einer Taktfrequenz, die gleich der Frequenz des Signals TAKT-1 ist, die wiederum der Hälfte der Frequenz des Taktsignals TAKT-0 entspricht. Es ist für den Fach mann offensichtlich, daß der Taktsignal-Generator 20 auch ein Frequenzteiler sein kann, mit dem die Eingangsfrequenz durch 4, 8, 16 usw. geteilt wird. Der erste Zähler 12 hat in einem solchen Fall zwei, drei, vier usw. Bit-Register. Außerdem kann das Taktsignal TAKT-1, das durch den Taktsignal-Generator 20 erzeugt wird, auch dadurch erzeugt werden, indem das werthöchste Bit des ersten Zählers 12 invertiert (um 180° phasenverschoben) wird, wodurch das erzeugte Taktsignal TAKT-1 eine Frequenz hat, die gleich dem 1/(2^b)-fachen der Frequenz des Taktsignals TAKT-0 ist, wobei "b" gleich der Anzahl der Bits im ersten Zähler 12 ist. Im bevorzugten Ausführungsbeispiel ist der erste Zähler ein 1-Bit-Zähler.

In Fig. 3 ist der zweite Zähler 14 gezeigt, der eine Anzahl von Stufen (oder kleineren Zählern) aufweist. Jede Stufe hat mehrere Registern, wobei durch jedes Register ein Bit (oder eine Bit- Position) bestimmt wird und jedes Register mehrere Verknüpfungs glieder enthält. Im bevorzugten Ausführungsbeispiel ist der zweite Zähler 14 ein 45-Bit-Zähler, durch den die Bits (oder Bit-Positionen) B₄₅ bis B₁ bestimmt sind und der in vier Stufen (oder Zähler) unterteilt ist. Die erste Stufe 30 ist ein 12-Bit- Zähler, durch den die Bits B₁₂ bis B₁ bestimmt sind. Die erste Stufe 30 weist eine Anzahl von Flipflops auf, wobei die Basis gleichung für jedes Flipflop lautet:

D_n(t) = (Q_n-1 _*Q_n-2 _* . . . _*Q₀ _*CARRYEIN) XOR Q_n

wobei Q_n . . . Q₀ die Ausgänge der Flipflops bei (t-1) sind. In dem bevorzugten Ausführungsbeispiel wird eine komplexe Struktur aus zwölf ODER-UND-Gliedern mit jeweils zwei Eingängen verwendet, um in dieser ersten Stufe die Anzahl der Logikpegel zu begrenzen. Dem Fachmann sind verschiedene Verfahren zur Implementierung dieser Gleichungen bekannt, die unterschiedlichste Verknüpfungs strukturen umfassen können. Die aus zwölf ODER-UND-Gliedern mit jeweils zwei Eingängen bestehende Verknüpfungsstruktur arbeitet wie ein UND-Glied mit zwölf Eingängen, wobei jedes Q mit einem der beiden Eingänge eines ODER-Gliedes gekoppelt ist und wobei die anderen Eingänge der ODER-Glieder mit einer logischen Null verbunden sind. Unter Bezug auf die obige logische Gleichung ist es offensichtlich, daß die Ausgänge Q₀ und Q₁ häufig angesteuert werden. Da die Geschwindigkeit eines Verknüpfungsglieds mit der Zunahme der Häufigkeit der Ansteuerungen von deren Ausgängen abnimmt, sind weitere Flipflops vorgesehen, um die Häufigkeit der Ansteuerungen der beiden wertniedrigsten Bits der ersten Stufe 30 auszugleichen. Daher sind für die beiden wertniedrig sten Bits zwei parallele Register vorgesehen, um die Häufigkeit von deren Ansteuerung zu vermindern und somit die Geschwindig keit der ersten Stufe 30 zu erhöhen.

Auch die zweite Stufe 34 und die dritte Stufe 38 sind 12-Bit- Zähler und haben einen ähnlichen Aufbau wie die erste Stufe 30. Durch die zweite Stufe 34 werden die Bits B₂₄ bis B₁₃ bestimmt, während durch die dritte Stufe 38 die Bits B₃₆ bis B₂₅ bestimmt werden. Die vierte Stufe 42 ist ein 9-Bit-Zähler, durch den die Bits B₄₅ bis B₃₇ bestimmt werden.

Die Arbeitsfrequenz des zweiten Zählers 14 wird unter anderem durch die Stufenverzögerungen der zwischen den einzelnen Stufen übertragenen Carrysignale bestimmt. Da diese Übertragung bei einem 45-Bit-Zähler eine große Bedeutung hat, wird jedes Carry signal zwischen den Stufen einzeln erzeugt. Die Carrysignal- Eingabe für die zweite Stufe 34 wird durch eine zur ersten Stufe gehörende Carryschaltung 32 erzeugt. Ähnlich wird das Carry signal für die dritte Stufe 38 durch eine zur zweiten Stufe gehörende Carryschaltung 36 erzeugt, während die Carrysignal- Eingabe für die vierte Stufe 42 durch eine zur dritten Stufe gehörende Carryschaltung 40 erzeugt wird. Die Carryschaltungen 32, 36 und 40 arbeiten in Verbindung mit der Taktsteuerung der vorliegenden Erfindung, um die Stufenverzögerungen des Zähler systems 10 unter dem Wert 1/f zu halten, wobei "f" die Frequenz des Taktsignals TAKT-1 ist.

Bei einem Taktsignal TAKT-0, das eine Frequenz von 800 MHz hat, beträgt die Genauigkeit des bei Auftreten eines externen Impul ses festgehaltenen Zählerwertes somit etwa 1,25 Nanosekunden. Daher wird durch die vorliegende Erfindung ein Zähler gebildet, mit dem Messungen vorgenommen werden können, deren Genauigkeit von der Frequenz des Taktsignals TAKT-0 abhängen. Die Genauig keit des Zählers beträgt bei einem Taktsignal TAKT-0 mit einer Frequenz von etwa 800 MHz somit etwa 10^-9 Sekunden.

In Fig. 4 ist eine schematische Darstellung der zur ersten Stufe gehörenden Carryschaltung 32 gezeigt, die ein UND-Glied 50, ein NICHT-Glied 52, ein NICHT-UND-Glied 54, ein D-Flipflop 56 und ein NICHT-Glied 58 umfaßt. Die Schaltung 32 verwendet eine Look-ahead-Funktion, um das Carrysignal für die zweite Stufe 34 zu erzeugen. Die Bits B₁₂ bis B₂ werden dem UND-Glied 50 zugeführt. Das Bit B₁ ist das werthöchste Signal. Das Bit B₁ wird durch das NICHT-Glied 52 invertiert und dem NICHT-UND-Glied 54 zugeführt. Wie für den Fachmann offensichtlich, kann die Look ahead-Carrysignal-Generatorschaltung der zur ersten Stufe gehö renden Carryschaltung 32 (bzw. die Carryschaltungen 36 und 40 für die zweite Stufe und die dritte Stufe) implementiert werden, indem verschiedene Verknüpfungsstrukturen verwendet werden, die alle geeignet sind, die gewünschte Funktion der vorliegenden Erfindung zu bewirken.

Wenn alle Bits B₁₂ bis B₂ einen hohen Pegel haben, so geht die Ausgabe des NICHT-UND-Gliedes 54 auf einen niedrigen Pegel, wenn das Bit B₁ auf einen hohen Pegel geht. Dadurch wird ein logisches Carrysignal mit niedrigem Pegel erzeugt, und zwar um einen Takt früher als erforderlich. Die Ausgabe des NICHT-UND-Gliedes 54 wird dann dem D-Flipflop 56 zugeführt und mit dem Taktsignal TAKT-1 getaktet, wobei der Ausgang des D-Flipflops 56 ein akti ves Carrysignal CARRY-AUS-1 mit niedrigem Pegel erzeugt, das von der ersten Stufe 32 ausgegeben wird. Das Signal CARRY-AUS-1 wird durch das NICHT-Glied 58 invertiert, um das Eingangs-Carrysignal CARRY-EIN-2 zu erzeugen, das der zweiten Stufe 34 zugeführt wird. Die Stufenverzögerung wird durch den Takt zum D-Flipflop 56 erzeugt, da die Stufenverzögerung der Kombinationslogik der Carryschaltung 32 der ersten Stufe durch das D-Flipflop 56 bis auf die Verzögerung eines NICHT-Gliedes vermindert wird. Es ist offensichtlich, daß das D-Flipflop 56 speziell dazu ausgestaltet sein kann, diese Stufenverzögerung weiter zu vermindern, um dadurch zur Erhöhung der Genauigkeit des Zählersystems 10 bei zutragen.

In Fig. 5 ist eine schematische Darstellung der Carryschaltung 36 der zweiten Stufe gezeigt, die ein UND-Glied 60, ein NICHT- Glied 62 und ein NICHT-ODER-Glied 64 enthält. Obwohl auch die Schaltung 36 eine Look-ahead-Funktion verwendet, um die Carry signal-Eingabe für die dritte Stufe 38 zu erzeugen, so ist diese Funktion von der in der Carryschaltung 32 der ersten Stufe ver wendeten Funktion verschieden und wird zusätzlich vom CARRY-AUS- Signal der Schaltung 32 bestimmt. Die Bits B₂₄ bis B₁₃ werden dem UND-Glied 60 zugeführt. Wenn alle Bits B₂₄ bis B₁₃ einen hohen Pegel haben, so hat auch die Ausgabe des UND-Gliedes 60 einen hohen Pegel. Wenn nun das Signal CARRY-AUS-1 vom D-Flipflop 56 der Schaltung 32 auf einen niedrigen Pegel geht, wird durch das NICHT-ODER-Glied 64 ein logisches Carrysignal mit hohem Pegel erzeugt und der dritten Stufe 38 zugeführt. Die Eingänge zum NICHT-ODER-Glied 64 sind das Signal CARRY-AUS-1, das durch die Carryschaltung 32 der ersten Stufe erzeugt wird, und die inver tierte (NICHT-Glied 62) Ausgabe des UND-Gliedes 60. Die Ausgabe des NICHT-ODER-Gliedes 64 ist ein aktives Carrysignal CARRY- AUS-2 mit hohem Pegel, das als das CARRY-EIN-Signal der dritten Stufe 38 zugeführt wird.

In Fig. 6A ist eine schematische Darstellung der Carryschaltung 40 der dritten Stufe mit den UND-Gliedern 70, 72 und 74 gezeigt. Obwohl auch die Schaltung 40 zum Erzeugen der Carrysignal-Ein gabe für die vierte Stufe 42 eine Look-ahead-Funktion verwendet, so ist diese Funktion von der Funktion verschieden, die bei der Carryschaltung 32 der ersten Stufe bzw. bei der Carryschaltung 36 der zweiten Stufe verwendet wird. Die Bits B₃₆ bis B₃₃ werden dem UND-Glied 70 zugeführt, während die Bits B₃₁ und B₃₀ dem UND- Glied 72 zugeführt werden. Das Bit B₃₂, die Bits B₂₉ bis B₂₅, die Ausgänge der UND-Glieder 70 und 72 und das Signal CARRY-AUS-2, das von der Carryschaltung 36 der zweiten Stufe erzeugt wird, werden alle dem UND-Glied 74 zugeführt. Wenn die Bits B₃₆ bis B₂₅ und das Signal CARRY-AUS-2 auf einen hohen Pegel gehen, so geht auch die Ausgabe des UND-Gliedes 74 auf einen hohen Pegel. Durch die Ausgabe des UND-Gliedes 74 wird ein aktives Carrysignal CARRY-AUS-3 mit hohem Pegel erzeugt, das als CARRY-EIN-Signal der vierten Stufe 42 zugeführt wird. In diesem bevorzugten Aus führungsbeispiel ist das UND-Glied 74 eine komplexe Struktur aus neun ODER-UND-Gliedern mit jeweils zwei Eingängen, wobei diese Struktur die gleiche Funktion wie ein einzelnes UND-Glied hat. Diese spezielle Struktur ist jedoch schneller als ein einzelnes UND-Glied mit zwölf Eingängen.

In Fig. 6B ist Carry-Schaltung 40A der dritten Stufe gezeigt, die ein weiteres Ausführungsbeispiel der Schaltung 40 darstellt, wobei die Bits B₃₆ bis B₂₅ und das Signal CARRY-AUS-2, das von der Carry-Schaltung 36 der zweiten Stufe erzeugt wird, dem UND-Glied 76 zugeführt werden.

Wie unter Bezugnahme auf Fig. 1 bereits gezeigt und beschrieben wurde, umfaßt der zweite Zähler 14 drei kleinere Zähler mit je 12 Bit und einen kleineren Zähler mit 9 Bit. Der zweite Zähler 14 hat außerdem zwischen den einzelnen Zählern (Stufen) Carry signal-Generatorschaltungen, um für jede Stufe des zweiten Zählers Carrysignale zu erzeugen. Diese Carrysignal-Generator schaltungen vermindern die Stufenverzögerungen, die durch die Carrysignale bewirkt werden. Der zweite Zähler benutzt das Taktsignal TAKT-1, das eine Frequenz hat, die der halben Frequenz des Taktsignals TAKT-0 entspricht. Das Taktsignal TAKT-0 wird als der Takt für die Anzahl der ersten Zähler 12 (LSB des Zählersystems 10) verwendet. Diese Takt-Funktion des Zählersystems 10 verhindert das Auftreten von Stufenverzöge rungen im zweiten Zähler 14 und ermöglicht, daß ein Zählersystem mit der Frequenz des Taktsignals TAKT-0 arbeitet und dabei eine Genauigkeit hat, die mit der Frequenz des Taktsignals TAKT-0 in Beziehung steht.

In Fig. 7 ist für einen Zeitkanal des Zählersystems 10 eine schematische Darstellung des ersten Zählers 12 und des Zeit signal-Synchronisationsmoduls 22 gezeigt. Das Zählersystem 10 hat vorzugsweise sechs Zeitkanäle. Durch die Takt-Funktion des Zählersystems 10 wird es ermöglicht, daß das wertniedrigsten Bit (B₀) des Zählersystems 10 entsprechend zum Taktsignal TAKT-0 hin- und hergeschaltet wird (wenn der erste Zähler 12 nur ein Bit hat). Folglich wird das wertniedrigste Bit B₀ mit 800 MHz hin- und hergeschaltet, während die anderen 45 Bits des zweiten Zählers 14, nämlich die Bits B₄₅ bis B₁, bei 400 MHz arbeiten. Durch diesen Aufbau wird die Anzahl der Flipflops (Bit-Register) begrenzt, die durch das Taktsignal TAKT-0 angesteuert werden. Da das Taktsignal TAKT-0 eine sehr hohen Frequenz hat, ist es wünschenswert, für das Signal TAKT-0 die Länge der Schaltungs verzweigungen zu vermindern. Bei der vorliegenden Erfindung wird die Länge der Verzweigungen durch die Verwendung des ersten Zählers 12 (Bit B₀) und des zweiten Zählers 14 (Bits B₄₅ bis B₁) vermindert. Um diese Zeitverzögerungen zu minimieren, sind bei der vorliegenden Erfindung sechs identische erste 1-Bit-Zähler 12 vorgesehen, und zwar jeweils einer für jeden der sechs Kanäle. Die Zeitverzögerung des Bit B₀ wird vermindert, indem für das Bit B₀ nahe des zugehörigen ersten 1-Bit-Zählers 12 das Latch-Register vorgesehen ist. Auch dadurch wird die Häufigkeit der Ansteuerungen vermindert, da jeder erste 1-Bit-Zähler 12 lediglich ein Latch-Register anspricht, und nicht nur ein 1-Bit- Zähler 12 vorgesehen ist, der sechs Latch-Register anspricht.

Da im bevorzugten Ausführungsbeispiel sechs Zeitkanäle vorge sehen sind, kann der Zähler der vorliegenden Erfindung auf vor teilhafte Art und Weise anstelle eines einfachen Zählersystems, das lediglich einen Zeitkanal hat, oder in einem Zählersystem verwendet werden, das Bit-Signale zur späteren Verarbeitung erzeugt.

Wie in Fig. 7 gezeigt ist, umfaßt der erste Zähler 12 ein XOR- Glied 90 und ein D-Flipflop 92. Das Signal ZÄHL-FREIGABE wird dem XOR-Glied 90 zugeführt, während das Signal TAKT-0 dem Takt- Eingang des D-Flipflop 92 zugeführt wird. Die Ausgabe des D-Flipflop 92 wird zum XOR-Glied 90 zurückgeführt. Die Ausgabe des D-Flipflop 92 ist das wertniedrigste Bit "B₀" des Zähler systems 10.

Im bevorzugten Ausführungsbeispiel sind sechs Zeitkanäle vor gesehen. In Fig. 7 wird die Anzahl der Zeitkanäle durch das Bezugszeichen (LSB) (n) dargestellt. Die Zeitsignale STROBE(N) sind Asynchronsignale, die außerhalb des Zählersystems erzeugt werden. Um die Zählerwerte fehlerlos festzuhalten, werden die Signale mit dem Taktsignal TAKT-0 synchronisiert, bevor der Zählerwert im zugehörigen Latch/Shift-Register 16 gespeichert wird. Die Zeitsignal-Synchronisationsschaltung 22 umfaßt die D-Flipflops 94, 96, 100, 102 und die NICHT-Glieder 98 und 104. Das Signal STROBE(N) wird dem D-Flipflop 94 zugeführt, dessen Ausgabe dann dem D-Flipflop 96 zugeführt wird. Das Signal STROBE wird durch das Taktsignal TAKT-0 synchronisiert. Die Ausgabe des D-Flipflop 96 wird dann den D-Flipflops 100 und 102 zugeführt. Der Eingang des D-Flipflop 100 wird dann erneut mit dem inver tierten Taktsignal TAKT-0 getaktet, das vom NICHT-Glied 98 aus gegeben wird, um ein Signal LATCH LSB(N) zu erzeugen. Das Signal LATCH LSB(N) leitet das wertniedrigste Bit B₀ zum Latch-Register 106, das Teil des Latch/Shift-Registers 16 ist (siehe Fig. 1). Der Eingang des D-Flipflop 102 wird mit dem invertierten Takt signal TAKT-1 getaktet, das vom NICHT-Glied 104 ausgegeben wird, um ein Signal LATCH MSB(N) zu erzeugen, durch welches die ver bleibenden 45 Bits (Bit₄₅ bis B₁) zum Latch/Shift-Register 16 geleitet werden.

Wenn der Zählerwert im zugehörigen Latch-Register gespeichert ist, wird dieser Wert in ein Shift-Register (nicht gezeigt) übertragen, das in dem Latch/Shift-Register 16 enthalten ist (wie in Fig. 1 gezeigt ist). Dann kann der Zählerwert seriell (oder parallel) als Signal LBPTOD(N) (siehe Fig. 1) an ver schiedenen Stellen übertragen werden.

Die vorliegende Erfindung sieht für den Zähler außerdem einen programmierbaren Überlauf-Reset vor. Im bevorzugten Ausführungs beispiel wird vom Zählersystem 10 die Zahl der 1,25 Nanosekunden dauernden "Takte" eines 24-Stunden-Tages gezählt. Um Mitternacht springt der Zähler vollständig auf Null um.

Unter Bezugnahme auf Fig. 1 wird der Zähler vom Überlauf/Reset- Generator 18 überwacht, und wenn der Zähler den gewünschten Wert erreicht, wird der Zähler um Mitternacht auf Null gestellt. Aus Gründen der Flexibilität wird der Überlauf/Reset-Generator 18 programmiert, den Zähler dann auf Null umzustellen, wenn der Zähler den programmierten Wert erreicht hat. Daher ist es mög lich, den Zähler so zu programmieren, um bei Werten von einer Stunde, zwölf Stunden, fünfzehn Minuten, etc. umzuschalten.

Der Überlauf/Reset-Generator 18 umfaßt einen Satz von Überlauf wert-Speichern (nicht gezeigt), die jeweils den gewünschten Überlaufwert enthalten. Dieser Wert wird über einen 16-Bit- Initialisierungs-Datenbus in den Überlauf/Reset-Generator 18 geladen. Während des Betriebes überwacht der Überlauf/Reset- Generator 18 den Wert des Zählers. Der Wert (Bits) des Zählers wird durch Komperatoren (nicht gezeigt) mit dem Wert verglichen, der in den Überlaufwert-Speichern enthalten ist. Wenn der Zählerwert gleich dem Wert in den Überlaufwert-Speichern ist, wird der Zähler vollständig auf Null zurückgesetzt. Der Über lauf/Reset-Generator 18 hat außerdem eine Look-ahead-Schaltung (nicht gezeigt), die ohne oder mit nur geringer Verzögerung das Rücksetzen des Zählers auf Null bewirkt. Eine Look-ahead-Funk tion wird verwendet, da eine beträchtliche Stufenverzögerung beim Überlauf des Zählers die Genauigkeit des Zählersystems nachteilig beeinflussen würde.

Claims

1. Zählersystem mit:
einem Zähler, der eine ersten Stufe mit zumindest einem eine Bit-Position bestimmenden Register und eine Anzahl aufeinanderfolgender Stufen hat, die jeweils zumindest ein eine Bit-Position bestimmendes Register haben, wobei die erste Stufe auf ein erstes Taktsignal mit periodischen Taktimpulsen einer bestimmten Frequenz anspricht und wobei die aufeinanderfolgenden Stufen auf ein zweites Taktsignal mit periodischen Taktimpulsen einer bestimmten Frequenz ansprechen;
einer Schaltung zum Erzeugen von Look-ahead-Carry signalen, die zumindest einer der aufeinanderfolgenden Stufen des Zählers zugeführt werden; und
Einrichtungen, um dem Zähler das erste und das zweite Taktsignal zuzuführen.

2. Zählersystem nach Anspruch 1, bei dem die Frequenz des zweiten Taktsignals gleich der halben Frequenz des ersten Taktsignals ist.

3. Zählersystem nach Anspruch 2, bei dem das zweite Taktsignal durch Invertieren des halbierten ersten Taktsignals erzeugt wird.

4. Zählersystem nach Anspruch 1, bei dem die Frequenz des zweiten Taktsignals gleich dem 1/(2^b)-fachen der Frequenz des ersten Taktsignals ist, wobei "b" gleich der Anzahl der Register in der ersten Stufe ist.

5. Zählersystem nach Anspruch 1, das Einrichtungen zum Erzeugen des zweiten Taktsignals enthält, wobei das zweite Taktsignal bezüglich des werthöchsten Registers der ersten Stufe eine Phasenverschiebung von 180° aufweist.

6. Zählersystem nach Anspruch 1, bei dem die erste Stufe nur ein Register hat und bei dem die Anzahl der aufeinanderfol genden Stufen außerdem aufweist:
eine erste aufeinanderfolgende Stufe mit einer Anzahl von Registern, durch die jeweils eine Bit-Position bestimmt wird; und
eine zweite aufeinanderfolgende Stufe mit einer Anzahl von Registern, durch die jeweils eine Bit-Position bestimmt wird.

7. Zählersystem nach Anspruch 6, bei dem die erste aufeinander folgende Stufe "n" Register enthält, durch die die Bit-Posi tionen B_n bis B₁ bestimmt werden, und bei dem die Schaltung zum Erzeugung der Look-ahead-Carrysignale aufweist:
ein erstes UND-Glied, wobei die Eingänge zum ersten UND-Glied die Bits B_n bis B₂ umfassen;
ein erstes NICHT-UND-Glied, wobei die Eingänge zum ersten NICHT-UND-Glied die Ausgabe vom ersten UND-Glied und das invertierte Bit B₁ umfassen;
ein erstes Carry-Flipflop, wobei die Eingänge zu dem ersten Carry-Flipflop das zweite Taktsignal und die Ausgabe vom ersten NICHT-UND-Glied umfassen;
Einrichtungen zum Invertieren der Ausgabe vom ersten Carry-Flipflop; und
Einrichtungen, um die invertierte Ausgabe vom ersten Carry-Flipflop dem Eingang der zweiten aufeinanderfolgenden Stufe als ein erstes Carrysignal zuzuführen.

8. Zählersystem nach Anspruch 7, bei dem die zweite aufein anderfolgende Stufe "k" Register hat, durch die die Bit- Positionen B_k+n bis B_n+1 bestimmt werden, wobei "n" die Anzahl der Register der ersten aufeinanderfolgenden Stufe ist, wobei die aufeinanderfolgenden Stufen außerdem eine dritte aufeinanderfolgende Stufe umfassen, die eine Anzahl von Registern hat, durch die jeweils eine Bit-Position bestimmt wird, und wobei die Einrichtungen zum Erzeugen der Look ahead-Carrysignale außerdem aufweisen:
ein zweites UND-Glied, wobei die Eingänge zum zweiten UND-Glied die Bits B_k+n bis B_n+1 umfassen; und
ein erstes NICHT-ODER-Glied, wobei die Eingänge zum ersten NICHT-ODER-Glied die invertierte Ausgabe vom zweiten UND-Glied und die Ausgabe vom ersten Carry-Flipflop umfas sen; und
Einrichtungen, um die Ausgabe vom ersten NICHT-ODER- Glied dem Eingang der dritten aufeinanderfolgenden Stufe als ein zweites Carrysignal zuzuführen.

9. Zählersystem nach Anspruch 8, bei dem die dritte aufein anderfolgende Stufe "p" Register hat, durch die die Bits B_p+k+n bis B_k+n+1 bestimmt werden, wobei "n" bzw. "k" die Anzahl der Register der ersten aufeinanderfolgenden Stufe bzw. der zweiten aufeinanderfolgenden Stufe ist, wobei die Anzahl der aufeinanderfolgenden Stufen außerdem eine vierte aufeinander folgende Stufe umfaßt, die eine Anzahl von Registern hat, durch die jeweils eine Bit-Position bestimmt wird, und wobei die Einrichtungen zum Erzeugen der Look-ahead-Carrysignale außerdem aufweisen:
ein drittes UND-Glied, wobei die Eingänge zum dritten UND-Glied die Bits B_p+k+n bis B_k+n+1 und die Ausgabe vom ersten NICHT-ODER-Glied umfassen; und
Einrichtungen, um die Ausgabe vom dritten UND-Glied dem Eingang der vierten aufeinanderfolgenden Stufe als ein drit tes Carrysignal zuzuführen.

10. Zählersystem nach Anspruch 9, bei dem die Anzahl der Register "n" gleich zwölf ist, wobei die Anzahl der Register "k" gleich zwölf ist, wobei die Anzahl der Register "p" gleich zwölf ist, wobei die Anzahl der Register in der vierten aufeinanderfolgenden Stufe gleich neun ist, und wobei die Frequenz des ersten Taktsignals zumindest etwa 400 MHz beträgt, wodurch eine Genauigkeit des Zählersystems von zumindest etwa 2,5 Nanosekunden erreicht wird.

11. Zählersystem nach Anspruch 9, bei dem der Zähler auf einen bestimmten Überlaufwert programmiert werden kann.

12. Zählersystem nach Anspruch 6, bei dem die beiden wertnied rigsten Bit-Register der ersten und der zweiten aufeinander folgenden Stufe in zweifacher Ausführung vorgesehen sind, um die Häufigkeit der Ansteuerungen der Ausgänge dieser beiden wertniedrigsten Bit-Register zu vermindern.

13. Zählersystem nach Anspruch 6, bei dem der Zähler auf einen bestimmten Überlaufwert programmiert werden kann.

14. Zählersystem mit:
einem ersten Zähler, der ein ein wertniedrigstes Bit bestimmendes Register hat, wobei der erste Zähler auf ein erstes Taktsignal anspricht, das periodische Taktimpulse einer bestimmten Frequenz hat;
einem zweiten Zähler, der eine Anzahl von aufeinander folgenden Stufen mit jeweils zumindest einem eine Bit-Posi tion bestimmenden Register hat, wobei der zweite Zähler auf ein zweites Taktsignal anspricht, das periodische Takt impulse einer bestimmten Frequenz hat; und
Einrichtungen zum Erzeugen von Look-ahead-Carry signalen, die jeder aufeinanderfolgenden Stufe des zweiten Zählers zugeführt werden.

15. Zählersystem nach Anspruch 14, bei dem die Frequenz des zweiten Taktsignals gleich der Hälfte der Frequenz des ersten Taktsignals ist.

16. Zählersystem nach Anspruch 14, bei dem das zweite Taktsignal bezüglich des wertniedrigsten Bits des ersten Zählers eine Phasenverschiebung von im wesentlichen 180° hat.

17. Zählersystem nach Anspruch 16, bei dem die Frequenz f des ersten Taktsignals größer als 100 MHz ist, wobei der erste und der zweite Zähler einen Präzisions-Tageszeitzähler mit einer Genauigkeit von etwa (1/f) Sekunden bilden.

18. Zählersystem nach Anspruch 14, das außerdem aufweist: einen Zeitkanal, der den ersten Zähler umfaßt, wobei der Zeitkanal ein erstes Zeitsignal empfängt, um den Wert des ersten Zählers in einem ersten Latch-Register und den Wert des zweiten Zählers in einem zweiten Latch-Register zu speichern.

19. Zählersystem nach Anspruch 18, das außerdem eine Anzahl von Zeitkanälen, eine Anzahl von ersten Zählern, eine Anzahl von ersten Latch-Registern und eine Anzahl von zweiten Latch- Registern aufweist, wobei jeder Zeitkanal einen zugehörigen ersten Zähler enthält und wobei jeder der Zeitkanäle ein zugehöriges Zeitsignal empfängt, um den Wert des zugehörigen ersten Zählers in dem zugehörigen ersten Latch-Register und den Wert des zweiten Zählers in dem zugehörigen zweiten Latch-Register zu speichern.

20. Zählersystem nach Anspruch 14 mit:
einer ersten aufeinanderfolgenden Stufe, die eine Anzahl von Registern "n" hat, durch die die Bits B_n bis B₁ bestimmt werden;
einer zweiten aufeinanderfolgenden Stufe, die eine Anzahl von Registern "k" hat, durch die die Bits B_k+n bis B_n+1 bestimmt werden;
einer dritten aufeinanderfolgenden Stufe, die eine Anzahl von Registern "p" hat, durch die die Bits B_p+k+n bis B_k+n+i bestimmt werden;
wobei "n", "k" und "p" jeweils gleich der Anzahl der Register der ersten aufeinanderfolgenden Stufe, der zweiten aufeinanderfolgenden Stufe bzw. der dritten aufeinander folgenden Stufe ist.

21. Zählersystem nach Anspruch 20, wobei die Einrichtungen zum Erzeugen der Look-ahead-Carrysignale aufweisen:
ein erstes UND-Glied, wobei die Eingänge zum ersten UND-Glied die Bits B_n bis B₂ umfassen;
ein erstes NICHT-UND-Glied, wobei die Eingänge zum ersten NICHT-UND-Glied die Ausgabe vom ersten UND-Glied und das invertierte Bit B₁ umfassen; und
ein erstes Carry-Flipflop, wobei die Eingänge zu dem ersten Carry-Flipflop das zweite Taktsignal und die Ausgabe von dem ersten NICHT-UND-Glied umfassen, wobei die Ausgabe vom ersten Carry-Flipflop invertiert und der zweiten aufein anderfolgenden Stufe als ein erstes Carrysignal zugeführt wird.

22. Zählersystem nach Anspruch 21, bei dem die Einrichtungen zum Erzeugen und Zuführen von Look-ahead-Carrysignalen außerdem aufweisen:
ein zweites UND-Glied, wobei die Eingänge zum zweiten UND-Glied die Bits B_k+n bis B_n+1 umfassen; und
ein erstes NICHT-ODER-Glied, wobei die Eingänge zum ersten NICHT-ODER-Glied die invertierte Ausgabe vom zweiten UND-Glied und die Ausgabe vom ersten Carry-Flipflop umfas sen, wobei die Ausgabe vom ersten NICHT-ODER-Glied der dritten aufeinanderfolgenden Stufe als ein zweites Carry signal zugeführt wird.

23. Zählersystem nach Anspruch 22, bei dem die Einrichtungen zum Erzeugen und Zuführen von Look-ahead-Carrysignalen außerdem aufweisen:
ein drittes UND-Glied, wobei die Eingänge zum dritten UND-Glied die Bits B_p+k+n bis B_k+n+1 und die Ausgabe vom ersten NICHT-ODER-Glied umfassen, wobei die Ausgabe vom dritten UND-Glied als ein drittes Carrysignal einer vierten aufein anderfolgenden Stufe zugeführt wird, die eine Anzahl von Registern "r" hat, durch die die Bits B_r+p+k+n bis B_p+k+n+1 bestimmt werden.

24. Zählersystem nach Anspruch 22, bei dem die Anzahl der Register "n", "k" und "p" gleich zwölf und die Anzahl der Register "r" gleich neun ist.

25. Präzisions-Tageszeitzählersystem mit:
einem ersten Zähler, der zumindest ein ein Bit bestim mendes Register hat, wobei der erste Zähler ein erstes Takt signal mit periodischen Taktimpulsen verwendet;
einem zweiten Zähler, der mehrere Stufenzähler hat, die durch eine Anzahl von Carrysignalen gekoppelt sind, wobei jeder der Stufenzähler zumindest ein ein Bit bestimmendes Register hat und wobei der zweite Zähler ein zweites Takt signal mit periodischen Taktimpulsen verwendet;
einer Einrichtung zum Erzeugen und Zuführen der Carry signale zu den Stufenzählern;
einem Zeitkanal zum Empfangen eines Zeitsignals;
einem ersten Latch-Register, um in Reaktion auf das Zeitsignal das wertniedrigste Bit des ersten Zählers zu speichern;
einem zweiten Latch-Register, um in Reaktion auf das Zeitsignal die Bits des zweiten Zählers zu speichern;
einem Shift-Register, um die im ersten und im zweiten Latch-Register gespeicherten Bits seriell auszugeben.

26. Präzisions-Tageszeitzählersystem nach Anspruch 25, bei dem das zweite Taktsignal bezüglich des werthöchsten Bits des ersten Zählers eine Phasenverschiebung von 180° hat.

27. Präzisions-Tageszeitzählersystem nach Anspruch 26, bei dem die Einrichtungen zum Erzeugen und Zuführen der Carrysignale eine Anzahl von elektronischen Gliedern umfassen, um die Stufenverzögerung durch den zweiten Zähler auf weniger als etwa (2/f) zu vermindern, wobei f die Frequenz des ersten Taktsignals ist, wodurch ein Zählersystem mit einer Genauig keit von etwa (1/f) Sekunden gebildet wird.

28. Präzisions-Tageszeitzählersystem nach Anspruch 27, bei dem der zweite Zähler aufweist:
einen ersten Stufenzähler mit "n" Bits, durch die die Bits B_n bis B₁ bestimmt werden;
einen zweiten Stufenzähler mit "k" Bits, durch die die Bits B_k+n bis B_n+1 bestimmt werden;
einen dritten Stufenzähler mit "p" Bits, durch die die Bits B_p+k+n bis B_k+n+1 bestimmt werden;
einen vierten Stufenzähler mit "r" Bits, durch die die Bits B_r+p+k+n bis B_p+k+t+1 bestimmt werden;
und wobei der erste Zähler ein Bit hat, durch das das Bit B₀ bestimmt wird.

29. Präzisions-Tageszeitzählersystem nach Anspruch 28, bei dem die beiden wertniedrigsten Bit-Register jeweils des ersten, des zweiten und des dritten Stufenzählers zweifach vorhanden sind, um die Häufigkeit der Ansteuerungen der Ausgänge von diesen beiden wertniedrigsten Bit-Register zu vermindern.

30. Präzisions-Tageszeitzählersystem nach Anspruch 25, der außerdem eine Anzahl von Zeitkanälen, ersten Zählern, ersten Latch-Registern, zweiten Latch-Registern und Shift-Registern aufweist, wobei jeder Zeitkanal jeweils einen ersten Zähler, ein erstes Latch-Register, ein zweites Latch-Register und ein Shift-Register hat.

31. Präzisions-Tageszeitzählersystem nach Anspruch 30, bei dem das zweite Taktsignal bezüglich eines werthöchsten Bits des ersten Zählers eine Phasenverschiebung von im wesentlichen 180° hat.

32. Zählverfahren mit den Schritten:
Zusammenschalten einer Anzahl elektronischer Glieder, um eine Anzahl von Registern zu bilden, die eine erste Stufe und eine Anzahl von aufeinanderfolgenden Stufen bilden, um einen Zähler zu bilden;
Erzeugen von Look-ahead-Carrysignalen und Zuführen dieser Look-ahead-Carrysignale zu einer oder mehreren der aufeinanderfolgenden Stufen des Zählers zu gewünschten Zeitpunkten; und
Zuführen eines ersten Taktsignals mit einer bestimmten Frequenz zu der ersten Stufe des Zählers und eines zweiten Taktsignals mit einer bestimmten Frequenz zu den aufein anderfolgenden Stufen des Zählers, um die Zeitpunkte zu steuern, zu denen die erste Stufe und die aufeinanderfolgen den Stufen ihren Zustand ändern.

33. Verfahren nach Anspruch 32, bei dem die Frequenz des zweiten Taktsignals gleich dem 1/(2^b)-fachen der Frequenz des ersten Taktsignals ist, wobei "b" gleich der Anzahl der Register der ersten Stufe ist.

34. Zählverfahren nach Anspruch 32, bei dem das zweite Takt signal bezüglich des werthöchsten Bits der ersten Stufe eine Phasenverschiebung von 180° hat.