DE2723707C2

DE2723707C2 - Schaltung zur Erzeugung nicht-überlappender Taktimpuls-Züge

Info

Publication number: DE2723707C2
Application number: DE2723707A
Authority: DE
Inventors: Sumit Syracuse N.Y. Dasgupta; Edward Baxter Purdy Station N.Y. Eichelberger
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-06-30
Filing date: 1977-05-26
Publication date: 1982-08-19
Also published as: JPS533143A; FR2356996B1; US4063078A; DE2723707A1; GB1581866A; FR2356996A1; IT1114796B; JPS5628295B2

Description

Taktimpuls C, wird der Wert des Eingangssignals E in der Verriegelungsschaltung Ll gespeichert Beim Auftreten des Taktimpulses A wird der Wert des Eingangssignals L/in der Schaltung L 1 gespeichert Die zweite Verriegelungsschaltung L 2 wird von dem Takt B gesteuert, bei dessen Auftreten der Wert der Verriegelungsschaltung L 1 in der Verriegelungsschaltung L 2 gespeichert wird. Die Signale an den Ausgängen L und V entsprechen den Daten, die in den Schaltungen L1 bzw. L 2 gespeichert sind.

Logische Systeme entsprechend der F i g. 1 weisen viele Vorteile auf. Einer davon besteht in der Möglichkeit, diese Struktur voll zu testen, ohne daß dabei Rücksicht auf kritische Zeitbedingungen genommen werden müßte; für den Prüfvorgang selbst werden die Takteingänge Cl, C2, A und B angesteuert und die Schieberegister zur Eingabe und zur Untersuchung von Testmustern herangezogen.

Da diese voll prüfbare logische Struktur als Eingänge zwei synchrone Züge nicht-überlappender Taktsignale Cl und C2 erfordert, muß in dem System auch ein Schaltnetz enthalten sein, das diese Taktsignale erzeugt. Die vorliegende Erfindung macht sich nun zur Aufgabe, für ein allgemeines logisches System der oben angegebenen Art einen Taktgeber zu beschreiben, der selbst wiederum voll prüfbar ist und als Teil des logischen Systems gebaut werden kann, ohne die in F i g. 1 gezeigte Struktur zu ändern.

Diese Aufgabe wird durch die im Hauptanspruch angegebene technische Lehre gelöst; Ausgestaltungen und Weiterbildungen der Erfindung werden in den Unteransprüchen angegeben.

Die Erfindung geht von bekannten Taktgeneratoren für nicht-überlappende Impulszüge aus. bei denen ein Oszillatorsigna! durch Verzögerung in logischen Schaltkreisen in zwei Signale aufgespalten wird (siehe hierzu beispielsweise den Artikel IBM Technical Disclosure Bulletin, VoI. 15, No. 1, Juni 72. S. 252 oder DE-OS 25 56 735). Um diese Schaltungen, die weder voll prüfbar sind, noch den oben angegebenen Entwurfsregeln entsprechen, hier verwenden zu können, schlägt die Erfindung im wesentlichen zwei Maßnahmen vor. Die erste besteht darin, das Oszillatorsignal dem Takt-Schaltnetz über zwei getrennte Eingangsklemmen zuzuführen (wenn der Oszillator selbst auch in der Schaltung enthalten ist, können diese beiden Klemmen zusammengeführt und mit dem Oszillator verbunden werden). Auf diese Weise wird eine Redundanz des Schaltnetzes vermieden. Als zweite Maßnahme werden zwei zusätzliche Hilfseingänge vorgesehen, sogenannte »Pseudo-Takteingänge«. Diese »Pseudo-Takteingänge« bilden Steuerungssignale für die beiden aus dem Oszillatorsignal abgeleiteten Impulszüge und können als »Takteingänge« für den gesamten Taktgeber während des Prüfens verwendet werden, um beide Taktzüge gleichzeitig zu unterbrechen und zu steuern. Dieser Taktgeber kann in ein logisches System nach F i g. 1 ohne Strukturänderung eingebaut werden. Die Oszillatoreingänge entsprechen dann einem der in Fig. 1 mit

»S« bezeichneten Eingänge, die »Pseudo-Takteingän- ₆o zusätzliche Inverter (17, 18, 19 und 20) vorgesehen die ge« den Takteingängen Cl und C2. Damit können alle die Verzögerung zwischen dem Negativwerden' Taktgenerator auf ^J' "~ · ~

und die Verträglichkeil des Schaltkreises mit Entwurfsregeln, die für andere logische Schaltkreise gelten.

Ein Ausführungsbeispiel der Erfindung wird nun anhand von Zeichnungen näher erläutert Es zeigt

F i g. 1 die vorhin besprochene schematische Darste! ■ lung der Organisation eines allgemeinen logischen Systems, bei dem Daten zu Prüfzwecken über Schieberegisterketten sequentiell ein- und ausgelesen werden können,

"i Fig.2 die schon besprochene symbolische Darstellung einer Verriegelungsschaltung, die in dem System nach Fig. 1 verwendet wird (Fig. 1 und 2 entsprechen Fig. 7 und 8 der US-Patentschrift 37 83 254),

F i g. 3 ein logisches Diagramm eines Taktgenerators ι ■ mit/71 = 2 und η 2 = 1,

F i g. 4 ein logisches Diagramm eines Taktgenerators mii η 1 =0 und π 2 = 0,

F i g. 5 ein Zeitdiagramm aller Signale im Taktgeber nach F i g. 3.

.•ι Die allgemeine logische Struktur zur Erzeugung zweier nicM-überlappender Taktimpulszüge aus einem Oszillatorsignal ist in F i g. 3 dargestellt. Sie umfaßt zwei Ketten von Invertern, die von zwei verschiedenen Eingängen OSCi und OSC2 gespeist werden. Die 2i beiden Inverterketten dienen zum Verzögern des Oszillatorsignals und rufen so die zeitliche Trennung der beiden Ausgangs-Taktimpulszüge hervor. Die beiden »Hilfseingänge« 13 und 15 dienen zu Prüfzwecken und werden beim normalen Betrieb üblicherweise auf 3i< logisch »1« gesetzt; sie beeinflussen die Wirkungsweise des Taktgenerators dann nicht.

Das Schaltnetz in F i g. 3 arbeitet in folgender Weise. Wenn die Üszillatoreingänge (OSCi und OSC2) positiv sind, weisen auch die beiden Eingänge des UND-Glien des 26 einen positiven Wert auf und + C2 ist positiv. Beide Eingänge des UND-Gliedes 21 sind negativ und somit auch + C1. Geht das Oszillatorsignal auf seinen negativen Wert über, so erfolgt das gleiche für den Eingang OSC1 für Glied 26, wodurch dessen Ausgangs-(o signal ( + C2) jedenfalls negativ wird. Das Oszillatorsignai muß dann die Schaltungen 16, 17, 18, 19, 20 und 21 durchlaufen, bevor +Cl positiv wird. Erreicht das Oszillatorsignal seinen positiven Wert, durchläuft es zuerst die Schaltung 22. wodurch das Eingangssignal an die Schaltung 21 negativ wird und somit auch C1 seinen negativen Wert annimmt. Das Signal durchläuft dann die Schaltungen 23, 24, 25 und 26, bevor + C2 positiv wird.

Der zeitliche Unterschied zwischen dem Negativwerden von +C2und dem Positivwerden von +Cl wird durch die Ausbreitungsverzögerung der Schaltungen 16, 17, 18, 19 und 20 bestimmt. In ähnlicher Weise wird der zeitliche Unterschied zwischen dem Negativwerden von + Cl und dem Positivwerden von +C2 durch die Verzögerung mit den Schaltungen 23, 24 und 25 bestimmt.

Der Zeitunterschied zwischen den Taktsignalen kann durch Verändern der Anzahl von Schaltungen in den Inverterketten variiert werden. In Fig. 3 sind vier

dieselbe Weise Schaltkreise im

Schaltkreise im

geprüft werden wie die anderen logischen System.

Die Vorteile dieser Anordnung sind also ihre völlige Prüfbarkeit, die geringe notwendige Anzahl von Eingabe-/Aus:gabeklemmen für Prüfzwecke, die Möglichkeit, den Schaltkreis in integrierter Form zu bauen

+ C2 und dem Positivwerden von +Cl bestimmen. Außerdem sind zwei zusätzliche Inverter (23,24) für die Verzierung zwischen dem Negativwerden von + C1 und dem Positivwerden von + C2 vorgesehen.

Wird die Zahl der zusätzlichen Paare von Invertern zwischen OSCl und +Cl mit n\ bezeichnet, so beträgt der Zeitunterschied zwischen dem Negativwer-

den von +C2 und dem Positivwerden von +Cl durch folgende Gleichung:

D(2- I)=(I +2/71) do WOBEI

D (2 — 1) = Verzögerung zwischen dem Negativwerden von +C2 und dem Positivwerden von +Cl

do = Verzögerungeines Invertergliedes

η 1 = Zusätzliche Paare von Invertern.

In entsprechender Weise gilt:

D(I -2) = (+1 + 2/7 2) do. Für die Schaltung in F i g. 3 gilt:

/71 = 2 und η 2 =

Das in Fig.4 dargestellte Schaltnetz betrifft den einfachsten Fall und gilt für

nl= 0 und /72 = Durch entsprechende Wahl von ganzzahligen n\,n2, kann somit eine ganze Familie von Schaltnetzen dieses Typs konstruiert werden.

Beim normalen Betrieb in einem Digitalsystem werden die beiden Eingänge 05Cl und OSC2 elektrisch verbunden und mit demselben Signal eines Oszillators beaufschlagt. Mit zwei getrennten Eingängen wird das Schaltnetz voll prüfbar.

Durch den Einbau zweier zusätzlicher Hilfstakteingänge Cl' und C2' kann der besprochene Taktgenerator in ein allgemeines Digitalsystem eingebaut werden, das die in Fig. 1 dargestellte Struktur aufweist. In diesem Fall werden die »Pseudo-Takteingänge« Cl' und C 2' die Eingänge für den Systemtakt, der in Fi g. 1 mit Cl und C2 bezeichnet ist. Die Eingänge + OSCund -OSC entsprechen dann den in Fig. 1 mit 5 bezeichneten Eingängen. Auf diese Weise wird die Taktgeneratorschaltung Teil eines voll prüfbaren logischen Systems und stellt nicht mehr ein physikalisch getrenntes logisches Netzwerk dar.

Als Abwandlung des beschriebenen Taktgenerators können anstelle eines oder mehrerer der UND-Glieder 21,26,30 und 33 (F i g. 3 und 4) NAND-Glieder treten.

Hierzu 3 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltung zur Erzeugung nicht-überlappende.r Taktimpuls-Züge mit einer Verzögerungseinrich- ■ tung und nachgeschaltelen logischen Verknüpfungsschaltungen, insbesondere für Datenverarbeitungsanlagen, gekennzeichnet durch folgende Merkmale:

a) eine erste Verzögerungseinrichtung, die aus m einem oder einer ungeraden Gesamtzahl von in Reihenschaltung angeordneten logischen Gliedern (16 bis 20, Fig.3) besteht und deren Eingang ( OSCX) mit einem Oszillatorsignal beaufschlagt wird und deren Ausgangssignal ^ einem ersten UND-Glied (21) zugeführt wird,

b) einer zweiten Verzögerungseinrichtung, die aus mindestens zwei oder einer geraden Gesamtzahl von in Reihenschaltung angeordneten logischen Gliedern (22 bis 23; Fig.3) besteht 2" und deren Eingang (OSC2) mit demselben Oszillatorsignal wie die erste Verzögerungseinrichtung beaufschlagt wird und deren Ausgang einem zweiten UND-Glied (26) zugeführt wird,

c) eine Verbindung zwischen dem Eingang (OSCi) der ersten Verzögerungseinrichtung und dem zweiten UND-Glied,

d) eine Verbindung zwischen dem Ausgang des ersten logischen Glieds der zweiten Verzögerungseinrichtung und dem ersten UND-Glied JO (21).

2. Taktgeber nach Anspruch 1, dadurch gekennzeichnet, daß die logischen Glieder UND-Glieder sind.

3. Taktgeber nach Anspruch 1, dadurch gekennzeichnet, daß die logischen Glieder NAND-Glieder sind.

4. Taktgeber nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die beiden Eingänge der Verzögerungseinrichtungen (OSCi, OSC2) w miteinander und mit dem Ausgang eines Oszillators verbunden sind.

5. Taktgeber nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Schaltung als integrierte Schaltung aufgebaut ist.

6. Taktgeber nach Anspruch 5, dadurch gekennzeichnet, daß der Oszillator in der integrierten Schaltung enthalten ist.

7. Taktgeber nach einem oder mehreren der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß er Teil eines digitalen Systems ist, bei dem die Ausgänge der logischen Verknüpfungsschaltnetze (1, 4, Fig. 1) Ketten von Verriegelungsschaltungen (3, 6) zugeführt werden und die Ausgänge dieser Ketten wiederum den Eingängen von Verknüpfungsschaltnetzen zugeführt sind und das Gesamtsystem von zwei unabhängigen Taktimpulszügen (Systemtaktimpulszüge Cl, C2) gesteuert wird, daß der Taktgeber als steuerbare Einrichtung zur Unterdrückung der Aasgangssignale des Taktgebers zwei zusätzliche Eingangsklemmen (13, 15) enthält, die jeweils mit einem dritten Eingang des ersten bzw. des zweiten UND-Gliedes (21 bzw. 26) verbunden sind und daß die zusätzlichen Eingangsklemmen (13, 15) des Taktgebers mit den beiden Systemtaktimpulszügen beaufschlagt werden.

Die Erfindung betrifft eine Schaltung nach dem Oberbegriff von Anspruch 1.

Ein bevorzugtes Anwendungsgebiet für diese Schaltung sind elektronische Datenverarbeitungsanlagen, deren logische Schaltkreise eine geordnete Struktur aufweisen.

In der Vergangenheit konnten die logischen Kveise für die Zentraleinheiten, Kanäle und Steuereinheiten in elektronischen Datenverarbeitungsanlagen mit praktisch vollkommener Freizügigkeit entworfen werden. Aus dieser Flexibilität ergab sich eine große Anzahl verschiedenartiger Realisierungen, wobei jedesmal die Impulseigenschaften der verwendeten Schaltkreise zu verschiedenartigen Charakteristiken führten.

Bei dieser Entwurfsmethode ergaben sich oft unerwartete Probleme bei der Systemtaktierung und beim Testen der Schaltkreise; außerdem war ein großer Aufwand für die Schulung des Wartungspersonals erforderlich. Als Vorteil stand dem gegenüber, daß der Konstrukteur von allen Techniken frei Gebrauch machen konnte, um mit der geringstmöglichen Anzahl von Schaltkreisen die beste Leistung zu erzielen. Die Schnittstelle zwischen dem Konstrukteur der logischen Schaltungen und dem Hersteller der Komponenten war ausreichend genau definiert und die Herstellung der Schaltkreise machte keine besonderen Schwierigkeiten, da die Impulsparameter, wie beispielsweise Anstiegszeit, Abklingzeit und die Verzögerung des einzelnen Schaltkreises ohne Schwierigkeiten getestet werden konnten.

Mit dem Aufkommen der Großintegration ist diese gut definierte und prüfbare Schnittstelle verschwunden. Es ist unmöglich oder zumindest unpraktisch geworden, jeden Schaltkreis hinsichtlich der bekannten Impulsparameter zu prüfen. Damit hat es sich aber als notwendig herausgestellt, die logischen Systeme und Untersysteme in Funktionseinheiten aufzuspalten, deren Charakteristiken im wesentlichen von diesen Parametern unabhängig sind.

Ein Verfahren um eine derartige Struktur in digitalen Systemen zu erhalten ist in der US-Patentschrift 37 83 254 beschrieben. Ein nach diesen Vorschriften gebautes digitales System weist dann die in Fig. 1 dargestellte allgemeine Form auf. Das logische System arbeitet in synchroner Weise unter Steuerung zweier nicht überlappender Taktzüge Cl und C2. Wenn der Taktimpuls Cl auftritt, gelangen die Datensignale vom Schaltnetz 1 in die Verriegelungjschaltungen der Schieberegistergruppe 3 und laufen in die Schaltnetze 4, 9. Wenn die Ausbreitungsvorgänge dieser Signale abgeschlossen sind, erscheint der Taktimpuls C 2 und die Signale aus dem Schaltnetz 4 gelangen in die Verriegelungsschaltungen der Schieberegistergruppe 6. Die Signale der Verriegelungsschaltungen ihrerseits durchlaufen dann die Schaltnetze 1, 9. Wenn deren Ausbreitung abgeschlossen ist, beginnt ein neuer Zyklus mit dem Taktimpuls C1.

Die Schieberegistergruppe besteht aus einer oder mehreren »Schieberegister-Verriegelungsschaltungen« nach Fig. 2. Diese Verriegeiungsschaltungen sind untereinander verbunden und zwar so, daß der Ausgang V einer Zelle an den Eingang L/der nächsten Zelle geführt wird, so daß insgesamt ein Schieberegister entsteht, das von den Schiebeimpulsen A und B gesteuert wird. Jede Verriegelungsschaltung in dem Schieberegister umfaßt zwei taktgesteuerte Verriegelungsschaltungen L 1 und L 2. Die erste Verriegelungsschaltung wird durch zwei Takteingänge C und A gesteuert. Erscheint der