DE2235802C2 - Verfahren und Einrichtung zur Prüfung nichtlinearer Schaltkreise - Google Patents

Description

gilt

8. Prüfeinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Mittel zur Umwandlung des im Prüfmustergenerator erzeugten Prüfsignalmusters mit π verschiedenen Signalzuständen in ein solches mit n+1 verschiedenen Signalzusiänden vorgesehen sind, wobei der zusätzlich gebildete Signalzustand in Abhängigkeit von Übergängen zwischen den η Signalzuständen erzeugt wird, daß austauschbar der Bezugsschaltkreis bzw. die zu prüfenden Schaltkreise an die Mittel zur Umwandlung des Prüfsignalmusters anschließbar sind, daß ein Speicher (43; Fig.4) zur Speicherung der Angaben über die im jeweiligen Teilmuster an den jeweiligen Ausgängen zu erwartenden Signale mit dem zusätzlichen Signalzustand vorgesehen ist und daß vom Speicher gesteuerte Torschaltungen (45) die Ausgänge der Schaltkreise mit den Eingängen eines den Gesamtsummenwert bildenden Paralleladdierers (44) verbinden bzw. blockieren.

9. Prüfeinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß bei der Prüfung von Schaltkreisen mit nur wenigen Ausgangspunkten diese Ausgänge mit je einem mehrstelligen Schieberegister (52, 53; F i g. 5) verbunden sind, wobei jedes Schieberegister vom Prüfmustergenerator bei der Erzeugung einer neuen Prüfsignalfolge fortgeschaltet wird und die Bitpositionen des Schieberegisters parallel mit den Eingängen eines Paralleladdierers (56) in Verbindung stehen.

10. Prüfeinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Anzahl der Schieberegisterstellen der Anzahl der innerhalb des Prüfmusters erzeugten Teilsignalfolgen entsprechend gewählt ist.

Die Erfindung bezieht sich auf ein Verfahren zur Prüfung nichtlinearer Schaltkreise mit η verschiedenen logischen Signalzuständen, bei dem ein Prüfsignalmuster mit η verschiedenen .Signalzuständen in Form einer Folge von Prüfmusterinkrementen bzw. Teilmustern erzeugt und auf die Eingänge eines realen oder simulierten Bezugsschaltkreises sowie der tatsächlich zu prüfenden Schaltkreise gegeben wird und ein Vergleich der Ausgangssignale stattfindet, sowie auf eine nach dem Verfahren arbeitende Prüfeinrichtung.

Es ist bekannt, zur Prüfung von nichtlinearen Schaltkreisen diese mit Bezugssystemen zu vergleichen.

Ein solches Bezugssystem kann beispielsweise ein entsprechender körperlicher Schaltkreis oder ein mit einem Rechner simulierter Schaltkreis sein. Ein Prüfsignalmuster, das dem Bezugssystem bzw. dem zu

prüfenden Schaltkreis zugeführt wird, besitzt verschiedene Signalpegel, wobei jeder dieser Pegel einem der Signalpegel bzw. -zustände des zu prüfenden Schaltkrei ■ ses entspricht In der Regel werden binäre bzw. digitale Schaltkreise verwendet, d. h. die Signale bt sitzen jeweils einen von zwei möglichen Zuständen. Das Prüfsignalmuster besteht gewöhnlich aus einer Folge von Teilsignalfolgen (Inkrementen), die jeweils eine größere Anzahl von gleichzeitig auftretenden Signalen enthalten. Diese Signale werden einer ebenso großen Anzahl von Eingängen des Schaltkreises bzw. des Bezugssystems zugeführt Die Ausgangssignale des Schaltkreises werden mit den zugeordneten Ausgangssignalen des Bezugssystems verglichen, wobei eine Nichtübereinstimmung einen defekten Schaltkreis anzeigt. Ein auf dieser Grundlage ausgestaltetes Testverfahren ist z. B. im IBM Technical Disclosure Bulletin Vol. 14, No. 2, Juli 1971, Seite 542, beschrieben. Dort wird als Bezugssystem zunächst eine aus der Gesamtmenge der zu prüfenden Schaltkreisbausteine entnoim.iene Untermenge von Schaltkreisen parallel zueinander und mit einer nachgeschalteten Majoritätslogik für die einander entsprechenden Einzelausgänge betrieben und mit dem jeweils gleichzeitig auf dem Prüfplatz befindlichen Prüfling auf Übereinstimmung verglichen. Daraufhin werden von den so qualifizierten Schaltkreisen einige in das Bezugssystem aufgenommen., so daß sich mit jedem weiteren derartigen Testzyklus die Wahrscheinlichkeit für die Qualifizierung defektfreier Schaltkreise erhöht. Verbesserungsbedürftig bleibt jedoch weiterhin der erforderliche Parallelbetrieb mit dem hohen Aufwand für den Vergleich der jeweils vollständigen Einzelsignalmuster.

Gemäß einem älteren Vorschlag, vgl. DE-OS 21 21 115, wird ein Prüfverfahren der obengenannten Art derart verbessert, daß es auch auf die Prüfung von Schaltkreisen Anwendung Finden kann, bei denen es auf Grund von z. B. kritischen Übergangsbedingungen bei bestimmten Eingangssignalfolgen nicht definitiv vorherbestimmbar ist, welcher Ausgangszustand als Reaktion darauf jeweils eingenommen wird. Zur Lösung dieses Problems wurde bereits eine Umwandlung des Prüfmusters von z. B. zwei vorgesehenen Signalzuständen auf drei Signalzustände vorgeschlagen, wobei der zusätzliche Signalzustand als Anzeige dafür dient, daß kein definitiv vorherbestimmbarer Ausgang zu erwarten ist. Demzufolge werden solche Ausgangssignale beim Vergleich unterdrückt.

Schließlich ist auch aus der CH-Patentschrift 3 99 018 bereits in anderem Zusammenhang ein Verfahren zur Überwachung der Übereinstimmung der Ausgänge zweier binärer Schaltaggregate bekannt, bei dem die ggf. durch zugeordnete Gewichte gekennzeichneten Ausgangssignale des einen Schaltaggregates algebraisch addiert werden und die so gewonnene Summe mit der aus den Ausgangssignalen des anderen Schaltaggregates auf dieselbe Weise gewonnenen Summe verglichen wird. Bei diesem auf den synchronen Betriebsablauf parallel betriebener Schaltungseinrichtungen gerichteten Überwachungsverfahren kann jedoch bereits voraussetzungsgemäß nicht auf den tatsächlichen und dauernden Parallelbetrieb verzichtet werden. Obwohl diese vergleichenden Prüf- und Überwachungsverfahren einen hohen Grad von Effektivität erreicht haben, ist es dennoch heute schon abzusehen, daß mit der zunehmenden Komplexität hochintegrierter Schaltungen zusammen mit den steten Anforderungen nach möglichst einfacher und schneller Prüfung solcher Schaltungen weitere Verbesserungen und insbesondere eine rchnellere Prüfung wünschenswert ist. Insbesondere bei der Prüfung dynamischer logischer Schaltkreise, d.h. solcher mit sehr kurzen Schaltzeiten in der Größenordnung von einigen zig ns, bedeutet die Einzelprüfung bzw. der Finzelvergleich für je eine Testsignalfolge einen schwerwiegenden Nachteil.
Die Aufgabe der Erfindung besieht darin, ein Prüfverfahren sowie eine zugehörige Prüfeinrichtung für nichtlineare Schaltkreise anzugeben, das eine erheblich höhere Prüfgeschwindigkeit als die bekannten bzw. bisher vorgeschlagenen Systeme bietet Weiterhin soll nach Möglichkeit vermieden werden, daß eine hochkomplexe Simulation der Schaltkreise sowie insbesondere zu hohe Anforderungen an den für die rechnermäßige Auswertung der Prüfung erforderlichen Speicherplatzaufwand nötig sind.

Ausgehend von einem Prüfverfahren der obengenannten Art besteht die Erfindung darin, daß zunächst für den Bezugsschaltkreis in einem mit dessen Ausgängen veroundenen Paralleladdierer die Ergebnissummen für die den jeweiligen Eingangssignalmustern zugehörigen Ausgangssignalmuster gebildet und in der Anzahl von Teilsignalmustern pro gesamter Prüfmusterfolge entsprechend mehrfachen Paralleladditionen zu einem den jeweiligen Schaltkreistyp kennzeichnenden Gesamtsummenwert zusammengefaßt werden, und daß lediglich dieser einmal ermittelte Gesamtsummenwert mit dem für jeden anschließend zu prüfenden Schaltkreis gleichen Typs in gleicher Weise ermittelten Gesamtsummenwert auf Übereinstimmung verglichen wird.

Gemäß einer vorteilhaften Weiterbildung der Erfindung ist vorgesehen, daß zur Prüfung von Schaltkreisen mit z. B. auf Grund von Übergangsbedingungen nicht definitiv vorherbestimmbaren Ausgangssignal/uständen eine Umwandlung der Prüf- und Ausgangssignale in solche mit einem zusätzlichen verschiedenen Signaizustand vorgenommen wird, wobei der zusätzlich gebildete Signalzustand in Abhängigkeit von einem nicht vorherbestimmbaren Übergang zwischen den ursprünglichen Signalzuständen erzeugt wird, und daß bei der Bildung des Gesamtsummenwertes der ausgangsseitigen Teilmuster Signale dieses zusätzlichen Signalzustandes unterdrückt werden.

Die mit diesen Maßnahmen erzielbaren Vorteile sind darin zu sehen, daß nicht mehr wie bei den bisherigen Prüfverfahren und Prüfeinrichtungen wegen des Vergleichs für jede Teilsignalfolge innerhalb eines größeren Prüfmusters die Prüfung insgesamt zu langsam und speicherplatzmäßig zu aufwendig ist. Selbst wenn bezüglich eines Schaltkreises tausende aufeinanderfolgende Prüfsignalfolgen eingesetzt werden, ist bei erfindungsgemäßer Ausbildung, nämlich einer Summenbildung über die Teilsignalfolgen, der Gesamtsummenwert bezüglich des Fehlerzustandes der Schaltung genügend aufschlußreich. Da ferner nicht jede der Teilsignalfolgen miteinander verglichen wird, spart man beträchtliche Schaltzeit im Verlauf des Prüfverfahrens. Das aber heißt, daß die eigentlich zu prüfende Schaltungsfunktion nicht durch die Vergleichsoperation unterbrochen wird, so daß durch die Prüfung eher die echten Zustandsbedingungen des Schaltkreises erfaßt werden.

Schließlich sieht eine vorteilhafte Weiterbildung der Erfindung vor, daß bei der Prüfung von Schaltkreisen mit nur wenigen Ausgangspunkten diese Ausgänge mit

je einem mehrstelligen Schieberegister verbunden sind, wobei jedes Schieberegister vom Prüfmustergenerator bei der Erzeugung einer neuen Prüfsignalfolge fortgeschaltet wird und die Bitpositionen des Schieberegisters parallel mit den Eingängen eines Paralleladdierers in Verbindung stehen. Dadurch wird in vorteilhafter Weise der nachteilige Effekt ausgeschaltet, daß sich bei nur wenigen Ausgängen fehlerhafte Ausgangssignale gegeneinander aufwiegen können. Weitere Ausführungsbeispiele der Erfindung sind in den Unteransprüchen gekennzeichnet. Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnung näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild eines allgemeinen Ausführungsbeispiels der Erfindung, das das an einem simulierten Bezugsschaltkreis angelegte Testmuster darstellt,

F i g. 2 das zur F i g. 1 entsprechende Blockschaltbild, das das an den zu prüfenden Schaltkreis angelegte Testmuster darstellt,

F i g. 3 ein Blockschaltbild mit den Einrichtungen zum Erkennen und Speichern derjenigen Ausgangspunkte des zu prüfenden Schaltkreises, die innerhalb eines jeden Inkrements des Ausgangsmusters unbestimmte Pegelwerte einnehmen können;

F i g. 4 das Blockschaltbild eines Systems zur Summierung der Ausgangsmusterinkremente für den simulierten Bezugsschaltkreis wie für den zu prüfenden Schaltkreis bei senquentiell arbeitenden Schaltungen abhängig von Übergangszuständen und

Fig.5 das Blockschaltbild eines anderen Ausführungsbeispiels der Erfindung, bei dem die zu prüfenden Schaltkreise nur sehr wenige Ausgangspunkte aufweisen, an denen ein Ausgangssignalmuster erhalten werden kann.

Die Darstellungen in den F i g. 1 und 2 weichen voneinander nur insoweit ab, als die in F i g. 1 geprüfte Schaltung einen Bezugsschaltkreis bzw. in Fig. 2 den tatsächlich zu prüfenden Schaltkreis darstellt. Ein Prüfmustergenerator 10 liefert ein Prüfmuster von elektrischen Signalen mit zwei verschiedenen Signalpegeln, wobei das gesamte Prüfmuster aus einer Anzahl Musterinkremente bzw. Einzel- oder Untermustern besteht. Jedes dieser Musterinkremente besteht wiederum aus einer Anzahl von Signalen mit jeweils einem von insgesamt zwei Pegelwerten, und jedes solche Signal wird an einen der vielen Eingangspunkte entweder des simultierten Bezugsschaltkreises oder des tatsächlich zu prüfenden Schaltkreises angelegt. Diese Eingangspunkte sind mit IPX — IP20 bezeichnet. Das erzeugte Prüfmuster kann ein vorbestimmtes Muster mit einer Folge unterschiedlicher Musterinkremente bzw. Teilmuster sein, die in bezug auf ihre Anzahl und Abänderung als für die Prüfung des jeweiligen Schaltkreises ausreichend bestimmt worden sind. Das Prüfmuster kann ferner manuell oder über einen Rechner vorbereitet sein. Es kann weiterhin in jeder Art von Speicher, z. B. in einem Rechner oder auf Lochkarten festgehalten sein. Die gespeicherten Daten bezeichnen dabei lediglich die Kombination von C- oder 1-Signalpegeln an jedem der 20 Eingänge IPl- JP 20, und zwar für jedes Musterinkrement bzw. Teilmuster. Eine gebräuchliche Methode zur Erzeugung einer sehr schnellen Folge zufallsmäßig veränderter Musterinkremente kann z. B. in der Verwendung eines Pseudo-Zufallszahlengenerators, wie sie zu diesem Zweck bereits vorgeschlagen worden sind, bestehen. Bei diesen Pseudo-Zufallszahlengeneratoren kann das identische Prüfmuster nach dem Rücksetzen des Generators auf den identischen Anfangspunkt wiederholt werden, wenn man die gleiche Anzahl von Musterinkrementen durchläuft.

Der Bezugsschaltkreis 11 stellt ein Äquivalent des zu prüfenden Schaltkreises dar, d. h. er gilt angesichts der Testbedingungen als »guter« Schaltkreis. Dieser Bezugsschaltkreis kann entweder eine körperliche Simulation oder eine rechnermäßige Nachbildung des zu prüfenden Schaltkreises sein; es kann darüber hinaus auch ein mit Sicherheit »guter« Schaltkreis aus der Menge der Prüfobjekte gewählt werden. Jedes Inkrement bzw. Teilmuster des Eingangssignalmusters, das an den Bezugsschaltkreis in F i g. 1 oder den zu prüfenden Schaltkreis 12 in Fig.2 angelegt wird, resultiert in einem Ausgangsinkrementmuster der jeweiligen Schaltung, das aus einer Vielzahl paralleler Signale besteht, deren jedes an einem der mit OP1 - OP48 bezeichneten Ausgangspunkte der Schaltung auftritt. Die Folge dieser Ausgangssignalinkremente (Teilmuster) stellt dabei das gesamte Ausgangssignalmuster dar.

Jedes der Inkremente der Ausgangssignalmuster wird anschließend zu einer Bezugssumme zusammengefaßt. Dies geschieht derart, daß jeder der Ausgangspunkte OPl-OP 48 mit den entsprechenden Bitpositionen RX- /?48 eines Paralleladdierers verbunden wird. Derartige Paralleladdierer sind an sich bekannt, vgl. das Buch »Digital Computer and Control Engeneering«, R. S. Ledly, McGraw-Hill, Book Company 1960, Seiten 519 - 525. Werden die Ausgangspunkte auf diese Weise mit dem Paralleladdierer verbunden, werden die jeweils einen von zwei möglichen Signalpegelwerten darstellenden Ausgangswerte innerhalb jedes Inkrements des Ausgangsmusters im Paralleladdierer akkumuliert. Zusätzlich zu den 48 Bispositionen weist der Paralleladdierer eine Anzahl zusätzlicher Positionen für die Oberträge auf. Im Paralleladdierer 14 sind 14 Überträge mit den Bezeichnungen RC \ —RCXA vorgesehen. Die Anzahl der Überträge oder Übertrags-Bitpositionen ist vorzugsweise durch die Anzahl der aufeinanderfolgenden Inkremente des angelegten Testmusters nach der Formel 2* = m bestimmt. Dabei bedeutet m die Anzahl der aufeinanderfolgenden Inkremente innerhalb des angelegten Testmusters. Demzufolge ergibt sich bei 16 000 (2^U) Inkrementen des Eingangs- und Ausgangsmusters 2" = 2¹⁴ = 16 000. Da in diesem Fall x=14 ist. sind 14 zusätzliche Bitpositionen oder Übertragspositionen im Paralleladdierer nach den F i g. 1 und 2 vorgesehen.

Auf diese Weise wird, wie in F i g. 1 dargestellt ist, das Eingangstestmuster an den nachgebildeten Bezugsschaltkreis angelegt und es werden die resultierenden Werte der inkremenie des AubgangSfiiuSiers zur Bildung einer Gesamtsumme im Paralleladdierer 14 akkumuliert. Als nächstes wird, wie in F i g. 2 dargestellt ist jeder zu prüfende integrierte Schaltkreis 12 demselben Prüfmuster unterworfen und es werden die Inkrementwerte des Ausgangsmusters in derselben Weise im Paralleladdierer 14 zusammengefaßt Der sich für jeden integrierten Schaltkreis ergebende Summenwert sollte mit dem Vergleichssummenwert übereinstimmen. Beim Vorliegen einer Nichtübereinstimmung ist der jeweilige integrierte Schaltkreis defekt und sollte ausgesondert werden.

Die im Zusammenhang mit den Fig. 1 und 2 beschriebene Prüfeinrichtung ermöglicht insbesondere eine wirksame Prüfung von kombinatorischen Schaltkreisen, worunter solche Schaltkreise verstanden

werden sollen, die z. B. als logische Schaltkreise im wesentlichen durch das Vorliegen bestimmter (Eingangs-)-Kombinationen bestimmt sind. Bei der Prüfung sequentieller Schaltkreise treten jedoch zusätzliche Probleme auf, die in der früheren Anmeldung gemäß der DE-PS 2121115 näher beschrieben sind. Solche sequentiellen Schallkreise unterliegen häufig dem Einfluß kritischer Übergangsbedingungen, d. h. das Signalmuster in einem gegebenen Inkrement des Ausgangsmusters hängt nicht nur vom Signalmuster im zugehörigen Eingangsinkrement ab, sondern es wird ebenfalls vom Signalmuster im vorhergehenden Eingangsinkrement mitbestimmt. Mit anderen Worten: wenn während eines gegebenen Eingangsmusterinkrementes an einem oder mehreren Eingangspunkten ein '5 Signalwechsel gegenüber dem vorhergehenden Eingangsmusterinkrement erfolgt, können kritische Übergangsbedingungen auftreten. An bestimmten Ausgangspunkten des zu prüfenden oder des Bezugsschaltkreises kann dann ein Ausgangssignal auftreten, das nicht vorherbestimmbar ist, d. h. es kann als Ergebnis eines Wechsels des Eingangsmusters am Ausgang eine Eins oder eine Null erscheinen, je nachdem, welcher Pegelwert sich durchsetzt, wobei unter Umständen die Schallkreisverdrahtung den Ausschlag geben kann. Es ist klar, daß solche Prüfwerte nicht mit einbezogen werden können.

Die genannte frühere Anmeldung schlägt ein System vor, bei dem eine Logik mit drei Signalpegeln ausgenutzt wird, um mit dem zusätzlichen Signalpegel im Ausgangssignalmuster anzuzeigen, ob ein solcher unbestimmter Zustand an einem besonderen Punkt im Ausgangsmusterinkrement vorliegt. Dieses Inkrement bzw. Teilmustpr wird nicht beim Vergleich mit einbezogen. Nach dem genannten älteren Vorschlag ist es daher nötig, bei jeder Prüfung eines integrierten Schaltkreises jedes Inkrement bzw. Eingangssignal für den zum Vergleich herangezogenen Bezugsschaltkreis vom System einer Logik mit zwei Signalzuständen in ein System mit drei logischen Signalzuständen umzusetzen: der nachgebildete Bezugsschallkreis ist demzufolge so aufgebaut, daß er dreier logischer Signalzustände fähig ist und bezüglich aller Ausgangspunkte mit kritischen Übergangsbedingungen auf Grund der zeitlichen Folge von Eingangssignalveränderungen einen unbestimmten oder dritten Signalwert liefert. Es ist nach dem älteren Vorschlag weiterhin nötig, die Werte für das Ausgangssignalmuster des Be/ugsschaltkreises von dem System mit drei Signalpegeln wieder zurückzuführen in ein System mit zwei Signalpegeln, um einen Vergleich mit dem in Form eines von zwei Signalzuständen gelieferten Ausgangsmuster des Prüfschahkreises zu ermöglichen.

Die vorliegende Erfindung zeigt in Fig 3 eine demgegenüber vereinfachte Lösung. Nach der vorliegenden Erfindung ist es lediglich für jeden verschiedenen Schaltkreistyp notwendig, das Signalmuster in ein solches m't drei Signalzuständen umzusetzen und dieses dreier logischer Signalzustände fähige Muster nur einmal an einen ebenfalls dreier Signalzustände fähigen Bezugsschaltkreis anzulegen. Auf diese Weise wird jeder auf einem unbestimmten Signalpegel befindliche Ausgangspunkt innerhalb jedes Ausgangsmusterinkrementes entdeckt und gespeichert Selbst wenn Tausende integrierter Schaltungen desselben Typs getestet werden müssen, kann diese gespeicherte Information verwendet werden, die Addition eines Prüfpunktes innerhalb eines Inkrements zu verhindern, der bereits vorher als im oben erläuterten Sinne unbestimmt gefunden wurde. Es ist nicht mehr nötig, eine weitere Umsetzung in ein System mit drei Signalpegeln vorzunehmen oder eine dreier logischer signalpegelfähige Logik im Bezugsschaltkreis zu verwenden.

Der Prüfmustergenerator 30 in Fig. 3 ist identisch mit dem Prüfmustergenerator 10 in Fi g. 1 und erzeugt ein ähnliches binäres Signalmuster, das aus einer Vielzahl aufeinanderfolgender Inkremente besteht, wobei jedes Inkrement eine Vielzahl gleichzeitig vorliegender Signale umfaßt, die sich in einem von zwei binären Zuständen befinden.

Das vom Prüfmustergenerator 30 erzeugte Prüfmuster wird anschließend inkrementweise dem Umsetzer 31 zugeführt, der jedes über die Eingangspunkte /P1-/P20 zugeführte Binärsignal eines jeden Inkremenls in ein Signal mit drei möglichen Signalzuständen umformt, das am Ausgang auf den Doppelleitungen DRi-DR 20 erscheint.

Die Darstellung einer binären Logik durch eine Logik mit drei Signalzuständen, insbesondere in der Form einer Logik, die zur Darstellung zwei Leitungen benutzt, (double rail logic), ist an sich bekannt. Sie ist beschrieben in dem Buch »The Logic Design of Transistor Digital Computers«, G. E. Maley und J. Earle, 1963, Seiten 283-288. Eine Einrichtung zur Umsetzung einer binären Logik auf einer Leitung in eine mit drei Signalzuständen arbeitende Logik auf zwei Leitungen ist ferner in der obengenannten älteren Anmeldung in Zusammenhang mit F i g. 6 beschrieben.

Die auf je einem Doppelleitungspaar DR 1 -DR20 auftretende Entsprechung eines Signals in jedem Eingangsmusterinkrement wird anschließend an einen simulierten Bezugsschaltkreis 32 angelegt, der einer Logik mit drei Signalzuständen und darstellbar auf einer Doppelleitung fähig ist. Als Ergebnis dieses angelegten Eingangsmusters tritt an den Ausgangspunkten OPl -OP48 ein Ausgangssignalmuster mit einer Vielzahl von Inkrementen auf, wobei jedes Inkrement (Teilmuster) eine Vielzahl paralleler Signale aufweist, deren jedes auf einer der als Doppelleitung ausgeführten Ausgangspunkte OPl - OP48 auftritt. Der nachgebildete dreier Signalzustände fähige und über je ein Doppelleilungspaar zugängliche Bezugsschaltkreis 32 kann entweder in einer körperlichen Nachbildung des zu prüfenden Schaltkreises oder in einer Fechner-Simulation bestehen, wie es in den obengenannten Literaturstellen näher beschrieben ist.

Da auf den als Doppelleitung ausgelegten Ausgängen OPl -OP48 zusätzlich zu den die binäre 1 und 0 darstellenden Signalzuständen auch ein dritter bzw. dazwischenliegender Signalzustand auftreten kann, muß der Bezugsschaltkreis 32 so aufgebaut sein, daß er einen definitiven Eins- oder Nullzustand an jedem Ausgangspunkt anzeigt wenn der entsprechende Eingang einen derart definitiven Ausgang erwarten läßt Auf der anderen Seite verbleibt der Ausgang an einem oder mehreren Ausgangspunkten OPl- OP'48 dann im oben erläuterten unbestimmten Signalzustand, wenn der zugehörige Eingang nicht ausreicht einen definitiven Ausgang zu liefern.

Jedes an den Ausgängen OPl- OP48 dargestellte Ausgangsmusterinkrement wird einer Abfühlschaltung 33 zugeführt die innerhalb jedes Inkrements die Ausgangspunkte feststellt die einen derartig unbestimmten Signalzustand einnehmen. Diese Abfühlschaltung kann z. B. in der Form aufgebaut werden, wie sie in dem genannten älteren Vorschlag im Zumsammenhang mit F i g. 7 beschrieben ist

Die Abfühlschaliung 33 liefert für jedes Inkrement des Ausgangsmusters auf den Leitungen 34 Ausgangssignale, die bestimmte Punkte in dem besonderen Ausgangsmuster bezeichnen, die sich auf einem unbestimmten Signalpegel befinden. In einem z. B. als üblichen Rechnerspeicher ausgelegten Speicher 35 werden dann die Nummer des jeweiligen Musterinkrements sowie die jeweilige Ausgangsstelle innerhalb des Musterinkrements gespeichert, die sich auf dem unbestimmten Signalpegel befindet. Diese Speicherinformation setzt den mit der Prüfung der Schaltkreise mit sequentieller Logik befaßten Techniker in die Lage, bei der Zusammenfassung der Inkrementwerte für den Bezugsschaltkreis und für den zu prüfenden Schaltkreis alle die Ausgangswerte zu unterdrücken, die infolge von Übergangsbedingungen als nicht vorherbestimmbar angesehen werden müssen.

Unter Bezugnahme auf Fig.4 soll nun gezeigt werden, wie die gespeicherte Information zur Unterdrückung der unbestimmten Ausgangswerte benutzt werden kann. Der Prüfmustergenerator 40 erzeugt das Prüfmuster. Jedes Inkrement des Prüfmusters, d. h. jedes Teilmuster wird über die Eingänge IP1 - /P20 an den in der Prüfposition 41 befindlichen Schaltkreis angelegt. Das kann entweder der nachgebildete Bezugsschaltkreis 41Λ sein, der zweckmäßig zuerst geprüft wird, oder es kann der zweckmäßig anschließend geprüfte integrierte Schaltkreis 41B sein. Beide Schaltkreise können demnach den Prüfplatz 41 einnehmen. Wenn der Prüfmustergenerator ein Inkrement des Prüfmusters an den auf dem Prüfplatz 41 befindlichen Schaltkreis anlegt, liefert er ebenfalls einen Schrittimpuls an den Inkrementzähler 42. Dieser liefert an den Speicher 43 zur Speicherung der Punkte mit unbestimmten Signalzustand ein Ausgangssignal, das die jeweilige Inkrement-bzw. Teilmusternummer bezeichnet.

Wie bereits erwähnt, liefert der auf dem Prüfplatz 41 befindliche Schaltkreis als Antwort auf das angelegte Prüfmuster ein Ausgangsmuster mit einer entsprechenden Anzahl Inkremente, wobei jeweils ein Ausgangssignal an jedem der Ausgangspunkte OPl -OP48 auftritt. Die Ausgangssignale an den Ausgangspunkten OPX-OP48 für jedes fviusterinkrement werden anstatt direkt den 48 entsprechenden Bitpositionen des Paralleladdierers 44 erst den entsprechenden 48 Torschaltungen 45 zugeführt. Gleichzeitig gelangen vom Speicher 43 als Antwort auf ein Signal des Inkrementzähiers 42 mit der Bezeichnung des jeweiligen Inkrements Ausgangssignale auf einer oder mehreren Unterbrechungsleitungen 46 zu den verschiedenen Torschaltungen 45. Ein solches Unterbrechungssignal auf einer der Leitungen 46 zeigt an, daß das zugehörige .Ausgangssigna! an der Torschaltung 45 früher als unbestimmter Signalzustand für dieses besondere Inkrement erkannt und im Speicher festgehalten worden ist Demzufolge verhindert ein solches Unterbrechungssignal auf der Leitung 46, daß die zugehörige Torschaltung 45 diese besondere Ausgangsleitung in die entsprechende Bitposition des Paralleladdierers weiterleitet. Folglich wird das Signal an diesem Ausgangspunkt, wenn es sich in dem unbestimmten Signalzustand befindet nicht bei Bildung der Gesamtsumme berücksichtigt Da die Speicherinformation die entsprechenden Ausgangspunkte für den Bezugsschaltkreis und alle tatsächlich zu prüfenden Schaltkreise unterdrückt, sollte für ein positives Prüfergebnis die Gesamtsumme im Paralleladdierer 44 für jeden zu prüfenden Schaltkreis gleich sein. Weichen diese Gesamtsummen voneinander ab, ist der einzelne Prüfschaltkreis als defekt anzusehen.

Die in Fig. 5 dargestellte Schaltung stellt eine

ίο Änderung des Ausführungsbeispiels nach den Fig. 1 und 2 dar, die insbesondere vorteilhafte Anwendung finden kann zur Prüfung von Schaltkreisen mit nur wenigen Ausgängen. Der Zweck dieses Ausführungsbeispiels ist es, den Paralleleingang des Paralleladdierers von der kleinen Anzahl Ausgänge zu vergrößern, um die Möglichkeit von Fehlerunterdrückungen beim Ausgangssignal nach Möglichkeit gering zu halten für den Fall, daß sie sich gegenseitig auslöschen, so daß sich bei einem defekten integrierten Schaltkreis bei o'er Prüfung fälschlicherweise die richtige Gesamtsumme ergibt und dieser defekte Schaltkreis trotzdem als »guter« Schaltkreis angesehen wird.

Der Prüfmustergenerator 50 erzeugt wieder die oben beschriebenen Prüfsignalmuster an den Eingängen IPX -IP20des Prüfplatzes51. Dieser Prüfplatz51 kann entweder von dem zuerst zu prüfenden simulierten Bezugsschaltkre:s 5XA oder von einem talsächlich und anschließend zu prüfenden integrierten Schaltkreis 51B eingenommen werden. Der Bezugsschaltkreis 51A und der tatsächlich zu prüfende Schaltkreis 51B sind bezüglich des Prüfplatzes 51 als austauschbar dargestellt. Unter der Annahme, daß jede Ausgangssignalfolge lediglich aus zwei parallelen Signalen OPl und OP2 besteht, kann die Wirkung dieser Signale dadurch vergrößert werden, daß die parallelen Signale in jedem Inkrement OPl bzw. OP2 einem Paar Schieberegister 52 und 53 zugeführt werden. Erzeugt der Prüfmustergenerator das nächstfolgende Inkrement bzw. die nächste Signalfolge, lie^rert er ebenfalls ein Signal auf den Leitungen 54 bzw. 55 an die Schieberegister 52 und 53, welche Signale jedes Schieberegister um eine Bitposition weiterschalten, wonach anschließend der Inhalt eines jeden Schieberegisters in paralleler Form an die entsprechenden Bitpositionen des Paralleladdierers 56 angelegt wird. Im Ergebnis liefen jedes Inkrement des Ausgangsprüfmusters, das nur aus zwei parallelen Signalen OPl und OP 2 besteht, ein erweitetes achtstelliges paralleles Signal, nämlich vier Stellen für jedes Schieberegister. Dadurch wird die Möglichkeit daß sich Fehler gegenseitig aufwiegen. ausgeschaltet.

Demzufolge wird zunächst der simulierte Bezugsschaiikrcis SXA in der beschriebener. Weise geprüft und die in den zwei Schieberegistern erhaltenen Gesamtsummen werden nach jedem Ausgangsmusterinkrement im Paralleladdierer 56 zur Erstellung einer Bezugssumme addiert Als nächstes wird jeder integrierte Prüfschaltkreis demselben Prüfmuster unterworfen, die Gesamtsumme gebildet und mit der Bezugssumme verglichen. Wenn die Bezugssummen nicht übereinstimmen, wird der jeweilige integrierte Schaltkreis als defekt ausgesondert

Hierzu 2 Blatt Zeichnungen

Claims (7)

Patentansprüche:

1. Verfahren zur Prüfung nichtlinearer Schaltkreise mit π verschiedenen logischen Signalzuständen, bei dem ein Prüfsignalmuster mit η verschiedenen Signalzuständen in Form einer Folge von Prüfmusterinkrementen bzw. Teilmustern erzeugt und auf die Eingänge eines realen oder simulierten Bezugsschaltkreises sowie der tatsächlich zu prüfenden Schaltkreise gegeben wird und ein Vergleich der Ausgangssignale stattfindet, dadurch gekennzeichnet, daß zunächst für den Bezugsschaltkreis in einem mit dessen Ausgängen verbundenen Paralleladdierer die Ergebnissummen für die den jeweiligen Eingangssignalmustern zugehörigen Ausgangssignalmuster gebildet und in der Anzahl von Teilsignalmustern pro gesamter Priifmusierfolge entsprechend mehrfachen Paralleladditionen zu einem den jeweiligen Schaltkreistyp kennzeichnenden Gesamtsummenwert zusammengefaßt werden, und daß lediglich dieser einmal ermittelte Gesamtsummenwert mit dem für jeden anschließend zu prüfenden Schaltkreis gleichen Typs in gleicher Weise ermittelten Gesamtsummenwert auf Obereinstimmung verglichen wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die zu prüfenden Schaltkreise sowie die Prüfsignale /7=2 Signalzustände aufweisen.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zur Prüfung von Schaltkreisen mit z. B. auf Grund von Übergangsbedingungen nicht definitiv vorherbestimmbaren Ausgangszuständen eine Umwandlung der Prüf- und Ausgangssignale in solche mit n+1 verschiedenen Signalzuständen vorgenommen wird, wobei der zusätzlich gebildete Signalzustand in Abhängigkeit von einem nicht vorherbestimmbaren Übergang zwischen den η Signalzuständen erzeugt wird und daß bei der Bildung des Gesamtsummenwertes der ausgangsseitigen Teilmuster Signale dieses zusätzlichen Signalzustandes unterdrückt werden.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß bei der Prüfung von Schaltkreisen mit z. B. auf Grund von Übergangsbedingungen nicht definitiv vorherbestimmbaren Ausgangssignalzuständen zunächst anhand des Bezugsschaltkreises festgestellt wird, bei welchen Eingangssignalen innerhalb welches Prüfmusterinkrementes bzw. Teilmusters nicht vorherbestimmbare Ausgangssignalzustände auftreten können, daß diese adressenförmigen Angaben gespeichert und bei der Bildung des Gesamtsummenwertes sowohl für den Bezugs Schaltkreis als auch für die anschließend zu prüfenden Echtschaltkreise zur Unterdrückung der diesen Eingangssignalen entsprechenden Ausgangssignale verwendet werden.

5. Nach dem Verfahren nach Anspruch 1 arbeitende Prüfeinrichtung, gekennzeichnet durch einen Prüfmustergenerator, der wechselweise mit dem Bezugsschaltkreis oder dem Prüfschaltkreis verbindbar ist und eine Folge von Teilprüfmustern erzeugt sowie einen Paralleladdierer, der wechselweise mit den Ausgängen des Bezugsschaltkreises oder des Prüfschaltkreises verbunden ist und die Gesamtsumme über die der eingangsseitigen Teilmusterfolge entsprechenden Ausgangssignalmuster bildet.

6. Prüfeinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der Paralleladdierer eine Anzahl paralleler Bitpositionen entsprechend der Anzahl von geprüften Schaltkreisausgängen aufweist

7. Prüfeinrichtung nach den Ansprüchen 5 und 6, dadurch gekennzeichnet, daß der Paralleladdierer neben je einer Bitposition pro Schaltkreisausgang χ weitere Bitpositionen als Übertragsstellen aufweist, wobei mit m gleich der Anzahl von Teilsignalmustern pro Prüfmuster der Zusammenhang

2^x=m