DE2111670A1 - Anordnung fuer die Anzeige der mittleren Rate des Auftretens eines ein Ereignis anzeigenden Signals - Google Patents

Description

DIPL.-ING. H. MARSCH
DIPPING. K. SPARING

PATENTANWÄLTE TELEFON (0311) S7 33 4S

Beschreibung zum Patentgesuch

The Post Office, 23 Howland Street, London, WlP 6 HQ / England

betreffend:

"Anordnung für die Anzeige der mittleren Rate des Auftretens eines ein Ereignis anzeigenden Signals"

Die Erfindung bezieht sichauf eine Anordnung für die Anzeige der mittleren Rate des Auftretens von Ereignissen und bezieht sich insbesondere, jedoch nicht ausschließlich auf die Messung der mittleren Fehlerrate in einem digitalen Kommunikationssystem.

Anordnungen, wie sie bisher benutzt wurden, um eine laufende Anzeige der Rate des Auftretens von Ereignissen zu bewirken, haben den Nachteil besessen, daß sie nicht in der Lage waren, auf einen weiten Bereich von Werten der Rate anzusprechen. Die Zeitkonstante der Anordnung, die wesentlich ist für das Bewirken einer laufenden Anzeige, konnte nämlich entweder zu groß sein, um auf hohe Ratenwerte anzusprechen, oder zu klein, um befriedigend auf niedrige Werte der Rate anzusprechen.

Aufgabe der vorliegenden Erfindung ist es, eine Anordnung zur Anzeige der mittleren Rate auszubilden, die in einem weiten Bereich von Werten der Rate funktionsfähig ist.

_w Ο _M

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ORIGINAL INSPECTED

Diese Aufgabe wird gemäß der vorliegenden Erfindung gelöst durch:

einen für die Speicherung einer Gesamtheit ausgebildeten Speicher, der an einen Gesaratheitsvergrößerungsschaltkreis angeschlossen ist, welcher betätigbar ist für das Vergrößern der Gesamtheit mit im wesentlichen konstanter Rate,

einen Teilerschaltkreis, der an den Speicher angeschlossen ist und immer dann betätigbar ist, wenn ein ein Ereignis anzeigendes Signal vom Teilerschaltkreis empfangen wird derart, daß die gespeicherte Gesamtheit auf einen fest vorgegebenen Bruchteil ihres Augenblicksvertes reduziert und

einen Ausgangsschaltkreis, der an den Speicher angeschlossen ist und ein Ausgangssignal erzeugt, das abhängt vom Augenblickswert der Gesamtheit, der repräsentativ ist für die mittlere Rate des Auftretens des das Ereignis anseigenaen Signals.

Die Erfindung soll nachstehend unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert v/erden.

Fig. 1 zeigt ein vereinfachtes Blockschema einer Anordnung gemäß der Erfindung zur .lessung der mittleren Feüler rate in einen Digitaläatenübertragungssysten:, ui.c.

Fig. 2 bis 7 zeigen Schaltungseinzelheiten der Anordnung nach Fig. 1.

Typischerweise kann die Fehlerrate in einiiü uigitalcaton-

3 übertragungssystem sich zwischen einem Ext pro 10 und einen Bit pro 10 ändern, und die Anordnung, die nachfolgend beschriebe!* wird, ist in der Lage, eine siCi-. innerhalb dieses Bereichs Lnctn.ui. mittlere Fehlerrate zu messen. Lie Fehler selbst können in irf,,:A.c,.uiv L: * annten Weise ermittelt v/erden, beispielsweise durch luiv/ci.aui- _f oiiitis Code, der alternierende Keiinmarkeninversion verwendet.

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BAD G'

Gemäß Fig, 1 wird die in einem Ringspeicher 1 gespeicherte Gesamtheit mit konstanter Rate aufaddiert über einen "Addiere-Eins*- Schaltkreis 3 unter Steuerung durch einen "Steuerung-für-Addlere Eins^w-Schaltkreis 11, der mit Impulsen mit konstanter Pulsfolgefrequenz gespeist wird. Die augenblickliche in dem Ringspeicher 1 gespeicherte Gesamtheit wird dividiert durch einen Nenner R (größer als 1) mittels eines ^MTeilung-durch-R"-Schaltkreises 4 unter Steuerung durch einen "Steuerung-derTeilung-durch-R"-Schaltkreis immer dann, wenn ein Fehlersignal auftritt. Das bedeutet, daß bei jedem Fehlersignal die gespeicherte Gesamtheit ^ bezüglich des Wertes, den sie vor Auftreten des Fehlersignals hatte, herabgesetzt wirdp Der Ringspeicher 1 wird durch Impulse eines Taktgenerators 13 gesteuert, und ein Zähler 6 wird mit der gleichen Taktfrequenz angesteuert« Wie unten noch näher zu erläutern, gestattet der Zähler 6 die Anzeige der die mittlere Fehlerrate repräsentierenden Gesamtheit in bequemer Form auf einer Anzeigeeinrichtung 14.

Die an den Schaltkreis 11 angeschlossene Impulsquelle erzeugt Impulse mit der Folgefrequenz P pro Sekunde, und ein Fehlersignal verursacht, daß der Inhalt des Ringspeichers durch R (R größer als 1) dividiert wird. Wenn N Fehler pro Sekunde auftreten, schwankt im gleichmäßigen Zustand die Zählung zwischen Minimum- und Maximum-Werten L (unterer Wert) und ü (oberer Wert), und es gelten die folgenden Beziehungen:

L » U/R (1)

U = L+ P/N (2)

und eine Kombination dieser beiden Gleichungen ergibt ü = PR/N (R-I) (3)

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Wenn die Fehlerrate um einen Wert Δ vergrößert wird, ergibt sich das nächste "U" früher, und der Wert, ist kleiner, nämlich gleich L + .. , υ nimmt eine Folge von zunehmend kleineren Werten U_Q, U₁, U₂ , U_n, U_n+1 ......... an, welche der Beziehung gehorchen

bl« ein neuer Endwert unter Anwendung der Gleichung (3) erreicht wird

(N+ 4 J

Aus Gleichungen (4) und (5) folgt demgemäß

R (W+A} (R-I)

¹¹

* (U₀-UoO) Exp (-n.log_eR) (6)

Mit der Substitution η » Nt, um die aufeinanderfolgenden U auf die verflossene Zeit zu beziehen, ergibt sich die Gleichung

U_t - Ό» * (U_o - U-) Exp (-N,log_eRt) (7)

Man erkannt, daß eine Änderung der Fehlerrate N dazu ' führt, daß der Wert von U (und von L) abnimmt (oder zunimmt) exponentiell auf einen neuen Endwert mit der Zeitkonstante ■ — Die Anordnung hat demgemäß eine Zeitkonstante, die umgekehrt

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4 proportional der gemessenen Fehlerrate ist. Wenn R gleich ·» gemacht wird, beträgt die Zeitkonstante etwa 3,5 Fehler. Was dies in Zeiteinheiten bedeutet, hängt natürlich von der F.ehlerhäufigkeit ab. Wegen dieser automatischen Einstellung der Zeitkonstante auf die Fehlerrate ist die Anordnung in der Lage, bei einem sehr großen Bereich von Fehlerraten au arbeiten.

Die Schaltungsanordnung im einzelnen soll nun unter

Bezugnahme auf Fig. 2 bis 7 erläutert werden.

Gemäß Fig. 2 ist der Speicher 1 ein sechsundzwanzig-Bit-Ringspeichsr, bestehend aus drei acht-Bit-Schieberegisters SRI, SR2 und SR3 und zwei bistabilen Schaltkreisen BISl und BIS2 vom D-Typ. Eine mit K bezeichnete Taktgeber-Wellenform vom Generator 13 wird an der Leitung 2 angelegt, um die Binärdaten durch den Speicher 1 zu schieben. Die Zahl im Speicher 1 wird zurückgeführt über entweder den "Addiere -Eins"-Schaltkreis oder einen "Dividiere-durch-^ -Schaltkreis 4, wobei die Auswahl der Rückführstreckt abhängt vom Viert eines Signals M, dessen Ursprung und Bedeutung im einzelnen noch zu erläutern sind.

Gemäß Fig. 3 umfaßt der sechsundzwanzig-Bit-Zähler 6 fünf JK-Flip-Flops A, B, C, D, E, deren "Q"-Ausgänge mit a, b, c, d, e bezeichnet sind, sowie UND-Gatter AGl - AG9 und NICHT-UND-Gatter NG6 - NG13. Die Ausgänge der Flip-Flops A-E werden zu ihren Eingängen über eine Anordnung von logischen Gattern derart zurückgeführt, daß aufeinanderfolgendes Auftreten des Signals K (des Komplements von Signal K) dazu führt, daß der Zähler zyklisch durch einen Satz von sechsundzwanzig Schaltzuständen in der Reihenfolge geführt wird, wie in Tabelle 1 angegeben.

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Schaltzustand

^P12 ^P13 ^P14 ^P15 ^P16 ^P17 ^P18 ^P19 ^P20 ^P21 ^P22 ^P23 ^P24 ^P25

	- 6	E 1	Entspricht	An ge
T A	BELL	3.0	3.1
ede	ba	3.3	3.4
010	10	3.6	3.G
010	11	3.9	3.8
010	00	4.2	4.1
010	01	4.5	4.4
011	10	4.8	4.8
011	11	5.1	5.1
011	01	5.4	5.4
100	10	5.7	5.8
100	11	6.0	6.1
100	01	6.3	6.4
101	10	6.6	6.6
101 *	11	6.9	6.8
101	00	7.2	7.1
101	01	7.5	7.4
110	10	7.8	7.8
110	11	8.1	8.1
110	01	8.4	8.4
111	10	8.7	8.8
111	11	9.0	9.1
111	01	9.3	9.4
000	10	9.6	9.6
000	11	9.9	9.8
000	00	10.2	10.1
000	01	10.5 1204	10.4
001	10
001 ' 1	11 09840/

COPY

Das Verfahren, mittels dem der Zähler 6 von dem Schaltzustand P_Q zum Zustand P- bei Auftreten eines Signals K gebracht wird, soll nachfolgend erläutert werden. Die Ableitung der übrigen Schaltzustände erfolgt ähnlich. Betrachtung der Fig. 3 lehrt, daß die UND-Gatter AGl _r AG2 und AG5 als solche betrachtet werden müssen, die einen (nicht dargestellten) Uingang aufweisen, der an logisch Eins angeschlossen ist, so daß sie als Durchlaufstrecken dienen, während der "J"-Eingang des Flip-Flops A ebenfalls als an logisch Eins angeschlossen gedacht werden muß.

Tabelle 2 zeigt in den ersten drei Spalten die

■J"- und "K"-Eingänge der Flip-Flops A, B, C, D, E in Funktion von ihren Auegängen· In der vierten Spalte sind die Flip-Flop-Ausgänge entsprechend dem Schaltzustand P_Q dargestellt und in den nächsten beiden Spalten die Werte der J_rK-Eingänge iiu Schaltaeitpunkt P_Q (abgeleitet durch Substitution der Wert« der Spalte (4} in Spalten (2) und (3). Die Werte der Flip-Flop-Ausgänge beim Schaltzustand P, können dann abgeleitet werden, wie in Spalte (7) gezeigt in Übereinstimmung mit der Tabelle 1·

TABELLE 2

Flip-Flop	Jl/P	Kl/P	o/PCPo> .	1	) Kl/P(P0)	> 0/P(P1)
A	1	b+c.e+c.d	0	0	1	1
B	a	a.(c+d+e)	1	0	0	1
C	a.b	a.b+a.e.d	0	0	0	0
D	a.c.(be)	b.c	1	0	0	1
L	b.c	b.c.d	0	0	0

Die Zähler 1 und 6 werden mit der gleichen Folgefrequenz weitergeschaltet, wobei der Schaltzustand P_Q des Zählers 6 dem

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μ« Ο mm

Ausgangszustand des Ringspeichers 1 entspricht» d.h. wenn das letztstellige Digit der gespeicherten Zahl sich· im Flip-Flop BIS2 befindet.

Gemäß Fig. 2 ist die Zahl im Ringspeicher 1 gespeichert als ein logisches Komplement außer dem letztstelligen Digit, das in Normalform gespeichert ist. Es ist festzuhalten, daß die Flip-Flops BISl und BIS2 in Fig. 2 derart gezeichnet sind, daß die korrekte Form der Zahl an dem oberen Ausgang der Flip-Flops in jedem Fall erhältlich ist (Q-Ausgang für BISl und Q-Ausgang für BIS2).

Der "Addiere-Eins"-Schaltkreis 3 umfaßt ein bistabiles Element BIS3 und vier NICHT-UIID-Gatter NGl - NG4. Der bistabile Schaltkreis"oder Flip-Flop BIS3 hat einen Rückstelleingang "R", der ein Signal Z empfängt. Wenn Z gleich Null ist, wird der Q-Ausgang von BIS3 auf Null zurückgestellt mit dem Ergebnis, daß der im Zähler 1 befindlichen Zahl Eins hinzuaddiert wird. Die Bedingungen, unter denen Z gleich Null wird, werden unten in Verbindung mit Fig. 4 erläutert.

Der Ausgang von NGl kann beschrieben v/erden in Ausdrücken der Ausgänge von BIS2 und BIS3 durch die folgende logische Gleichung:

NGl = BIS3.BIS2 + BISXbIS2

Demgemäß impliziert Z=O auch EIS3 =0, was seinerseits impliziert NGl = BIS2, während die Gleichung, die den Ausgang von NG4 definiert lautetj

NG4 = BIS2.BTJÜf3 = BISl + BIS3

Das Signal Z=O wird taktmäßig mittels einer Wellenform J erzeugt, die zwischen aufeinanderfolgenden K auftritt, und es

1 09840/ 1

(Z = O) wird außerdem getaktet derart, daß es auftritt, wenn das letztstellige Digit der Zahl im Speicher 1-sich in BIS2 befindet (d.h. wenn der Zähler 6 sich im Schaltzustand P_Q befindet) . Wie oben erläutert, ist die Folge davon, daß das Komplement des letztstelligen Digits am Ausgang von NGl erscheint, was das Äquivalent zur Addition von Eins zu der Zahl bedeutet. Dieser Ausgang wird ausgelesen durch das nächste K-Signal, durch das außerdem der Ausgang von NG4 in BIS3 gespeichert wird. Der Ausgang von NG4 wird Null (was impliziert, daß das nächste Digit in BIS2 bei NGl invertiert wird) dann und nur dann wenn BIS3 Null ist (was impliziert, daß das Digit in BIS2 invertiert wird) und BIS2 Eins ist (was impliziert, daß ein übertrag erforderlich ist). Demgemäß wird die Zahl im Speicher 1 um ein Inkrement Eins erhöht durch den "Addiere-Eins"-Schaltkreis 3 und auf der Leitung 5 am Ausgang von NGl in Normalform ,re zirkuliert.

Das Signal auf der Leitung 5 bildet einen Eingang für NG5, dessen anderer Eingang das Signal M ist, das Null bzw. Eins ist je nachdem ob ein Fehler aufgetreten ist oder nicht nach dem letzten Zyklus des Ringspeichers 1. Das Signal M wird auch über einen Inverter INVl als ein Eingang an ein NICHT-UND-Gatter NG15 angelegt, dessen anderer Eingang der

4/ "-S

Ausgang des "Dividiere-durch- ' 3 chaltkreises 4 auf Leitung ist. Wenn M=O ist (was impliziert, daß ein Fehler aufgetreten ist), so wird der Ausgang von NG5 als logisch Eins gehalten, während das Komplement des Signals auf Leitung 8 über ein UND-Gatter AGIO dem Schieberegister SRI des Speichers 1 zugeführt wird. Wenn M=I ist (was impliziert, daß kein Fehler aufgetreten ist), so wird der Ausgang von ΪΚ35 als logisch Eins gehalten, während das Komplement des Signals auf Leitung 5 über AGIO dem Schieberegister SRI zugeführt

Der "Dividiere^durch- /3"-Schaltkreis umfaßt einen Flip-Flop BIS4, Inverter IIJV2-4 und NICHT-UND-Gatter NG16-36.

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Dieser Schaltkreis ist erforderlich, um den Inhalt des Speichers 1 (=S beispielsweise) mit 3/4 zu multiplizieren. Dies wird dadurch erreicht, daß in Serienweise der Ausgang von BISl (=S/2) und SR3 (=S/4) addiert wird und die Summe auf Leitung 8 rezirkuliert wird. Der Ausgang von SR3 wird durch einen Inverter INV2 geführt, um ein Signal F zu erzeugen, das die richtige Form der Digitfolge ist entsprechend S/4. Das Signal F wird kombiniert mit einem Signal G, dem Ausgang von BISl, S/2 darstellend, in den WICHT-UND-Gattem NG16-23, um t ein Signal zu erzeugen, welches den Flip-FLOP BIS4 in seinen "©.«!"-Schaltzustand versetzt, falls ein übertragdigit erzeugt werden soll» Der Ausgang von BIS4 ist mit H bezeichnet. Die A"v.i und Weise, in der das übertragdigit erzeugt wird, wird kiar, wenn man berücksichtigt, daß die folgenden logischen Gleichungen gelten:

NG21 = (P₂₄ + P₂₅) . (FG+FH) + P23.GH

Demgemäß wird ein übertragdigit erzeugt immer dann, wenn entweder F und G beide Eins sind oder F Eins ist und ein Übertrag vorhanden ist von der vorhergehenden Digitstellung (d.h. F und H beide Eins sind), daß jedoch dieser Übertrag ψ unterdrückt wird, wenn der Schaltzustand des Zählers 6 entweder P₂^ oder P₂C ist, weil dies bedeuten würde, daß das Signal F das Digit niedrigerer Ordnung des neuen Wertes von S repräsentierte. Ein übertragdigit wird ebenfalls erzeugt, wenn G und H beide Eins sind, wird jedoch unterdrückt, wenn der Schaltzustand des Zählers 6 P₂c ist, da dies bedeuten würde, daß G das letztstellige Digit des neuen Wertes von S repräsentierte.

Die Signale F, G und R werden kombiniert in dem Netzwerk von NICHT-ÜND-Gattern NG25-KG36, um eine Folge von Digits abzugeben, welche 3/4S repräsentieren. Die Art und Weise, in der dies erreicht wird ergibt sich durch Beachtung der Tatsache, daß

- 11 -.

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die folgenden logischen Gleichungen gelten:

N636 = (P₂₄ + P₂₅) . (FGH + FGH + FGH) + H {FG + P₂₅)

+ P₂₄ . (GH + GH)

Der erste Term der logischen Summe zeigt, daß eine ¹¹I" erzeugt wird immer dann,, wenn F, G, H alle "1" sind oder F allein oder G allein "1" sind unter der Voraussetzung, daß der Zähler nicht im Schaltzustand P₂₄ oder P₂c ist. Der zweite Term zeigt, daß eine"!¹· erzeugt wird immer dann, wenn E allein "1" ist und der Zähler 6 im Schaltzustand P₂₅ ist. Der dritte Term zeigt, daß, wenn der Zähler 6 im Schaltzustand P₂₄ ist, eine ^wl^w dann erzeugt wird, wenn G "1" ist und H "O" ist oder umgekehrt. Dies sind die erforderlichen Bedingungen um sicherzustellen, daß das Signal auf der Leitung 8 den Inhalt des Speichers 1 repräsentiert, dividiert durch 4/3.

Der ^wAddiere-Eins"-Steuerschaltkreis gemäß Fig. 4 umfaßt drei Flip-Flops BIS5-7, Inverter INV4 und NICHT-UUD-Gatter NG37-44. Eine Quelle für Impulse 9 mit stabiler Pulsfolgefrequenz bildet ein Taktsignal für einen Flip-Flop BIS5 vom D-Typ. Die Pulsfolgefrquenz dieser Impulse ist mindestens so groß wie die höchste i.uftrittsrate der zu bestimmenden Ereignisse. In dieser Ausführungsform, die vorgesehen ist, um die Digitfehlerrate bis zu "1" von 10 pro Sekunde zu messen mit einer Digitrate von entweder 1_O536 HHz-oder 2.048 HKZ, ist die Pulsfolgefrequenz der Quelle 9 1.536 KhZ oder 2.048 KHz. Die Impulse von der Quelle werden synchronisiert mit dem Betrieb des Zählers 6 mittels der Flip-Flops BIS5-7 und der NICHT-UHD-Gatter 1IG41 - 44. Der Takteingang zu BIS6 und BIS7 ist mit T bezeichnet und bildet ein Signal, das dann "1" ist, wenn der Zähler 6 sich im Schaltzustand P₂ oder P₃ befindet.

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Das Auftreten des Signals T hat das Ergebnis, daß der Ausgang von BIS5 in BIS6 eingelesen wird und der Ausgang von BIS6 in BIS7 eingelesen wird, während das Auftreten eines Impulses von der Quelle 9 dazu führt, daß der komplementäre Ausgang von BIS6 in BIS5 eingelesen wird. Wenn demgemäß zwei aufeinanderfolgende T-Impulse auftreten, ohne daß ein Impuls von der Quelle 9 dazwischenkommt, nehmen BIS6 und BIS7 den gleichen Schaltzustand an

und der Ausgang entweder von KG41 (=BISS.BIS7) oder LiG43 (=BIE6.BIS7) ist Null. Wenn jedoch ein Impuls von der Quelle 9 dazwischenkommt, wird der zweite T-Impuls veranlassen, daß BIS6 und EIS7 unter- * schiedliche Schaltzustände annehmen, so daß die Ausgänge von 1.G42 sowohl wie HG43 jeweils "1" sind.

Der Ausgang von INV4 ist ein Signal g = P_Q«J und bildet einen anderen Eingang für NG44.

Der Ausgang von BIS2 (mit W bezeichnet) bildet einen Eingang für ein NICHT-UND-Gatter HG38, dessen anderer Eingang der Ausgang von HG39 ist. Die Ausgänge von liG38 bilden einen Eingang für UG39, dessen anderer Ausgang edcJ ist oder (P4 + P5 + P6).J. Das Signal edeJ wird "O" sein, während P4, P5 und P6 und die entsprechenden Ausgänge der HICHT-UND-Gatter KG33 und NG39 am Ende von PC W bzw. "1" sind. Von P₃ an ist der Ausgang von NG37 "1" und demgemäß sind die äußeren Eingänge für WG38 und HG39 W bzw. "1". Wenn W = 1 ist von P₇ an, so bleibt Y (der Ausgang von HG38) unverändert, während bei W = O zu jeder Zeit nach Pg Y dann umgeschaltet wird auf "1^B. Das Endergebnis ist, daß, wenn aljs Digits der Zahl

die 5
im Speicher 1,*2 " entsprechen oder höheren Stellenwerten, "1" sind, γ auf Null gebracht wird zur Zeit ρ . Andernfalls ist Y Eins.

Das Signal Y bildet einen vierten Eingang für NG44, so daß der Ausgang von NG44 (das Signal Z) 0 ist zur Zeit P₀.J dann und nur dann, wenn ein "Addiere-Eins"-Impuls von der Quelle 9 empfangen worden ist seit dem letzten ari-thmetischen Zyklus und die Zählung im Speicher 1 nicht exzessiv ist. Die Art

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und Weise, in der das Signal Z=O veranlaßt, daß der Eahl im Speicher 1 Eins hinzugefügt wird, ist oben in Verbindung mit Fig. 1 erläutert worden.

Der ^lfDividiere-durch-4/3^lt-Steuerschaltkreis gemäß Fig.' 5 umfaßt die Flip-Flops BIS8, BIS9, BISlO und die NICHT-UND-Gatter IJG45 - 47. Die Arbeitsweise dieses Schaltkreises ist ähnlich der von BIS5 - 7 und NG42 - 44 der Fig. 4, wobei jedoch die Quelle 9 und das Signal T dieses Schaltkreises ersetzt worden sind durch einen Eingang FEHLER und ein entsprechendes Signal g . Der Ausgang von NG47, mit M bezeichnet, wird auf Null oder Eins gebracht durch das Signal q je nachdem ob ein FEHLER-Impuls seit dem letzten q -Signal empfangen worden ist oder nicht» Wie oben erläutert, führt das Signal M=O dazu, daß der Ausgang des ^wDividiere-durch-4/3"-Schaltkreises auf Leitung 8 der Eingang des Speichers 1 wird.

Fig» 6 zeigt die Erzeugung der Taktwellenform J und K in einem Schaltkreis mit einem 6 MHz-Oszillator 10, dessen Ausgang zwei Flip-Flops BISIl und BIS12 taktet. Der J-Eingang von BISIl ist mit logisch Eins verknüpft, während der K-Eingang vom Q-Äusgang von BIS12 rückgekoppelt wird." Die J- und K-Eingänge für BIS12 sind zusammengeführt und am Q-Ausgang von BISlI abgegriffen. Diese Verbindungen führen dazu, daß die Flip-Flops BISIl und BIS12 durch eine Folge von Schaltzuständen Öl...11...10...Ol ..»11.·. usw. gehen, so daß die Wellenformen J und K (die gleich ^wl^w sind, wenn die Q-Ausgänge der Flip-Flops BISIl und BIS12 jeweils ⁿQ" sind) Impulszüge von 2 MHz Pulsfolgefrequenz sind mit einem Schaltverhältnis 1:2 und in Phasenstaffelung.

Wie oben erläutert, fluktuiert die Zahl 3 im Speicher 1 (für einen gegebenen konstanten Wert der FEHLER-Rate von N Fehlern pro Sekunde) zwischen oberen und unteren Grenzwerten ü und L.

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Ersetzen des Wertes R = 4/3 in Gleichung (3) liefert

_T- _ 4P

Unter Berücksichtigung der digitalen Übertragung von

Information mit einer Rate von D Bits pro Sekunde ist die

4P interessierende Quantität der relative Fehler K/t) =

In dieser Ausführungsform ist P (die Pulsfolgefrequenz der Quelle 9) so gewählt, daß sie gleich ist D/1O , so daß N/D = i x 1CT³ ist.

Da der relative Fehler sich in einem so weiten Bereich ändert _t wird er am besten als negativer Logarithmus der Basis zehn angezeigt, so daß glitt

_1Q = 3 + log.QÜ (näherungsweise) = 3 + (log₂ü ./· IQg₂IO) = 3 + 1/3 log., U (näherungsweise)

Für einen gegebenen Uert von IT ist die Fluktuation im Wert von S (der im Speicher 1 gespeicherten Zahl) klein im Vergleich mit den Änderungen, die von verschiedenen Werten von N herrühren, und demgemäß kann in der obigen Gleichung für - log,_QN/D S für ü substituiert werden. Die Anzeigeeinheit der Anordnung, die nachfolgend unter Bezugnahme auf Fig. 7 beschrieben werden soll, macht von dieser Tatsache Gebrauch, indem eine Anzeige von 3 + 1/3 log₂ü (näherungsweise) erzeugt wird, die, v/ie oben erläutert wurde, tatsächlich eine Anzeige der relativen Fehlerrate ist.

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Die Anzeigeeinheit umfaßt zwei Sätze von fünf Flip-Flops vom D-Typ BIS13 - 17 und BIS18 - 22, HICET-UwD-Gatter NG48 - HG61 und Inverter INV5 - 6. Die Ausgänge a, b, c, d, e der Flip-Flops A, E, C,"D, E (Fig. 3) bilden jeweils D-Eingänge für die Flip-Flops BIS13 - 17, welche ein gemeinsames Taktsignal = J.W. über das ITICIiT-UIiD-Gatter NG48 und den Inverter INV5 erhalten. Die Ausgänge der Flip-Flops BIS13 - 17 bilden die Eingänge für die Flip-Flops BIS18 - 22, welche ein gemeinsames Taktsignal = e.d.HOLD über 1IG49 und INV6 empfangen. Das letztere Signal führt dazu, daß die Ausgänge von BIS13 - 17 in BIS18 - 22 eingelesen werden bei Beginn der Folge von Zähler-6-Schaltzuständen. Wenn der Ringserienspeicher 1 seinen BetriebsZyklus durchläuft, gelangen die Digits der Zahl S in Aufeinanderfolge gemäß zunehmendem Stellenwert durch den Flip-Flop BIS2 {Fig. 2), dessen Ausgang das Signal W ist. Man erkennt, daß der Schaltzustand des Zählers 6, der in EIS13 - 17 gespeichert ist, mittels des Taktsignals J.W. das Digit von S mit dem höchsten Stellenwert anzeigt, d.h. den höchsten Exponenten von Zwei, der kleiner ist oder gleich S, was eine befriedigende Näherung für den Logarithmus von S auf der Basis 2 bedeutet. Eine Anzeige des Wertes von 3 + 1/3 1Og₂U könnte demgemäß erreicht werden durch Anordnung eines numerischen Anzeigegerätes derart, daß ein Satz von Werten angezeigt wird im Bereich zwischen 3.0 bis 10.5 in Abstufungen von 0.3 entsprechend den Sehaltzuständen der Flip-Flops BIS18 - 22.

Durch eine geringfügige weitere Annäherung ist es möglich, die Anzeige zu unterteilen in eine Einer-Anzeige, gesteuert durch die Flip-Flops BIS-20 - 22, und eine Zehner-Anzeige, gesteuert durch die Flip-Flops BIS18 - 19. Die Zehner-Anzeige, gesteuert durch zwei Flip-Flops, zeigt eins der vier Digits 1, 4, 6 oder 8 an in Übereinstimmung mit den a- und b-Digits des «zugeordneten Schaltzustand des Zählers 6. Die Folge von Schaltzuständen des Zählers 6 ist so angeordnet, daß die Anzeige von 3.1 aufwärts in 'Stufenvon 0.2 oder 0.4 reicht, jedoch niemals um mehr als 0.1 vom "wahren" Viert abweicht (s. Tabelle 1).

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Es versteht sich, daß die beschriebene Ausführungsform der erfindungsgemäßen Anordnung brauchbar ist für die Messung der mittleren Fehlerrate in einem digitalen übertragungssystem. Der Nachteil des Standes der Technik, daß eine feste Zeitkonstante vorgesehen ist, wird behoben, und es wird ein Ausgang vorgesehen in sehr bequemer Form, wofür der erforderliche Schaltungsaufwand ohne weiteres zu rechtfertigen ist.

Zwar ist die Erfindung vorstehend in bezug auf eine ' spezifische Ausführungsform erläutert worden, doch bietet sie viele andere Formen und Modifikationen zur Auswahl. Beispielsweise können arithmetische Operationen in einer parallel arbeitenden Anordnung erfolgen anstatt in der beschriebenen Serienweise, doch würde der Parallelbetrieb einen höheren Schaltungsaufwand erfordern jedoch dafür in Form integrierter Schaltkreise aufzubauen sein.

Patentansprüche :

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Claims (9)

1. Patentansprüche

   I)) Anordnung für die Anzeige der mittleren Rate des Auftretens eines ein Ereignis anzeigenden Signals, gekennzeichnet durch:

   einen Speicher für die Speicherung einer Gesamtheit, der an einen Gesamtheitsvergrößerungsschaltkreis angeschlossen ist für die Vergrößerung der Gesamtheit mit im wesentlichen konstanter Rate,

   einen Teilerschaltkreis, der an den Speicher angeschlossen ist und betätigbar ist immer dann, wenn ein ein Ereignis anzeigendes Signal von dem Teilerschaltkreis empfangen wird derart, daß die Gesamtheit auf einen fest vorgegebenen Bruchteil ihres Augenblickswertes reduziert wird, und

   einen Ausgangsschaltkreis in Verbindung mit dem Speicher, der betätigbar ist zur Erzeugung eines Ausgangssignals in Abhängigkeit von der augenblicklich vorliegenden Gesamtheit, die repräsentativ ist für die mittlere Rate des Auftretens des ein Ereignis anzeigenden Signals.
2. 2) Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Gesamtheit in Digitalform gespeichert ist.
3. 3) Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß der fest vorgegebene Bruchteil 3/4 des Augenblickswerts ist.
4. 4) Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß das Ausgangssignal zum Augenblickswert der Gesamtheit in logarithmischem Verhältnis steht.

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5. 5} Anordnung nach Anspruch 2, äaäurcL gekennzeichnet, daß der Speicher ein Schieberegister umfaßt.
6. 6) Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß der Teilerschaltkreis für die Reduktion der Gesamtheit auf einen fest vorgegebenen Eruchteil ihres Augenblickswertes so ausgebildet ist, daß eine arithmetische Addition der verschobenen Ausgänge des Schieberegisters erfolgt.
7. 7) Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß der Schaltkreis für die Vergrößerung der Gesamtheit eine Impulsquelle von im wesentlichen konstanter Pulsfolgefrequenz umfaßt, die so angeschlossen ist, daß die Pulse^ die in dem Schieberegister gespeicherte Gesamtheit erhöhen.
8. 8) Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß der Ausgangsschaltkreis einen Sählschaltkreis umfaßt, der während des Betriebes stufenweise getaktet wird mit dem Schieberegister, um eine logarithmische Repräsentation des Augenblickswerts der Gesamtheit als Ausgangssignal vorzusehen.
9. 9) Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß das Ausgangssignal in logarithmischer Beziehung zu dem Augenblickswert der Gesamtheit steht, daß der Speicher ein Schieberegister umfaßt und daß der Teilerschaltkreis so ausgebildet ist, daß die Gesamtheit auf einen fest vorgegebenen Eruchteil ihres Augenblickswertes reduziert wird mittels arithmetischer Addition der verschobenen Ausgänge des Schieberegisters.

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