DE2618633C3 - PCM-Decodierer - Google Patents

Description

Die Erfindung betrifft einen Decodierer zum Erzeugen eines gestuften analogen Signals aus einem PCM-Wort, wobei das Signal einen analogen Mittelwert über die Wortzeit aufweist, der im wesentlichen gleich dem codierten Wert des Wortes ist, und wobei die höherstelligen Bits des Wortes eine Grobabstufung und die niedrigstelligen Bits über einen Raten-Multiplizierer eine Feinabstufung des Analogwertes bestimmen, und bei dem ein Widerstandsnetzwerk Verwendung findet und ferner mit einem Speicher für digitale Informationen.

Bei vielen bekannten Decodierern zum Umsetzen einer digitalen in einer anlöge Information werden präzise Schaltungselemente verwendet, um eine bestimmte Genauigkeit der Signalumsetzung zu erzielen. Im Gegensatz dazu wird bei Zeitinterpolations-Decodierern die gleiche Genauigkeit durch mindestens eine stückweise Grobbestimmung der Information erhalten. Dann wird diese Bestimmung auf verschiedene Weise während eines gegebenen Zeitintervalls geändert, um ein analoges Signal mit einer Mittelwertamplitude zu erhalten, welche gleich dem Wert der digitalen Eingangsinformation ist. Bei solchen Decodierern mit Zeitinterpolation erlaubt die Digitaltechnik eine genaue Bestimmung der Operationszeit einer Schaltung mit unkritischen Schaltungselementen, im Vergleich zu einer alleinigen Anwendung der Analogtechnik, um eine genaue Bestimmung der Amplitude des analogen Signals durchzuführen.

Aus der Literaturstelle IEEE Transactions on Communications, Vol. COM-22, Nr. 11, November 1974,

Seiten 1797 bis 1806, insbesondere Fig.7 und 16 und zugehörigem Text, ist ein PCM-Decodierer der eingangs genannten Art bekannt, bei dem nach Maßgabe der niedrigerstelligen Bits über den Ratenmultiplizierer zwischen zwei benachbarten Grobstufen hin- und hergeschaltet wird. Dazu werden die höherstelligen Bits zusammen mit dem Multiplizierer-Ausgangssignal auf eine Addierschaltung gegeben, deren jeweiliges Ausgangssignal über einen geeigneten Codeumsetzer ein Register einstellt, so daß daran ein üblicher Digital-Analog-Umsetzer mit einem Widerstandsnetzwerk angeschlossen werden kann. Das Ausgangssignal der Addierschaltung ändert sich dabei mit jedem Multiplizierer-Ausgangssignal. Mit der gleichen Rate muß dann der Code-Umsetzer ein neues Signal erzeugen, das dem Register parallel zugeführt wird.

Der Erfindung liegt die Aufgabe zugrunde, ohne Erhöhung des Aufwandes die Genauigkeit der Decodierung zu verbessern, wobei gleichzeitig d„r Codeumsetzer mit niedrigerer Rate betreibbar sein sollte.

Zur Lösung der Aufgabe geht die Erfindung aus von einem PCM-Decodierer der eingangs genannten Art und ist gekennzeichnet durch eine Einrichtung zum Voreinstellen des Speichers auf einen binär-codierten Wert, welcher dem Analogwert entspricht, der durch die höherstelligen Bits des Wortes dargestellt wird, eine Einrichtung, die bewirkt, daß der voreingestellte binärcodierte Wert im Speicher während jedes einer Vielzahl von periodisch wiederkehrenden Zeitintervallen zwischen aufeinanderfolgenden Voreinstellungen des Speichers jeweils nur um eine Stufe in einem geordneten Stufungssystem vor- oder zurückgeschaltet wird, eine Einrichtung, die auf den niedrigerstelligen Bitanteil des Wortes anspricht und die Folge der Vor- und Zurückschaltungsvorgänge in einem Bereich von drei Stufen mit dem Voreinstellen als Zwischenstufe steuert, und eine das Widerstandsnetzwerk einschließende Einrichtung zur Ableitung eines analogen Signals, dessen Wert in jedem Intervall dem Wert des binärcodierten Speicherinhalts entspricht.

Durch die Vor- und Zurückschaltungsvorgänge in einem Bereich von drei statt wie beim Stand der Technik zwei Stufen ergibt sich eine Verlagerung von Spektralkomponenten im gepulsten Signal gegenüber dem Stand der Technik, die bei der Bildung des analogen Mittelwertes aus diesem Signal von Vorteil sein kann.

Die Erfindung soll nachstehend anhand der Zeichnungen erläutert werden. Es zeigt

F i g. 1 eine Skala von positiven Amplituder.werten in einem kompandierten PCM-System, wie es in den die Erfindung erläuternden Schaltungen verwendet wird,

F i g. 2 das Schaltbild eines Digital-Analogumsetzers gemäß der Erfindung,

F i g. 3 Zeitdiagramme für die Schaltung nach F i g. 2,

F i g. 4 die Kurvenform einer gestuften analogen Approximation, die von der Schaltung nach F i g. 2 erzeugt wird, und

Fig.5 eine modifizierte Schaltung, um PCM-Signale einem Widerstands-Leiternetzwerk zuzuführen.

Die vorliegende Erfindung umgeht zumindest einige der bei den bekannten Decodierern auftretenden Schwierigkeiten durch reversibles, schrittweises Stufen einer höchststelligen Wertbitgruppe, die ein digitales Wort repräsentiert, zwischen Amplitudenpegeln mit einem durch die Bitgruppe definierten Wert und einem vorbestimmten höheren oder niedrigeren Wert. Die Stufung wird in einem Muster ausgeführt, das von dem Wert der niedrigststelligen Bitgruppe des gleichen

digitalen Wortes gesteuert wird. Die höheren und niedrigeren Werte sind diejenigen, die unmittelbar über bzw. unter einem ursprünglichen, durch die höchststellige Bitgruppe bestimmten Wert in einem vorbestimmten Stufungssystem liegen. Ein von der jeweiligen höchststeiligen Bitgruppe abgeleitetes analoges Signal weist für jede Stufe eine Amplitude auf, die durch den binärcodierten Wert der höchststelligen Bitgruppe gegeben ist. Dieses analoge Signal hat einen Mittelwert, gebildet über die Periode, während der das digitale Wort vorhanden ist, der gleich oder direkt proportional zum Wert des Wortes ist.

Bei einem Ausführungsbeispiel der Erfindung wird die reversible Stufung von einem digitalen Speicher, beispielsweise einem reversiblen Schieberegister, durchgeführt, der mit einer vorbestimmten Rate getaktet wird, die wesentlich höher als die PCM-Wortrate ist Das Schieberegister wird mit Befehlen für die Schieberichtung von einem nachgebildeten DPCM-Signal beaufschlagt, das in Abhängigkeit allein von der niedrigsteliigen Bitgruppe erzeugt wird. Zusätzlich wird dieses Signal so verwendet, daß in jedem diskreten Paar benachbarter Taktperioden der Speicher veranlaßt wird, in entgegengesetzter Richtung zu arbeiten, und zwar in einer wählbaren Folge für dieses Paar von Perioden, wobei die Folge von der Beziehung zwischen dem nachgebildeten DPCM-Signal und dem Taktsignal abhängt.

Zunächst soll das kompandierte PCM-System erläutert werden, das bei dem Ausführungsbeispiel der Erfindung angewandt wird. Es können aber auch andere Codes bei dem Decodierer gemäß der Erfindung verwendet werden

Der kompandierte Code ist eine stückweise, lineare Annäherung einer nach dem in der PCM-Technik bekannten μ-Gesetz verlaufenden Kompression. In F i g. 1 ist nur der positive Teil der Skala dargestellt. Jeder Codeabschnitt wird durch eine Abschnittszahl, die in Klammern oberhalb der Skala angebracht ist, und eine Grenzzahl unterhalb der Skala bezeichnet. Die Grenzzahl stellt den Amplitudenpegel an der unteren Amplitudengrenze des Abschnitts dar, und zwar ausgedrückt durch die Anzahl der als Amplitudeneinheitswert benutzten Teile, wobei der Abschnitt 0 den Amplitudeneinheitswert angibt. Von Null ausgehend nimmt die Größe der Abschnitte in beiden Richtungen zu. Jeder Abschnitt ist zweimal so groß wie der nächstkleinere Abschnitt. Jeder Abschnitt ist in 16 Intervalle unterteilt. Aus Gründen der Übersichtlichkeit sind in dem Abschnitt Null nur 8 Intervalle dargestellt. Wenn man die entsprechende lineare Amplitudenskala betrachtet, entspricht die absolute Amplitudeneinheit dieser Skala der Intervallgröße in dem Abschnitt Null des komprimierten Systems. In einem gleichförmigen linearen PCM-System sind 13 Bits einschließlich eines Vorzeichenbits erforderlich, um bei vergleichbarer Genauigkeit den gleichen Amplitudenbereich mit einem Wort zu bestimmen, das beim kompandierten Code 8 Bits einschließlich eines Vorzeichenbits enthält. Bei einem linearen PCM-System haben alle Amplitudenstufen die gleiche Größe, und die verschiedenen Stufen verlaufen entlang einer geraden Linie.

Wenn man acht positive und acht negative Abschnitte zur Erläuterung der Erfindung annimmt, enthält jedes PCM-Wort ein VOrzeichenbit und sieben Betragsbits. Typischerweise bilden die drei höchststelligen Betragsbits die Abschnittszahl, und die vier niedrigststelligen Bits geben die Intervallanzahl innerhalb des betreffen-

den Abschnitts an. Als Beispiel für ein typisches PCM-Wort ist in Fig. 1 das codierte Wort (0 100 0101) für den Dezimalwert +20 eingetragen. Bei diesem Wort ist das am weitesten links stehende Bit (0) das Vorzeichenbit und zeigt an, daß eine positive Zahl vorliegt. Die drei nächsten Bits sind die drei höchststelligen Betragsbits 100 und geben in binärcodierter Form den Abschnitt mit der Zahl 4 an, der an der Grenzzahl 15 beginnt. Die vier niedrigststelligen Wertbits 0101 schließlich geben die Intervallanzahl 5 an, die durch einen Pfeil in der Figur hervorgehoben sind.

In F i g. 2 ist eine PCM-Wortquelle 10 vorgesehen, die kompandierte PCM-Wörter in einem vorbestimmten Takt für eine Decodierung in die analoge Form abgibt. Diese Quelle kann die Übertragungsleitung einer entfernt liegenden Sendestation oder eine andere Quelle für digitale Wörter sein. Diese Wörter werden nach dem Parallelprinzip von getrennten Ausgängen der Quelle 10 abgegeben. Das Vorzeichenbit jedes Wortes wird über die mit 11 oder 5 bezeichnete Leitung einem 1-Bit-Register 12 zugeführt, welches die Vorzeicheninformation während der Wortzeit speichert.

Das Register 12 ist vorteilhaft ein bistabiles D-Flipflop, welches das an seinem D-Eingang erscheinende Signal immer dann speichert, wenn ein Taktsignal an seinem C-Eingang ansteht. Derartige Flipflops haben normale und komplementäre Ausgänge, wobei der komplementäre Ausgang in F i g. 2 durch einen kleinen Kreis gekennzeichnet ist Das Flipflop 12 wird mit der Wortrate von einem Taktsignal beaufschlagt, das ihm über die Leitung 13 zugeführt wird. Ein Taktgeber 16 versorgt den Decodierer mit den notwendigen Taktimpulsen und leitet seine Zeitsteuerung in bekannter, aber nicht dargestellter Weise durch Synchronisation mit der Wortquelle ab. Die Frequenz am Ausgang des Taktgebers 16 wird mittels eines Frequenzteilers 17 um den Faktor 2 reduziert, der einen weiteren Frequenzteiler 18 beaufschlagt, der die Frequenz um einen Faktor 16 teilt Der Frequenzteiler 18 gibt der Wortrate entsprechende Taktimpulse auf die Leitungen 13 und 15.

Eine Leitungsgruppe 19 überträgt die drei höchststelligen Bits jedes Wortes von der Quelle 10 zu einem Umsetzer 20, der nachfolgend beschrieben wird. Eine andere Leitungsgruppe 21 überträgt die vier niedrigststelligen Bits von der Quelle 10 zu einem statischen Register 22, das mit der Wortrate mit dieser Information geladen wird, wenn Impulse über die Leitung 15 anliegen.

Der Codeumsetzer 20 bildet von der binärcodierten Abschnittszahl an der Leitungsgruppe 19 eine entsprechende binärcodierte Zahl in einem η: m-Code (der nachfolgend erläutert wird) an der Ausgangsleitung 23 des Umsetzers. Diese Zahl ist der binäre Code für die Grenzzahl, die in F i g. 1 unterhalb der Skala eingetragen ist Jede Grenzzahl ist eine binärcodierte Zahl von π niedrigstelligen 1-Bits, benachbart zu m höchststelligen 0- Bits, wobei η die Abschnittszahl ist Aus diesem Grund wird der am Ausgang des Umsetzers 10 erscheinende Code als π: m-Code bezeichnet Dieser Code wird auch Schiebecode genannt, da sein Wert durch Verschieben statt durch Zählen erhöht oder erniedrigt werden kann. Er ist in der eingangs genannten Literaturstelle IEEE... (Seite 1804) beschrieben. Codeumsetzer wie der Umsetzer 20 sind bekannt und verwenden Kombinationen von UND- und ODER-Gattern zur Durchführung der Umsetzung. In Fi g. 2 sind die Gatter eines Umsetzers gleichen Typs ohne nähere Erläuterung dargestellt Es soll jedoch noch einmal darauf hingewiesen werden, daß zur Durchführung der Übersetzung der Abschnittszahl in die Grenzzahl in der vorher beschriebenen Weise die Eingangsleitung des Umsetzers für das niedrigststellige Bit die oberste Leitung ist, unterhalb der die Leitungen mit zunehmender Bitstelligkeit aufeinanderfolgend angeordnet sind. Auf der Ausgangsseite des Umsetzers ist die Ausgangsleitung für das höchststellige Bit ebenfalls die unterste Leitung. Zusätzliche Leitungen mit abnehmender

,. Bitstelligkeit liegen oberhalb derselben, so daß die Ausgangsleitung für das niedrigststellige Bit der Leitungsgruppe 23 am oberen Ende dieser Gruppe liegt. Da nur sieben verschiedene Signalzustände, zusätzlich für den Fall einer Gesamt-Null, durch die

ι höchststellige Bitgruppe der Leitungen 19 gekennzeichnet werden können, weist der Umsetzer 20 zweckmäßig sieben Ausgangsleitungen auf. Jeder der Ausgangsleiter 23 führt zu einem Voreinstelleingang eines digitalen Speichers, der zum Vor- und Zurückstufen des Werts

...; der höchststelligen Bitgruppe der von der Quelle 10 kommenden Information dient. Der digitale Speicher ist vorteilhaft ein achtstufiges, reversibles Schieberegister 26. Die sieben Ausgangsleitungen 23 des Umsetzers 20 führen zu den Voreinstelleingängen der sieben nie-

.Ί drigststelligen Stufen des Schieberegisters 26, um jeden vorherigen Registerinhalt zu überschreiben. Die höchststellige Stufe ist immer auf Null voreingestellt, was schematisch durch den geerdeten Leiter 30 dargestellt ist. Jede Stufe des Registers 26 hat komplementäre und nichtkomplementäre bzw. normale Ausgänge, die mit einer logischen Einrichtung 27 verbunden sind, weiche die Polarität auswählt. Der komplementäre Ausgang jeder Stufe ist durch einen kleinen Kreis hervorgehoben.

is Auffallend ist die Einfachheit der Gatterverbindung in dem Umsetzer 20, die nur zur Verarbeitung eines Teils der Bits jedes von der Quelle kommenden Zeichens erforderlich ist. Diese Einfachheit wird noch durch die Unempfindlichkeit des π : m-Codes erhöht d. h. für die weitere Umformung in ein analoges Signal können relativ unpräzise Impedanzelemente verwendet werden.

Das Schieberegister 26 wird mit der auf den Leitungen 23 ankommenden Information mit der Wortrate in Abhängigkeit der Taktsignale auf der Leitung 13 geladen. Das Register 26 wird zu einer Schiebeoperation durch Taktsignale veranlaßt die über die Leitung 28 direkt von dem Taktgeber 16 zugeführt werden. Diese Taktsignale sind in Fig.3 dargestellt Jede ansteigende Signalflanke führt zu einem Wert, der einem binären »Eins«-Pegel entspricht Eine Schiebeoperation findet bei jedem Taktimpuls statt außer daß die Schiebeoperation durch logische Schaltungen innerhalb des Registers gehemmt wird, wenn ein Schiebe-Taktimpuls mit einem Wort-Taktimpuls koinzidiert Unter diesen Bedingungen wird das Schieberegister, wie beschrieben, in Abhängigkeit von den Wort-Taktimpulsen geladen.
Die höchststellige Stufe des Schieberegisters 26 ist fest eingestellt wie schematisch durch den geerdeten Leiter 129 dargestellt ist um eine binäre »Null« in Abhängigkeit von einer Schiebeoperation von der höchststelligen Stufe in Richtung auf die niedrigststellige Stufe einzugeben, wobei die in die niedrigststellige Stufe eingegebenen Daten über die Leitung 29 von der Steuereinrichtung 100 kommen, die das NOR-Gatter 101, das EXKLUSIV-ODER-Gatter 102, das 1 -Bit-Register 103 und das EXKLUSIV-NOR-Gatter 104 umfaßt

In den meisten Fällen wird eine binäre »Eins« in das Schieberegister eingegeben. Wenn jedoch alle über die Leitungen 23 von dem Umsetzer 20 in das Schieberegister 26 eingegebenen Bits aus einer binären »Null« bestehen, dann kann es während einiger der aufeinanderfolgenden Schiebeoperationen notwendig sein, in die niedrigststellige Stufe anstatt einer »Eins« eine »Null« einzugeben, wie noch nachfolgend im Zusammenhang mit der Arbeitsweise der Steuereinrichtung 100 beschrieben wird.

Als Beispiel für ein Schieberegister mit steuerbaren Eingängen für die beschriebenen Operationen sei auf das von vielen Herstellern gelieferte Schieberegister SN 74198 verwiesen.

Die Richtung der Schiebeoperation des Schieberegistcrs 26 wird von der niedrigststelligen Bitgruppe jedes von der Quelle 10 kommenden Zeichens bestimmt. Diese Gruppen erscheinen an den Ausgangsanschlüssen des Registers 22 und werden den Frequenzauswahleingängen des binären Multiplizierers 31 zugeführt. Dieser Multiplizierer empfängt über die Leitung 32 auch ein Taktsignal vom Ausgang des Frequenzteilers 17. Die Multiplizierer-Taktsignale auf der Leitung 32 haben die halbe Folgefrequenz der auf der Leitung 28 dem Schieberegister 26 zugeführten Taktsignale.

Das Ausgangssignal des Multiplizierers 31 erscheint auf der Leitung 33 als eine Impulskette, die während der Wortzeit eine Anzahl von Impulsen aufweist, die gleich dem Wert der niedrigststelligen Bitgruppe ist, die in dem Register 22 gespeichert ist. Die Ausgangsimpulse des Multiplizierers auf der Leitung 33 sind etwa gleichmäßig über die Wortzeit verteilt. Die Vorder- und Rückflanke jedes Impulses erscheint in verschiedenen Taktzeiten des Schieberegisters. Beispiele für solche Impulsketten sind in F i g. 3 für jeweils eine niedrigststellige Bitgruppe mit dem Wert 5,1 und 12 dargestellt. Binärmultiplizierer der genannten Art sind bekannt Wie aus dem Taktmuster in F i g. 3 zu ersehen ist, sind die Frequenzteiler 17 und 18 Schaltungen, die an der negativen Flanke getriggert werden. Derartige Frequenzteiler können aus bistabilen Schaltkreisen aufgebaut werden, wie z. B. mit dem bekannten TTL-Frequenzteiler SN74S1IZ

Zwei UND-Gatter 36 und 37 sprechen auf die Kombinationen der Taktsignale auf den Leitungen 32 und 33 des Multiplizierers an, um über das ODER-Gatter 38 Richtungs-Steuerbefehle für das Register 26 zu geben. Diese Gatter arbeiten so miteinander, daß nicht mehr als zwei Befehle des gleichen Typs aufeinanderfolgend erscheinen. Das Gatter 36 spricht auf die Koinzidenz einer logischen »Eins« an, beispielsweise positive Eingangssignale-, während das Gatter 37 zwei invertierende Eingänge aufweist und daher anspricht, wenn keine Signale auf den Leitungen 32 und 33 vorhanden sind, um einen Impuls am Ausgang des Gatters anzugeben. Ein ODER-Gatter 38 koppelt die Ausgänge der beiden Gatter 36 und 37 fiber die Leitung 107 an einen Eingang zur Richtungssteuerung des Schieberegisters 26. Daher veranlaßt ein binäres »Eins«-Signal von dem ODER-Gatter 38 das Schiebere- θο gister, seinen Inhalt in Richtung auf die höchststellige Stufe und bei fehlendem Impuls von dem Gatter 38 seinen Inhalt in Richtung auf die niedrigststellige Stufe zu verschieben. Zur Erläuterung sind in Fig.3 für die drei vorher erwähnten Fälle die Steuerbefehle des Gatters 38 aufgetragen. Es ist ersichtlich, daß in jedem Fall ein Befehl, entweder ein Impuls oder kein Impuls, für jedes in der obersten Reihe der F i g. 3 dargestellten Schiebetaktsignal vorliegt. Ein Befehl zum Vor- (in Richtung auf die höchststellige Stufe) und ein Befehl zum Zurückschieben (in Richtung auf die niedrigststellige Stufe) ist für jedes diskrete Paar von Schiebetaktsignaien vorgesehen. Der Ausdruck »diskretes Paar« soll hier ein Paar von Taktimpulsen bedeuten, welches nur aufeinanderfolgende Taktimpulse enthält, die nicht in irgendeinem anderen Paar von aufeinanderfolgenden Taktimpulsen auftreten.

Innerhalb jedes Paars von Befehlen zum Vor- und Zurückschieben hängt die Reihenfolge, in der die Befehle gegeben werden, vom Auftreten eines Ausgangsimpulses des Multiplizierers auf der Leitung 33 in der nachfolgend beschriebenen Weise ab. Wie man aus F i g. 3 ersehen kann, bewirkt jeder Ausgangsimpuls des Multiplizierers, wenn die Befehle zum Vor- und Zurückschieben als bipolare Signale betrachtet werden, mit seiner Vorderflanke eine Umkehrung von einer normalen Befehlsfolge Zurück-Vor in eine Befehlsfolge Vor-Zurück und mit seiner Rückflanke eine Wiederherstellung der Befehlsfolge Zurück-Vor. Ausgehend von irgendeinem gegebenen digitalen Wert in dem Schieberegister 26 kann dieses nur in einem Bereich arbeiten, der sich von einem höheren Speicherwert zu einem niedrigeren Speicherwert in der Wertstufung des Schieberegisters erstreckt. Das Schieberegister kann also zu verschiedenen Zeitpunkten der Zeichenzeit nur einen der drei Werte in diesem Bereich annehmen, wie nachfolgend noch anhand von F i g. 4 erläutert wird.

Für den Fall, daß in jeder Stufe des Schieberegisters 26 eine »Null« gespeichert ist, ist ein Schritt zu einem niedrigeren Speicherwert nicht möglich, wenn auf der Leitung 107 ein Befehl zum Zurückschieben (eine »Null«) ankommt. Dafür muß die Yorzeichenbit-Steuerschaltung 27 und das Widerstandsnetzwerk 39 verändert werden. Dies wird durch die Einrichtung 100 für die Vorzeichensteuerung erzielt In dieser Einrichtung wird das NOR-Gatter 101 über die Leitung 105 von dem niedrigststelligen Bit des Schieberegisters 26 gesteuert und der Richtungsbefehl auf der Leitung 106 von dem Ausgang des Gatters 38. Wenn am Ausgang des NOR-Gatters 101 eine »Null« ansteht wird die Information in dem Register 12 direkt durch das EXKLUSIV-ODER-Gatter 102 zum Flipflop 103 geleitet das in Abhängigkeit von Impulsen des Taktgebers auf der Leitung 128 geladen wird. Wenn am Ausgang des Gatters 101 eine »Eins« ansteht die nur erscheint wenn das niedrigststellige Bit des Schieberegisters 26 und das Ausgangssignal zur Richtungssteuerung des Gatters 38 beide »Null« sind, wird das Ausgangssignal des Registers 12 durch das Gatter 102 komplementiert., bevor das Flipflop 103 gespeist wird. Daher wird das Vorzeichenbit im Flipflop 103 geändert

Für den Fall, daß alle Bits in dem Schieberegister 26 »Null« sind und ein Befehl zum Zurückschieben die beschriebene Änderung des Vorzeichenbits bewirkt ist der nächste, am Ausgang des Gatters 38 erscheinende Richtungsbefehl notwendigerweise ein Befehl zum Vorschieben, falls kein Übergang im Ausgangssignalzustand des Multiplizierers 31 stattgefunden hat In diesem Fall ist jedoch keine »Eins« in die niedrigststellige Stufe des Schieberegisters zu verschieben. Statt dessen ist nur eine Änderung des Vorzeichens in seinen ursprünglichen Zustand, wie er in dem Register 12 festgehalten wird, erforderlich. Um das Eingeben einer »Eins« in das Schieberegister 26 auf der Leitung 29 zu vermeiden, wird das EXKLUSIV-NOR-Gatter 104 dazu verwendet die normalen Ausgänge der Register 12 und 103

miteinander zu vergleichen. Wenn in diesen Registern die gleiche Information enthalten ist, erscheint eine »Eins« auf der Leitung 29. Bei unterschiedlichen Informationen infolge einer Datenänderung im Flipflop 103 erscheint jedoch eine »Null« auf der Leitung 29 und wird auf den nachfolgenden Befehl zum Vorschieben hin in die niedrigststellige Stufe des Registers 26 eingegeben.

Die logische Schaltung 27 zur Polaritätsauswahl koppelt die Ausgänge der entsprechenden Stufen des Schieberegisters mit Eingangsanschlüssen oder Anzapfungen des Widerstands-Leiternetzwerks 39, um von dem Netzwerk an analoges Ausgangssignal auf der Leitung 40 abzuleiten. Eine »Null« für das Vorzeichenbit auf der Leitung 11 stellt eine positive Zahl dar und das komplementäre Ausgangssignal des Flipflops !03 wird zur Steuerung der logischen Schaltung 27 und des Leiternetzwerks 39 verwendet. Das analoge Signal auf der Leitung 40 weist eine verschiedene Amplitude für jeden unterschiedlichen Satz von binär codierten Bits in dem Schieberegister 26 auf. Die logische Schaltung 27 enthält einen Satz von UND-Gattern 41, von denen vier in Fig.2 dargestellt sind. Diese Gatter werden von komplementären »Eins«-Ausgangssignalen des Flipflops 103, entsprechend einem positiven Vorzeichen, durchgeschaltet. Im durchgeschalteten Zustand koppelt jedes Gatter die »Eins« an dem normalen Ausgang jeder zugeordneten Stufe des Schieberegisters an einen Stufenwiderstand 42 des Netzwerks 39. Die logische Schaltung 27 enthält zusätzlich einen Satz von ODER-Gattera 43, von denen jedes entweder ein komplementäres Ausgangssignal seiner zugeordneten Stufe des Schieberegisters oder ein komplementäres »Eins«-Ausgangssignal des Flipflops 103 an einen anderen Stufenwiderstand 46 des Netzwerks 39 koppelt Jedes Gatterpaar 41, 43 stellt eine Anzapfungs-Kopplungsschaltung dar. Bei jedem Gatter erscheint im durchgeschalteten Zustand ein »Eins«-Ausgangssignal der gleichen Größe, die in vorteilhafter Weise ausgewählt werden kann, wie noch beschrieben wird.

Zur Erläuterung der Arbeitsweise der logischen Schaltung 27 sei zunächst angenommen, daß ein positives komplementäres Ausgangssignal des Flipflops 103 auf der Leitung 47 ansteht. Zu dieser Zeit ist das UND-Gatter 41 jeder Stufe durchgeschaltet und gibt den wahren Zustand der zugeordneten Stufe auf das Netzwerk 39. Zur gleichen Zeit wird das Komplement »Eins« des Vorzeichenbits auf der Leitung 47 über jedes der Gatter 43 als ein festes Spannungssignal unabhängig von dem Informationszustand in der einzelnen Registerstufe zugeführt. Wenn andererseits das Komplement Hps Vorzeichenbits auf der Leitung 47 eine binäre »Null« ist, werdeiä die UND-Gatter 41 abgeschaltet und die ODER-Gatter 43 koppeln die komplementäre Form der Stufen des Schieberegisters an das Widerstandsnetzwerk 39. Daher werden, wenn das Komplement des Vorzeichenbits auf der Leitung 47 eine »Eins« ist von jeder Stufe des Schieberegisters zwei Stromeinheiten an das Netzwerk 39 geliefert, wenn die Registerstufe gesetzt ist (binäre »Eins«). Es wird aber nur eine Stromeinheit abgegeben, nämlich über ein ODER-Gatter 43, wenn die Stufe rückgestellt ist (binäre »Null«). Wenn das Komplement des Vorzeichenbits von dem Flipflop 103 eine binäre »Null« ist werden keine Stromeinheiten an das Netzwerk 39 geliefert, wenn die Registerstufe gesetzt ist, und eine Stromeinheit bei rückgesteüter Stufe abgegeben. Die Gesamtwirkung eines von drei möglichen, von dem Vorzeichen beeinflußten Pegeln, der an jeder Leiteranzapfung erscheint, erzeugt auf der Leitung 40 jede der vorerwähnten verschiedenen Amplituden, die sämtlich positiv sind. Das äquivalente bipolare Signal kann durch feste subtraktive Voreinstellung oder kapazitive Kopplung abgeleitet werden, was aber nicht näher dargestellt ist. Die Tatsache, daß zwei der vier erwähnten Bedingungen eine einzelne Stromeinheit von der Stufe liefern, stellt keine Zweideutigkeit dar, da für den einen

ίο Fall, wenn sich die Leitung 47 in einem hohen Signalzustand befindet, eine feste Stromeinheit vorliegt die eine Polarität der digitalen Eingangsinformation von der anderen unterscheidet. Das Vorzeichenbit ist auch an das Ende des Leiternetzwerks 39 für das niedrigststellige Bit über die Leitung 47 gekoppelt um einen zusätzlichen Strom dem Leiternetzwerk zuzuführen, um den analogen Stufenpegel gegen den benachbarten Abschnitts-G^renzpegel zu versetzen, beispielsweise positiv und negativ um ein Drittel gegen die Grenzzahl Null, wie noch erläutert wird.

Das Widerstands-Leiternetzwerk 39 ist vorteilhaft ein sog. /?/2/?-Netzwerk. Das bedeutet, daß die Widerstände 48 in Serie zwischen dem Ausgangsleiter 40 und Erde liegen, was man als Balken auf der einen Seite der Leiter ansehen kann. Jedes Paar von Stufenwiderständen 42, 46 ist auf der einen Seite miteinander und einer Anzapfung zwischen einem Paar von Balkenwiderständen 48 verbunden. Die Balkenwiderstände 48 haben alle den gleichen Widerstandswert R und die Stufenwiderstände 42 und 46 weisen sämtlich den gleichen Widerstandswert 4Ä auf. In einem konventionellen Ä/2/?-Netzwerk, bei dem es nur einen einzelnen Widerstand pro Stufe gibt, weist dieser einen Widerstandswert 2R auf. In dem vorliegenden Ausführungsbeispiel für bipolare Signale, bei dem zwei Spannungseingänge parallel zu jeder Anzapfung der Leiter führen, hat jeder Stufenwiderstand einen Widerstand von 4Λ. Zusätzlich wird das über die Leitung 47 ankommende Vorzeichenbit über einen Widerstand 149 mit einem Widerstandswert von 4Ä in das Leiternetzwerk eingespeist um die bereits erwähnte Amplitudenversetzung um ±'/3 gegenüber dem Ausgangspunkt zu erzielen. Diese Größe der Versetzung isi lediglich zur Vereinfachung der Schaltung und zwecks

besserer Übersichtlichkeit der quantitativen Zusammenhänge für eine binäre Codierung gewählt worden. Der Widerstand 149 ist mit dem nichtgeerdeten Anschluß des Widerstands 148 verbunden, der einen Widerstandswert von 4 R/3 aufweist und andererseits

so auf Erdpotential liegt Der Wert des Widerstands 148 ist so gewählt um den Rest des Leiternetzwerks mit dem Widerstand 149 an die Schaltung anzupassen.

Bekanntlich sind Schaltungen, die Eingangssignale an die Stufenwiderstände eines Leiternetzwerks liefern, fest eingestellt so daß das analoge Ausgangssignal auf der Leitung 40 zu einem beliebigen Zeitpunkt dem binär codierten Wert entspricht, der dann in dem Schieberegister 26 gespeichert ist Wenn jedoch der gespeicherte Wert in einem n-aus-m-Code dargestellt ist und ein Λ/2/i-Netzwerk verwendet wird, ist die Vorspannung für die Speiseschaltungen, beispielsweise der »Eins«-Pegel am Ausgang der Gatter 41 und 43, so ausgewählt daß das analoge Ausgangssignal auf der Leitung 40 eine Amplitude aufweist, die innerhalb des Codeabschnitts liegt dessen untere Grenzamplitude durch den Wert in dem Schieberegister 26 definiert ist Die Lage des analogen Stufenpegels in diesem Abschnitt ist algebraisch derart bestimmt daß er auf einem Pegel liegt

der den gleichen Amplitudenabstand von jeder benachbarten Abschnittsgrenze wie eine korrespondierende Amplitudenstufe auf der entgegengesetzten Seite der entsprechenden Grenze in der geordneten Folge aufweist. Daher ist für das kompandierte System mit einem η: m-Code, wobei η die Abschnittszahl, b der Grenzwert des Abschnitts und 6=2"-1 ist, die analoge Ausgangsspannung jeder Stufe V- (2"⁺² — 3)/3. Dieses Abstufen wird von dem Widerstand 149 und dem Signal auf der Leitung 47 bewerkstelligt, wie bereits erwähnt wurde.

Wenn die Quelle 10 andererseits ein gleichförmiges PCM-Signal liefert, muß der Umsetzer 20 in geeigneter Weise modifiziert werden, um den η: /η-Code für den Grenzwert b jedes Abschnitts η zu erzeugen, wobei b = η ist. Das Widerstandsnetzwerk 39 nimmt die Form eines Widerstandsbaumes an, in dem die Widerstände 48 und 548 eliminiert sind und die Widerstände 42, 46 und 149 alle den gleichen Widerstandswert haben und ihr freies oder balkenseitiges Ende direkt mit der Leitung 40 verbunden ist. Dann ist die Ausgangsspannung auf der Leitung 40, korrespondierend zu jedem Grenzwert, in der Mitte innerhalb des bezeichneten Abschnitts zu einer Spannung von V = n+ '/2 versetzt.

F i g. 4 erläutert die relativen Signalzustände für dis vorerwähnte, in F i g. 1 gezeigte Beispiel, nämlich für den Fall einer höchststelligen Bitgruppe 100, um die Abschnittszahl vier darzustellen. Dieser Abschnitt hat seinen unteren Grenzwert bei fünfzehn Amplitudeneinheiten, der auf der linken Ordinate in F i g. 4 aufgetragen ist. Mit dem Wert 15 in dem Schieberegister 26 ist der auf der Leitung 40 erscheinende Stufenpegel der Amplitude 20¹A Amplitudeneinheiten, beispielsweise 5'/3 Einheiten über dem Pegel 15, wie es auf der rechten Ordinate in F i g. 4 aufgetragen ist. Die Amplitudenstufe unterhalb des Grenzpegels beträgt 9²A Einheiten und liegt um 5'/3 Einheiten unterhalb des Werts 15. Wenn der Grenzpegel 31 in dem Schieberegister 26 gespeichert ist, sind die analogen Ausgangs-Stufenpegel unter- und oberhalb dieses Werts 20¹A und 41²A, beispielsweise 10²/3 Amplitudeneinheiten auf jeder Seite des Grenzpegels 31. Daher ist für das Beispiel eines binären Wortes für die Dezimalzahl + 20 und einer niedrigststelligen Bitgruppe mit dem Wert 5 die Folge von Vor-Zurückbefehlen teilweise in F i g. 3 für die Folge nach F i g. 4 gezeigt, die auf der Zeitskala zwischen 3 und 29 liegt.

Diese Befehle schieben den Inhalt des Schieberegisters jeweils nur einen Schritt vor und zurück, und zwar nach jeder Seite des Anfangswerts 15. Das gestufte analoge Ausgangssignal auf der Leitung 40 wird von dem Anfangswert 20¹A auf den Wert 9²/3 nach unten gestuft und den Wert 41²A nach oben gestuft, und zwar in einer einzelnen in F i g. 4 dargestellten Folge, wobei die Richtung durch die Vor-Zurückbefehle des Gatters 38 bestimmt wird. Als Ergebnis dieser Stufung des analogen Signals stellt sich ein Mittelwert der analogen Werte auf der Leitung 40 über die 32 während einer Zeichenzeit stattfindenden Stufungsschritte ein, der exakt den Wert +20 des digitalen PCM-Wortes von der Quelle 10 angibt

Ein Tiefpaß 50 in F i g. 2 empfängt sein Eingangssignal von der Leitung 40 und dient zur Glättung des stufenförmigen analogen Signals auf dieser Leitung. Dazu beträgt die Grenzfrequenz des Filters etwa die Hälfte der Wortrate der von der Quelle 10 kommenden digitalen Wörter.

F i g. 5 zeigt eine modifizierte logische Schaltung 27', die vorteilhaft für die Kopplung des Ausgangs des Schieberegisters 26 in Fig. 2 ein Widerstands-Leiternetzwerk ist, wenn die gesamte Schaltung 27' als integrierte Schaltung hergestellt wird. Diese logische Schaltung ist für einige Schaltungsoperationen günstiger, da es in einer integrierten Schaltung einfacher ist, eine Konstantstromquelle z:i realisieren, um angenähert gleiche entsprechende positive und negative (wenn fest eingestellt oder kapazitiv gekoppelt) analoge Amplitudenstufen zu erhalten, wie es bei der logischen Schaltung 27 in F i g. 2 der Fall ist. Bei der logischen Schaltung 27 ist es notwendig, die Ausgänge der UND- und ODCR-Gatter, welche die Anzapfungen des Leiternetzwerks speisen, abzugleichen, um die exakten ganzzahligen Stromeinheiten am Ende jeder Widerstandsstufe zu erhalten und damit die Genauigkeit des Spannungspegels auf der Ausgangsleitung 40 sicherzustellen. Spannungsquellen für Gatter können abgeglichen werden, jedoch kann dieser Abgleich durch geringe Änderungen in den Schaltwiderständen der Gatter 41 und 43 wieder aufgehoben werden, wodurch ein Rauschen des analogen Signals am Ausgang des Filters 50 auftritt. Die Verwendung von Konstantstromquellen in der Schaltung 27' gemäß F i g. 5 verhindert dieses Problem.

In der Schaltung nach F i g. 5 werden das komplementäre Vorzeichenbit-Eingangssignal auf der Leitung 47 und die acht Betragbits-Eingangssignale in dem n-aus-m-Code wie zuvor verwendet. Die Amplitudeninformation wird jedoch direkt an jede Balkenanzapfung des Leiternetzwerkes geliefert, anstatt wie vorher über die beiden Stufenwiderstände in Fig. 2. Dadurch wird die durch die zweite Harmonische verursachte Verzerrung des analogen Ausgangssignals vermindert. Auch wird in F i g. 5 das Netzwerk 39 mehr vom Strom als von der Spannung betrieben; d. h. die Bits werden direkt den Balkenanzapfungen zugeführt, und zwar über Anschlüsse der Widerstände 48. Alle Stufenwiderstände 42' haben bis auf die beiden Widerstände 48' an jedem Ende der Leiter einen Wert von 2R, während die Widerstände 48' den Wert R aufweisen. Die den Balkenwiderständen abgewandten Enden der Stufenwiderstände sind miteinander und mit einer Quelle 51 für ein positives Potential verbunden, ebenso die Widerstände 48'. Die Quelle 51 ist schematisch durch einen Kreis mit einem positiven Vorzeichen dargestellt und repräsentiert die Polarität eines entsprechenden Anschlusses irgendeiner Spannungsquelle, deren Anschluß mit entgegengesetzter Polarität geerdet ist. Ähnliche Quellenbezeichnungen wurden auch in F i g. 5 verwendet.

Die Größen- und Polaritätssteuerung an jeder Anzapfung des strornbctriebenen Widerstandsnetzwerks 39' wird von einer der Anzapfungsschaltungen 52 durchgeführt. Da diese Schaltungen gleich aufgebaut sind, ist in Fig.5 nur eine im Detail dargestellt Eine ähnliche, aber vereinfachte Anzapfungsschaltung 152 wird zur Ankopplung der Vorzeichenbits von der Leitung 47 an das Ende des Widerstandsnetzwerks, das benachbart zu der Anzapfung für das niedrigststellige Bit ist, verwendet In der Schaltung 52 ist ein Paar von aus Transistoren bestehenden Differenzverstärkern 53 und 56 vorgesehen, von denen jeder eine identische Konstantstromquelle aufweist die zwischen ihrer gemeinsamen Emitterieitung und einer Quelle 58 mit negativem Potential liegt Die beiden Verstärker enthalten zwei Transistoren 59 bzw. 60, deren Kollektorelektroden mit einer Quelle 61 positiven Potentials verbunden sind und eine Funktion als Wee

zur Stromableitung ausüben. In ähnlicher Weise weisen die Verstärker zusätzlich Transistoren 62 bzw. 63 auf, deren Koliektorelektrodeii miteinander verbunden sind und über eine Leitung 66 zu einer Anzapfung zwischen Balkenwiderständen des Leitungsnetzwerks 39' führen.

Ein Betragsbit von der Stufe /des Schieberegisters in F i g. 2 steuert die Transistoren 59 und 60 in F i g. 5. Die wahre bzw. normale Form A,- des Bits wird über das UND-Gatter 57 zur Basiselektrode des Transistors 60 und die komplementäre Form A, des Bits direkt zur Basiselektrode des Transistors 59 geleitet, der als ein zusätzlicher Stromsenkenpfad arbeitet. Die Basiselektroden der Transistoren 62 und 63 sind miteinander und einer Quelle 67 positiven Potentials verbunden, welche die Basiselektroden mit einer Vorspannung beaufschlagt, die etwa in der Mitte zwischen den Spannungen der »Null«- und »Eins«-Signale von der Stufe / liegt Daher leitet der Transistor 62 nur dann, wenn die andere Seite des Verstärkers 53 nichtleitend ist Ebenso ist der Transistor 63 nur dann leitend wenn sich die andere Seite des Verstärkers 56 im nichtleitenden Zustand befindet

Der Transistor 62_ wird zusätzlich von dem invertierten Vorzeichenbit S beeinflußt das über die Leitung 47 jeder der Anzapfungsschaltungen 52 zugeführt wird. Innerhalb jeder Anzapfungsschaltungen liegt das invertierte Vorzeichenbit an dem zweiten Eingang des Gatters 57. Es liegt auch an der Basiselektrode des Transistors 69, dessen Kollektor-Emitterstrecke parallel zu der gleichen Strecke des Transistors 59 geschaltet ist.

Die Emitterelektroden der Transistoren 59,69 und 62 sind miteinander und über die Kollektor-Emitterstrecke des Transistors 70 sowie über einen strombegrenzenden Widerstand 71 mit der Quelle 58 negativen Potentials verbunden. In ähnlicher Weise sind die Emitterelektroden der Transistoren 60 und 63 miteinander und über einen Transistor 72 sowie einen Widerstand 73 mit der gleichen Quelle verbunden. Die Basiselektroden der Transistoren 70 und 72 sind miteinander und der Basiselektrode des als Diode geschalteten Transistors 76 verbunden, der in Serie zwischen den Spannungsteilerwiderständen 77 und 78 liegt, die wiederum zwischen eine Quelle 79 positiven Potentials und eine Quelle 58 negativen Potentials geschaltet sind. Daher fixiert die Schaltung des Transistors 76 die Basisvorspannung aller als Konstantstromquellen arbeitenden Transistoren 70 und 72 in sämtlichen Anzapfungsschaltungen 52. Die Widerstände 71 und 73 sind identisch, wodurch gleiche Kollektorströme für die Transistoren 70 und 72 eingestellt werden.

Der Transistor 59 des Verstärkers 53 wird ansprechend auf eine binäre »Null« von dem Datenbit der Stufe/in den leitenden Zustand gesteuert, beispielsweise A, im »Eins«-Zustand. Der Transistor 69 wird ansprechend auf ein positives Vorzeichenbit (S gleich Null) von dem invertierten Vorieichenbit in _den leitenden Zustand gesteuert, wenn beispielsweise S als binäre »Eins« vorliegt. Wenn daher entweder der Transistor 59 oder der Transistor 69 leitend ist (das Vorzeichenbit des Zeichens ist positiv oder das Datenbit eine binäre »Null«), führt der Transistor den vollen Strom des Verstärkers 53 und verriegelt den Transistor 62 im nichtleitenden Zustand. Wenn das Vorzeichenbit negativ ist und das Datenbit als binäre »Eins« vorliegt, sind die Transistoren 59 und 69 nichtleitend und der Transistor 62 zieht über die Leitung 66 die einzelne Stromeinheit die der Verstärker aufnehmen kann.

In ähnlicher Weise wird der Transistor 60 des Verstärkers 56 in Abhängigkeit einer Koinzidenz des positiven Vorzeichenbits und einer binären »Eins« des Datenbits leitend, beispielsweise hei einer Koinzidenz von 5 und A₁, die als binäre »Eins« vorliegea Unter dieser Bedingung verriegelt der Transistor 60 den Transistor 63 im nichtleitenden Zustand. Wenn entweder das Vorzeichenbit negativ ist oder das Datenbit als

ίο binäre »Null« vorliegt ist der Transistor 60 nichtleitend und der Transistor 63 zieht die gesamten Stromeinheiten, die der Verstärker 56 aufnehmen kann.

Wie ersichtlich ist fließt in der Leitung 66 kein Strom, wenn das Bit / eines postiven Zeichens eine binäre »Eins« ist In dem Leiter 66 fließt eine Stromeinheit wenn das Bit /entweder für ein positives oder negatives Zeichen als binäre »Null« vorliegt Zwei Stromeinheiten werden in dem Leiter 66 geführt wenn bei einem negativen Zeichen das Bit /als binäre »Eins« vorliegt

Die Anzapfungsschaltung 152 für das Vorzeichenbit enthält einen einzelnen Differenzverstärker 153 mit einer Konstantstromquelle, die zwischen seiner gemeinsamen Emitterleitung und einer Quelle 58 negativen Potentials liegt Die Kollektorelektrode des Transistors 169 ist mit einei Quelle positiven Potentials verbunden. Die Kollektorelektrode des Transistors 162 ist über die Leitung 166 mit einer Anzapfung am Ende des Leiternetzwerks verbunden. Die Basiselektrode des Transistors 162 liegt an der Quelle 67 mit positivem

jo Potential, das etwa in der Mitte zwischen den Pegeln eines binären »Eins«- und »Null«-Signals des invertierten Zeichenbits S auf der Leitung 47 liegt Bei einem positiven Vorzeichenbit (beispielsweise 5 als binäre »Eins«) führt der Transistor 169 den gesamten Strom des Verstärkers 153 und verriegelt den Transistor 162 im nichtleitenden Zustand. Bei negativem Vorzeichenbit ist der Transistor 169 nichtleitend und der Transistor 162 zieht über die Leitung 166 eine einzelne Stromeinheit. Bei einem positiven Zeichen führt die Leitung 166 keinen Strom, während für ein negatives Zeichen eine Stromeinheit vorliegt.

Die Emitterelektroden der Transistoren 169 und 162 sind über die Kollektor-Emitterstrecke eines Transistors 170 und einen den Strom bestimmenden Widerstand 171 mit der Quelle 58 negativen Potentials verbunden. Die Basiselektrode des Transistors 171 ist mit der Basis des Transistors 76 verbunden und erhält somit den gleichen Vorstrom wie die Transistoren 70 und 72 der Anzapfungsschaltungen 52. Daher wird die

so Schaltung 152 von der gleichen Konstantstromquelle wie die Schaltungen 52 versorgt.

Die vorgenannten Bedingungen für die Stromeinheit bei als »Null« und »Eins« vorliegenden Betragsbits eines positiven oder negativen Wortes entsprechen den ähnlichen Bedingungen, wie sie in Verbindung mit F i g. 2 erläutert wurden. Das heißt, eine Anzapfung des Widerstandsnetzwerks kann 0,1 oder 2 Stromeinheiten empfangen, wie es zur Bestimmung bipolarer analoger Signale notwendig ist. In der Schaltung gemäß Fig.5 tritt jedoch die zweite Harmonische in geringerem Maß bei dem analogen Ausgangssignal auf der Leitung 40 auf, da nur ein Widerstand für jede Stufe des Leiternetzwerks verwendet wird. Diese Schaltung läßt sich ökonomisch auch besser als integrierte Schaltung in einer einzelnen Siliziumscheibe integrieren.

Hierzu 3 Blatt Zeichnungen

Claims (7)

Patentansprüche:

1. Decodierer zum Erzeugen eines gestuften analogen Signals aus einem PCM-Wort, wobei das ; Signal einen analogen Mittelwert über die Wortzeit aufweist, der im wesentlichen gleich dem codierten Wert des Wortes ist, und wobei die höherstelligen Bits des Wortes eine Grobabstufung und die niedrigerstelligen Bits über einen Raten-Multiplizie- κι rer eine Feinabstufung des Analogwertes bestimmen, und bei dem ein Widerstandsnetzwerk Verwendung findet und ferner mit einem Speicher für digitale Informationen, gekennzeichnet durch ι -. eine Einrichtung (10, 20, 18) zum Voreinstellen des Speichers (26) auf einen binär codierten Wert, welcher dem Analogwert entspricht, der durch die höherstelligen Bits des Wortes dargestellt wird, eine Einrichtung (16, 17, 36, 37, 38), die bewirkt, daß der voreingestellte binär codierte Wert im Speicher während jedes einer Vielzahl von periodisch wiederkehrenden Zeitintervallen zwischen aufeinanderfolgenden Voreinstellungen des Speichers jeweils nur um eine Stufe in einem geordneten 2^r> Stufungssystem vor- oder zurückgeschaltet wird,

eine Einrichtung (22, 31, 36, 37, 38), die auf den niedrigerstelligen Bitanteil des Wortes anspricht und die Folge der Vor- und Zurückschaltungsvorgänge in einem Bereich von drei Stufen mit dem in Voreinstellen als Zwischenstufe steuert, und
eine das Widerstandsnetzwerk (39) einschließende Einrichtung (27, 39) zur Ableitung eines analogen Signals, dessen Wert in jedem Intervall dem Wert des binär codierten Speicherinhalts entspricht. r>

2. Decodierer nach Anspruch 1, dadurch gekennzeichnet, , daß der voreingestellte binäre Wert für jedes Paar von aufeinanderfolgenden Intervallen eine Stufe vor- und eine Stufe zurückgestellt wird.

3. Decodierer nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Speicher ein reversibles Schieberegister (26) ist.

4. Decodierer nach Anspruch 3, dadurch gekennzeichnet, daß der Schieberichtungseingang (107) des Schieberegisters (26) über ein Exklusiv-NOR-Gatter (36, 37, 38) angesteuert wird, an dessen beiden Eingängen das Ausgangssignal des Ratenmultiplizierers (31) und der diesen steuernde Multipliziertakt (F ig. 3; 32) anliegen.

5. Decodierer nach Anspruch 3 oder 4, dadurch gekennzeichnet,

daß für ein n-stufiges, reversibles Schieberegister (26) ein η: /η-Code zum Voreinstellen der n— 1 niedrigststelligen Stufen Verwendung findet,
daß die höchststellige Stufe (HSB) des Schieberegisters bei jeder Schiebeoperation in Richtung auf die niedrigststellige Stufe (NSB) in den binären »Null«- Zustand eingestellt wird, und
daß die niedrigststellige Stufe (NSB) des Schieberegisters (26) bei einer Schiebeoperation in Richtung auf die höchststellige Stufe (HSB) in den binären »EINS«-Zustand eingestellt wird.

6. Decodierer nach Anspruch 5, dadurch gekennzeichnet, daß das Einstellen der niedrigststelligen Stufe (NSB) des Schieberegisters (26) in den binären »Eins«-Zustand dann gesperrt wird, wenn einer Zurückstufung eine Vorstufung folgt und gleichzeitig die niedrigststellige Stufe (NSB) im binären »Null«-

Zustand ist.

7. Decodierer nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet,

daß die Einrichtung zum Ableiten eines analogen Signals das Widerstandsnetzwerk mit einer Vielzahl von Widerständen (48, 48'), die zwischen einem Anschluß (51) für ein Referenzpotential und einem Ausgangsanschluß (40) in Reihe geschaltet sind, wobei der dadurch gebildete Spannungsteiler Anzapfungen für eine Vielzahl von Schaltungen (52) aufweist, die jeweils vom Speicher (26) gesteuert werden und je ein Paar von als Stromschalter arbeitenden Differenzverstärkern (53, 56), von denen jeder eine Konstantstromquelle (70, 72) zur Bildung einer festen vorbestimmten, für jeden Verstärker gleichen Stromeinheit enthält und für jeden Verstärker ein wählbarer Strompfad (66) zwischen seiner Stromquelle (70, 72) und der zugehörigen Anzapfung des Spannungsteilers und ein weiterer wählbarer Strompfad zwischen seiner Stromquelle (70, 72) und einer Stromsenke (61) vorgesehen sind,

und eine Einrichtung (57, 59, 69) enthält, die in Abhängigkeit von Kombinationen der Signalzustände der Bits des Speichers (26) und des Vorzeichenbits den Strompfad in jedem der Differenzverstärker auswählt und dadurch die Anzahl der Stromeinheiten an der jeweiligen Anzapfung bestimmt,
ferner eine Einrichtung (152) enthält, die abhängig vom Vorzeichenbit eine Stromeinheit an diejenige Anzapfung des Spannungsteilers, die dem Anschluß für das Referenzpotential benachbart ist, liefert.