DE2548265C3 - Schaltungsanordnung zur symmetrischen Frequenzteilung durch eine ungerade Zahl - Google Patents
Schaltungsanordnung zur symmetrischen Frequenzteilung durch eine ungerade ZahlInfo
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Description
oder »Transients«) enthalt, die sich infolge endlicher Anstiegs- und Abfallzeilen sowie durch der Schaltung
innewohnende Verzögerungen ergeben. Führt man Maßnahmen zur Kompensation dieser Verzögerungen
ein, dann geht die gewünschte Symmetrie der Ausgangswellenform verloren.
Die Aufgabe der Erfindung besteht in der Schaffung
einer durch eine ungerade Zahl m frequenzteilenden Schaltungsanordnung, die ein im wesentlichen symmetrisches
Ausgang^ignal ohne die vorstehend genannten unerwünschten flüchtigen Störungen erzeugt Ausgehend
von einer Anordnung der eingangs beschriebenen Art wird diese Aufgabe erfindungsgemäß dadurch
gelöst, daß die Anzahl π der Flipflops gleich (m+i)/2 ist;
daß die Eingangsimpulse in ihrer wahren Form dem ersten bis (n — 1 )ten Flipflop und in komplementärer
Form dem η-ten Flipflop zugeführt werden; daß die Verbindungseinrichtung eine NAN D-Funktion der
Ausgangssignale des (n-2)ten und des (n—l)ten Flipflops an das erste Flipflop liefert; daß die
Verknüpfungsschaltung eingangsscitig mit den Ausgängen des (/7— l)ten und des n-icn Flip.iops verbunden ist.
Die erfindungsgemäße Schaltung liefert das symmetrische
Ausgangssignal ohne die unerwünschten flüchtigen Störungen, selbst wenn die Folgefrequenz der
Eingangsimpulsc nahezu gleich ist dem Reziprok wert der V erzögerung in verschiedenen Stufen.
Di<: Erfindung wird nachstehend an Hand von Zeichnungen erläutert:
Fig. I zeigt das l.ogikschallbild einer typischen bekannten Schaltungsanordnung zur Fx/.cugung eines
symmetrischen Ausgangssignals. dessen Frequenz ein Drittel der Eingangsfrequenz beträgt;
Fig. 2 zeigt eine logische Schaltung gemäß einer Ausfiihrungsform der Erfindung;
Fig. 3 zeigt in einem Diagramm die zeitliche Beziehung zwischen Signalen, die an verschiedenen
Punkten der Schallung nach F i g. 2 auftreten.
Die bekannte Schaltung nach Fig. I enthält zwei sogenannte )K-Flipflops Il und 13, deren eines den
Beinamen »4 und deren anderes den Beinamen »0«
trägt. Der Inhalt des Λ-Flipflops II wird mit jedem
Eingangssignal in das B-Flipflop 13 geschoben. Das dem
J-Eingang des /I-Flipflops Il angelegte Signal ist eine
gleichbleibende logische »I«, so daß jedes Eingangssignal das /4-Flipflop Il zu »setzen« trachtet, wein nicht
das S-Flipflop 13 gesetzt ist. Wenn uer Ausgang des
ß-Flipflops 1.3 ein Eingangssignal an den K-Eingangdes
/t-Flipflops Il liefert, dann wird das -4-Flipflop durch
jeden Eingangsimpuls in den entgegengesetzten Zustand getriggert. Eine ausführliche Beschreibung der
Arbeitsweise verschiedener Flipfloptypen befindet sich in der US-Patentschrift 33 88 545, auf die hiermit
verwiesen wird.
Ein ODER-Glied 15 liefert ein Ausgangssignal, wenn im ß-Flipflop 13 eine »0« gespeichert ist, oder während
eines bei gesetztem 4-Flipflop Il über das UND-Glied
17 kommenden Eingangssignalimpulses.
Die Schaltung nach Fig. 1 liefert eine im wesentlichen
symmetrische Ausgangswellenform, deren Frequenz ein Drittel der Frequ ;nz der ftngangswellenform
beträgt. Das Setzen und Zurücksetzen der A- und Ö-Flipflops spielt sich in solcher Folge ab, daß das
A-Flipflop und das B- Flipflop während zweier Perioden
der Eingangsimpulse gesetzt und während einer Periode /iTückgcset/l sind, wobei jedoch der Zyklus oder die
Periode, während well her beide I lipdops /iirik kgesel/t
sind, nicht immer dicsilN· ist Wenn sowohl d.is
.l-Flipflop Il und das /M-'lipllnp I) gesetzt sind, dann
kann nur während der positiven Hälfte der Periode des Eingangssignals ein Ausgangssignal über das UND-Glied
17 durch das ODER-Glied 15 gesendet werden. Während des negativen Teils des Eingangsimpulses ist
das UND-Glied 17 gesperrt, und weil das Ö-Flipf|op gesetzt ist, wird keiner der Eingänge des ODER-Gliedes
15 aktiviert. Der nächste positive Ausschlag des Eingangssignals triggert das 4-Flipflop in den zurückgesetzten
Zustand, womit das UND-Glied 17 wiederum gesperrt wird. Das Eingangssignal wird jedoch direkt
auf das UND-Glied 17 gekoppelt, während die Rücksetzung des Λ-Flipflops 11 in Wirklichkeit etwas
verzögert erfolgt, so daß der Ausgang des UND-Gliedes 17 während dieser Verzögerungszeit vorübergehend
aktiviert ist, bevor das dem gesetzten Zustand entsprechende Ausgangssignal des A-Flipflops 11
niedrig (d. h. »0« wird). Die Breite de·; resultierenden
ungewollten Ausgangssignals ist annähernd gleich der Verzögerungszeit zv^schen dem Eingang des Tiiktsignals
und dem .Signalwechsel am Ausgang des .-\-F!ipflups II. Man kann zwar verschiedene Maßnahmen
für eine Signalverzögerung am Eingang des UND-Gliedes 17 iieffen, eine solche Verzögerung
bringt jedoch die Gi fahr einer Störung der Symmetrie im Ausgangssignal nit sich und muß daher ar: die
Verzögerungseigensi haften des /\-Flipflops angipaßt
sein. Selbst dann k.inn jedoch wegen der endlichen Anstiegs- und Abfallzeiten der Signale· eine flüchtige
Störung auftreten.
Bei der erfindungsgemäßen Schaltung nach I·' i g 2 ist
das Problem solcher Übergangserscheinungen curch
Einfügung eines drillen Flipflops überwunden. Die Flipflops 21 und 2} arbeiten ähnlich wie die 1 lipflops 11
und IJ in Fig. I. Das heißt, der Inhalt des A- Flipflops 21
wird durch jeden Fingangssigiialimpuls in das ß-Flipflop
2i geschoben. Wenn sowohl das Λ-Flipflop 21 als luch
das ß-Flipflop 2 5 gesetzt ist, dann wird durch die
Wirkung eines NAND-Gliedes 27, welches im Falle gleichzeitiger Aktivierung seiner beiden Eingänge eine
»0« am Ausgang liefert, eine »0« in das 4-Flipflop 21
geschoben. Das dritte Flipflop 28 wird vermittels eines Inverters 29 mit Taktsignalen beaufschlagt, die gegenüber
dem Eingangssignal um 180° phasenverschoben sind. Während des negativen Teils des Eingangssignals
wird der Inhalt des ß-Flipflops 23 in das C-Flipflcp 28
geschoben. Ein NAND-Glied 25 liefert ein Ausgangssignal je nach dem Inhalt des ß-Flipflops 23 und des
C-Flipflops28.
Die Kurven in F i g. 3 veranschaulichen die Arbeitsweise der Schaltung nach Fig.2. Fig.3(a) zeigt eine
idealisierte Wellenform der Frequenz des Eingangssignals. Fig.3{b) zeigt idealisiert die Wellenform des
»!«-Ausgangs des FlipHops 21; Fig.3(c) diejenige des
»!«-Ausgangs des ß-Flipflops 23; Fig.3{d) diejenige des »I «Ausgangs des C-Flipflops 28. F i g. 3(e) zeigt das
Ausgangssignal des NAND-Gliedes 25.
Die ersten drei Wellenformen 3(a) bis 3(c) gelten sowohl für die Schaltung nach Fig. 1 als auch für die
Schaltung nach F;g. 2. Durch die Einfügung des C-Flipflops 28, dessen zeitliches Verhalten die Wellenform
3(d) zeigt, ist es nicht mehr das Eingangssignal, welches am Ausgang in getasteter Weise durchgelassen
wird. Durch Verwendung des invertierten Eingangssignals zur Steuerung des C-Flipflops 28 entfällt die
Notwendigkeit, ein Taktsignal für die Konirolle der l'aslung am Ausgang /n verwenden. Diinh Abtrennung
des Mulm düssiL'n.ils \ on der fast mti! oder I οι steuernd)!
des Ausgangs bewirkt die erfindungsgemäße Schaltung
somit ein durch eine ungerade /aiii ireqiien/geteiltes im
wesentlichen symmetrisches Ausgangssignal ohne flüchtige Störimpulsc.
tune nähere Untersuchung der Schaltung nach Cig. 2
anhand des Zeitdiagramms nach Cig. 3 macht deutlich.
wie solche durch Übergangserscheinungen bedingte Störungen vermieden werden. Das Ausgangssignal ist
eine Funktion der Zustände des /Mlipflops 23 und des
C-Flipflops 28. verknüpft durch das Glied 25. Die Wellenformcn )(c)tmd }(d). welche die Ausgangssignale
dieser beiden I lipflops darstellen, /eigen. daß die Zustandswechsel in den beiden I"lipflops mindestens um
eine halbe Periode des Eingangssignals auseinander liegen, so daß sie niemals gleichzeitig auftreten können.
Hierdurch werden flüchtige Fehlerimpulse im Aus· gangssignal vermieden. Kin Vergleich der Wellenformcn
3(b) und }(<;) zeigt, daß die Ausgangssignnlc des
/i.rrhr,n,.r.<. Il nr.,1 ,Im «. IΊ i rvf l„r>c 11 in |." i er I «In«
Aiisgangssigtials der drittletzten Stufe sein, d. h. j\ =
Qn !. Das K-Fingangssignal zur ersten Stufe wird dann
das Aiisgangssignal der vorletzten Stufe sein, d. h. ΚΛ =
Qn 1.
Dm /u /eigen, wie die oben genannten Verbindungen
zur NAND-Funktion führen, sei dargestellt, welche Wirkung die nachstehende Folge vnn Eingangssi; nalcn
auf das erste Flipflop hat. Die Wertkombina.ic nc η
(ausgedrückt mit den logischen Symbolen 0 und I der Signale CV? und CV ι seien nacheinander in dieser
Reihenfolge:
α ! = Qn ι = 0; Qn ! =- I
und
Qn ι = 0: Qn 2= Qn ι = 1: <Λ 2 = "und Qn , = I;
und
Qn ι = 0: Qn 2= Qn ι = 1: <Λ 2 = "und Qn , = I;
und dann wieder von vorn Qn -} - Qn ι -=0. Diese
Folge ergibt sich durch die Verschaltung der Stufen als Schieberegister. Für die Fingängc des ersten I lipflops
»l»r
l« l.'äll» /It W,·.
gemeinsame Wechselflankc miteinander und mit den Taktsignalcn haben. Im Falle clcr'F i g. 2 ist das zeitliche
Zusammenfallen von Ziistandswcchscln im Eingangssignal
einerseits und in den (lipflops andererseits kein Problem, weil das Ausgangssignal nicht direkt vom
Eingangssignal abhängt.
Die allgemeine crfindungsgcmäBc Regel zum Bau eines 1 : ni-Untersetzcrs mit einer ungeraden Zahl m ist
folgendermaßen: Die Anzahl der erforderlichen Stufen (Flipflops) ist gegeben durch n = (m+3)/2. Die Stufen
sind als normales Schieberegister geschaltet, nur daß die letzte Stufe durch das invertierte Eingangssignal
taktgestcucrt wird. Das Eingangssignal für die erste Stufe ist die NAND-Funktion der Stufen n-2 und n- 1.
d.h. der zweitletzten und der drittletzten Stufe. Das Ausgangssignal ist eine IJND-Funktion (wozu auch eine
NAND-Funktion gezählt wird) der Stufen n— 1 und n. d. h.der letzten und der zweitletzten Stufe.
Die NAND-Eingangsfunktion für den Eingang der ersten Stufe umfaßt natürlich auch Änderungen in den
Schaltungen anderer Flipfloptypen als D-Flipflops,
worin die NAND-Funktion impliziert ist. Wenn die Stufen beispielsweise aus taktgesteuerten JK-Flipflops
bestehen, dann wird das Eingangssignal für den J-Eingang der ersten Stufe das Komplement des
Qn 2 I und Qn , - 0. so dall J , I und K = 0:
-'> Q- 2 Qn I
<>· SO Clillt J , ^ K, :-- 0;
Qn 2=0 end Qn , = I. so diiH ./ , = 0 und KA=\;
Qn ι= Qn ι = i. so daß J4 = K,= I.
Im Falle (1) ist das Flipflop gesetzt; im Falle (2) ändert
)-, es seinen Zustand nicht, so daß es im gesetzten Zustand bleibt; im Falle (3) wird es z.urückgesetzt; im Falle (4)
wird es vom zurückgesetzten Zustand gekippt. Die einzige Zeit, während welcher das Flipflop im
zurückgesetzten Zustand ist, ist demnach der Fall (3), bei welchem ζ>#.-2 = 0und(?„_, = 1 oder<?„_2 = Q„-\ = 1
ist. Das heißt, für Da = 0(Eingangssignal für ein Flipflop
vom O-Typ) ist DA = Q„~2 · Qn-u was dieselbe
NAND-Funktion zur Kücksetzung des JK-Flipllops wie
oben gezeigi ist.
Hierzu 1 Blatt Zeichnungen
Claims (2)
1. Schaltungsanordnung, die aus einer Reihe
gleichmäßig beabstandeter Eingangsimpulse ein ί symmetrisches Ausgangssignal mit einer gegenüber
den Eingangsimpulsen durch eine ungerade Zahl /;? geteilten Folgefrequenz erzeugt, mit η Flipflops, die
nach Art eines Schieberegisters hintereinandergeschaltet sind und von denen mindestens einige an w>
ihren Taktejngängen die Eingangssignale empfangen, ferner mit einer Verbindungseinrichtung zur
Steuerung des Zustandes des ersten Flipflops abhängig von Ausgangssignalen bestimmter der
nachgeschalteten Flipflops, und mit einer an die r> Ausgänge mindestens einiger der Flipflops angeschlossenen
Verknüpfungsschaltung zur Lieferung des Ausgangssignals, dadurch gekennzeichnet,
dal3 die Anzahl η der Flipflops (21, 23, 28) gleich -'»
(m+3)/2\st;
daß die Eingangsimpulsc in ihrer wahren Form dem
ersten bis (n— l)ten Flipflop (21 und 23) und in komplementärer Form dem η-ten Flipflop (28)
zugeführt werden; i>
daß die Verbindungseinrichtung (27) eine NAND-Funktion der Ausgangssignale des (n— 2)ten und des
(n— l)ten Flipflops (21 und 23) an das erste Flipflop
(21) liefert;
daß die Verknüpfungsschaltung (25) eingangsseitig m
mit den Ausgängen des (n— l)ten und des /Men Flipflops (23 um' 28) verbunden ist.
2. Schaltungsanordnung nach Anspruch I /ur Teilung der Eingangsimpulse durch drei, dadurch
gekennzeichnet, s"> daß sowohl das erste (A)ah auch oas /weite (B)der
η — 3 Flipflops (A, B, C) derart auf ihm /ugcfi'ihrte
Eingangssignale anspricht, daß es jeweils zwischen Eingangsimpulsen ein Signal speichert, weiches
äquivalent dem Wert eines ihm zum Zeitpunkt der Vorderflanke eines angelegten Eingangsimpulses
zugeführten Binärsignals ist;
daß das dritte Flipflop (C)au( das Komplement jedes
angelegten Eingangsimpulses derart anspricht, daß es zwischen Eingangsimpulsen ein Signal speichert, π
welches äquivalent dem Wert eines ihm zum Zeitpunkt der Vorderflanke eines angelegten Eingangsimpulses
zugeführten Binärsignals ist;
daß das erste Flipfiop derart mit dem zweiten Flipflop verbunden ist, daß das im ersten Flipfiop "> <> gespeicherte Signal dem zweiten Flipfiop als das Binärsignal zugeführt wird;
daß das erste Flipfiop derart mit dem zweiten Flipflop verbunden ist, daß das im ersten Flipfiop "> <> gespeicherte Signal dem zweiten Flipfiop als das Binärsignal zugeführt wird;
daß das zweite Flipfiop derart mit dem dritten Flipfiop verbunden ist, daß das im zweiten Flipfiop
gespeicherte Signal dem dritten Flipflop als das '>>
Binärsignal zugeführt wird;
daß die Verbindungseinrichtung (27) auf die im ersten und im zweiten Flipfiop gespeicherten
Signale anspricht, um das Binärsignal an das erste Flipfiop zu liefern; m)
daß die Verknüpfungsschaltung (25) auf die im zweiten und dritten Flipfiop gespeicherten Signale
anspricht, um das Ausgangssignal zu liefern.
Pie Erfindung betrifft «ine Schaltungsanordnung, die
aus einer Reihe gleichmäßig beabstandeter Eingangsimpulse ein symmetrisches Ausgangssignal mit einer
fegenüber den Eingangsimpulsen durch eine ungerade iähl m geteilten Folgefrequenz erzeugt, mit η flipflops,
die nach Art eines Schieberegisters hintereinandergeschaltet
sind und von denen mindestens einige an ihren Takteingängen die Eingangssignale empfangen, ferner
mit einer Verbindungseinrichtung zur Steuerung des Zustande» des ersten Flipflops abhängig von Ausgangssignalen
bestimmter der nachgeschalteten Flipflops, und mit einer an die Ausgänge mindestens einiger der
Flipflops angeschlossenen Verknüpfungsschaltung zur Lieferung des Ausgangssignals.
Frequenzteiler erzeugen entweder symmetrische od.:r unsymmetrische Signale. Ein symmetrisches Signal
ist gekennzeichnet durch ein Tastverhältnis von im wesentlichen 50%. Für den Fall einer Rechteckwelle
oder eines Logiksignals bedeutet dies, daß die Dauer des den logischen oder Binärwert »I« darstellenden Signals
im wesentlichen gleich der Dauer des den logischen oder Binärwert »0« darstellenden Signals ist. Die
Digitaltechnik ist wegen des Vorhandenseins bestimmter Bausleine wie etwa taklgesteuerter Flipflops,
logischer Verknüpfungsglieder und Torschaltungen besonders gut /ur Realisierung von Teilungsschaltungen
geeignet.
Wenn der Divisor ik-r Teilung eine gerade Zahl ist,
dann ist das Ergebnis oder Ausgangssignal gewöhnlich eine symmetrische Wellenform. Wenn der Divisor
jedoch ungeradzahlig ist, dann erhält man gewöhnlich ein unsymmetrisches Ausgangssignal. falls man darauf
abzielt, die zugeordnete Schaltung so einfach wie möglich zu hallen.
Bei impuls/ählcnden Frequenzteilern oder Untersetzern,
in denen der wichtigste Teil des Signals die vordere oder die abfallende Signalflanke ist, wird ein
unsymmetrisches Signal zufriedenstellend sein. Auf manchen Gebieten, hauptsächlich im Fernmeldcwesen.
sind jedoch symmetrische Wellenform^, ρ notwendig, die
weniger Oberwellen in einer gegebenen Bandbreite enthalten. Hierdurch erhält man eine höhere Leistung
bei der interessierenden Frequenz, die gewöhnlich durch Filter extrahiert wird. Ein Ausgangssignal in Form
einer symmetrischen Rechteckwellc besteht nur aus ungeradzahligen Harmonischen, so daß weniger komplexe
Filter erforderlich sind.
Ein Frequenzteiler der eingangs beschriebenen Art, der ein symmetrisches Ausgangssignal liefert, enthält in
einer bekannten, für den Divisor m = 3 ausgelegten Ausführungsform zwei hintereinandergeschaltete )K-Flipflops,
deren erstes an seinem J-Eingang ständig eine »I« empfängt und mit seinem K-Eingang über eine
Direktverbindung an den Ausgang des zweiten Flipflops angeschlossen ist. Die Verknüpfungsschaltung zur
Lieferung des Ausgangssignals besteht aus einem das Ausgangssignal des ersten Flipflops und die Eingangsimpulse empfangenden UND-Glied und einem nachgeschalteten
ODER-Glied, das neben dem Ausgangssignal des UND-Gliedes das Signal vom Komplementärausgang
des zweiten Flipflops empfängt. Der Ausgang dieses ODER-Gliedes liefert die gewünschte symmetrische
Wellenform, deren Folgefrequen/ gleich einem Drittel der Folgefrequenz der Eingangsimpulse ist.
Wie weiter unten noch ausführlicher nachgewiesen werden wird, besteht bei dieser bekannten Schaltungsanordnung
die Ciefahr.daß il.is 'Nusg.ingssigihil Miichligc
St (/. I! sogenannte -diiri hf.illi'iule«
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US05/518,718 US3943379A (en) | 1974-10-29 | 1974-10-29 | Symmetrical odd modulus frequency divider |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2548265A1 DE2548265A1 (de) | 1976-05-13 |
DE2548265B2 DE2548265B2 (de) | 1979-04-19 |
DE2548265C3 true DE2548265C3 (de) | 1979-12-06 |
Family
ID=24065178
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2548265A Expired DE2548265C3 (de) | 1974-10-29 | 1975-10-28 | Schaltungsanordnung zur symmetrischen Frequenzteilung durch eine ungerade Zahl |
Country Status (7)
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DE (1) | DE2548265C3 (de) |
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GB (1) | GB1508147A (de) |
IT (1) | IT1042719B (de) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL7902111A (nl) * | 1979-03-16 | 1980-09-18 | Philips Nv | Inrichting voor het delen van een terugkerend ingangs- signaal door een gebroken faktor f, met name voor f=n-1/2. |
US4348640A (en) * | 1980-09-25 | 1982-09-07 | Rockwell International Corporation | Divide by three clock divider with symmertical output |
US4366394A (en) * | 1980-09-25 | 1982-12-28 | Rockwell International Corporation | Divide by three clock divider with symmetrical output |
US4394769A (en) * | 1981-06-15 | 1983-07-19 | Hughes Aircraft Company | Dual modulus counter having non-inverting feedback |
US4399549A (en) * | 1981-08-18 | 1983-08-16 | Zenith Radio Corporation | Odd number frequency division with symmetrical output |
FR2575013B1 (fr) * | 1984-12-14 | 1987-01-16 | Thomson Csf | Porte logique a coincidence, et circuits logiques sequentiels mettant en oeuvre cette porte a coincidence |
US4807266A (en) * | 1987-09-28 | 1989-02-21 | Compaq Computer Corporation | Circuit and method for performing equal duty cycle odd value clock division and clock synchronization |
JP2853894B2 (ja) * | 1990-08-24 | 1999-02-03 | 三菱電機株式会社 | 分周回路及びパルス信号作成回路 |
FI88567C (fi) * | 1991-07-04 | 1993-05-25 | Nokia Mobile Phones Ltd | En generell synkronisk 2N+1 -divisor |
JP2997139B2 (ja) * | 1992-12-03 | 2000-01-11 | 富士通株式会社 | 分周回路 |
US5867068A (en) * | 1997-10-27 | 1999-02-02 | Motorola, Inc. | Frequency synthesizer using double resolution fractional frequency division |
US6707326B1 (en) * | 1999-08-06 | 2004-03-16 | Skyworks Solutions, Inc. | Programmable frequency divider |
US6389095B1 (en) * | 2000-10-27 | 2002-05-14 | Qualcomm, Incorporated | Divide-by-three circuit |
US6983166B2 (en) * | 2001-08-20 | 2006-01-03 | Qualcomm, Incorporated | Power control for a channel with multiple formats in a communication system |
CA2425654C (en) * | 2002-04-16 | 2006-04-11 | Research In Motion Limited | Frequency divider system |
JP2008509589A (ja) * | 2004-08-06 | 2008-03-27 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 分周器 |
NO323203B1 (no) * | 2004-09-24 | 2007-01-22 | Texas Instr Norway As | Kvadratur dele-pa-tre frekvensdeler |
US7796721B2 (en) * | 2008-10-30 | 2010-09-14 | Texas Instruments Incorporated | High speed, symmetrical prescaler |
US20100201409A1 (en) * | 2009-02-12 | 2010-08-12 | Sanyo Electric Co., Ltd. | Frequency Divider Circuit |
US11411570B1 (en) * | 2021-10-29 | 2022-08-09 | Hangzhou Geo-Chip Technology Co., Ltd. | Multi modulus frequency divider and electronic device |
CN116781065B (zh) * | 2023-08-23 | 2023-12-12 | 芯潮流(珠海)科技有限公司 | 高速异步双模预分频器及其控制方法、电子设备 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3341693A (en) * | 1963-06-21 | 1967-09-12 | Rca Corp | Pulse counter |
US3264567A (en) * | 1964-07-02 | 1966-08-02 | Rca Corp | Binary coded decimal counter circuits |
DE1249337B (de) * | 1964-10-27 | 1967-09-07 | ||
US3439278A (en) * | 1967-01-24 | 1969-04-15 | Bell Telephone Labor Inc | Counter circuit for providing a square-wave output |
FR1537712A (fr) * | 1967-04-26 | 1968-08-30 | Bull General Electric | Perfectionnements aux étages de transfert-stockage pour registres à décalage et arrangements analogues |
US3851258A (en) * | 1973-12-13 | 1974-11-26 | Rca Corp | Gateless logic for producing selectable phase clock pulses |
-
1974
- 1974-10-29 US US05/518,718 patent/US3943379A/en not_active Expired - Lifetime
-
1975
- 1975-09-15 CA CA235,404A patent/CA1027185A/en not_active Expired
- 1975-09-19 IT IT27454/75A patent/IT1042719B/it active
- 1975-10-16 GB GB42520/75A patent/GB1508147A/en not_active Expired
- 1975-10-22 JP JP50127854A patent/JPS5227027B2/ja not_active Expired
- 1975-10-28 DE DE2548265A patent/DE2548265C3/de not_active Expired
- 1975-10-28 FR FR7532961A patent/FR2290097A1/fr not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
JPS5167052A (de) | 1976-06-10 |
CA1027185A (en) | 1978-02-28 |
JPS5227027B2 (de) | 1977-07-18 |
DE2548265B2 (de) | 1979-04-19 |
US3943379A (en) | 1976-03-09 |
FR2290097A1 (fr) | 1976-05-28 |
IT1042719B (it) | 1980-01-30 |
DE2548265A1 (de) | 1976-05-13 |
GB1508147A (en) | 1978-04-19 |
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Legal Events
Date | Code | Title | Description |
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C3 | Grant after two publication steps (3rd publication) | ||
8339 | Ceased/non-payment of the annual fee |